KR100726919B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 WLP 구조의 반도체 장치의 내열성을 향상시키는 것을 목적으로 하는 것으로, 칩의 가장자리부의 전체 둘레에 걸쳐, 칩의 Si 기판(2)과 밀봉 수지(10) 사이에, PI막(6) 상과 Si 기판(2) 상에 걸치도록 하여, Si 기판(2), PI막(6) 및 밀봉 수지(10) 중 어느 것과도 양호한 밀착성을 나타내는 재료로 이루어지는 댐층(8)을 형성한다. 이에 의해, 가령 가열 환경하에 있어서 반도체 장치(1)의 측면의 Si 기판(2)과 밀봉 수지(10)의 접합 부분에 크랙이 발생했다고 해도, 댐층(8)으로부터 내부로의 크랙의 진입은 억제되게 되기 때문에, 밀봉 수지(10)나 칩 내부의 박리가 억제되어, 그 성능이 유지되게 된다.
Si 기판, 패드, 댐층, 스크라이브 영역, 땜납 펌프, 개구창, 시드 메탈, 다이아몬드 톱

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 제1 실시예의 반도체 장치의 일례의 주요부 단면 모식도.
도 2는 제1 실시예의 반도체 장치의 댐층의 개략 모식도.
도 3은 PI막의 다른 형성예를 도시하는 주요부 단면 모식도.
도 4는 제1 실시예의 반도체 장치의 일례의 주요부 평면 모식도.
도 5는 도 4의 A-A 단면 모식도.
도 6은 도 4의 B-B 단면 모식도.
도 7은 개구창 형성 공정의 주요부 단면 모식도.
도 8은 PI막 형성 공정의 주요부 단면 모식도.
도 9는 시드 메탈 형성 공정의 주요부 단면 모식도.
도 10은 재배선 및 댐층용 레지스트 패터닝 공정의 주요부 단면 모식도.
도 11은 재배선 및 댐층 형성 공정의 주요부 단면 모식도.
도 12는 제1 레지스트 박리 공정의 주요부 단면 모식도.
도 13은 포스트용 레지스트 패터닝 공정의 주요부 단면 모식도.
도 14는 포스트 형성 공정의 주요부 단면 모식도.
도 15는 제2 레지스트 박리 공정의 주요부 단면 모식도.
도 16은 시드 메탈 에칭 공정의 주요부 단면 모식도.
도 17은 밀봉 수지 형성 공정의 주요부 단면 모식도.
도 18은 포스트 노출 처리 공정의 주요부 단면 모식도.
도 19는 땜납 범프 형성 공정의 주요부 단면 모식도.
도 20은 다이싱 공정의 주요부 단면 모식도.
도 21은 제2 실시예의 반도체 장치의 일례의 주요부 단면 모식도.
도 22는 제2 실시예의 반도체 장치의 댐층의 개략적인 모식도.
도 23은 제2 실시예의 포스트용 레지스트 패터닝 공정의 주요부 단면 모식도.
도 24는 제2 실시예의 포스트 형성 공정의 주요부 단면 모식도.
도 25는 제2 실시예의 제2 레지스트 박리 공정의 주요부 단면 모식도.
도 26은 제2 실시예의 시드 메탈 에칭 공정의 주요부 단면 모식도.
도 27은 제2 실시예의 밀봉 수지 형성 공정의 주요부 단면 모식도.
도 28은 제2 실시예의 포스트 노출 처리 공정의 주요부 단면 모식도.
도 29는 제2 실시예의 땜납 범프 형성 공정의 주요부 단면 모식도.
도 30은 제2 실시예의 다이싱 공정의 주요부 단면 모식도.
도 31은 제3 실시예의 반도체 장치의 일례의 주요부 단면 모식도.
도 32는 제3 실시예의 반도체 장치의 댐층의 개략적인 모식도.
도 33은 제3 실시예의 포스트용 레지스트 패터닝 공정의 주요부 단면 모식도.
도 34는 제3 실시예의 포스트 형성 공정의 주요부 단면 모식도.
도 35는 제3 실시예의 제2 레지스트 박리 공정의 주요부 단면 모식도.
도 36은 제3 실시예의 시드 메탈 에칭 공정의 주요부 단면 모식도.
도 37은 제3 실시예의 밀봉 수지 형성 공정의 주요부 단면 모식도.
도 38은 제3 실시예의 포스트 노출 처리 공정의 주요부 단면 모식도.
도 39는 제3 실시예의 땜납 범프 형성 공정의 주요부 단면 모식도.
도 40은 제3 실시예의 다이싱 공정의 주요부 단면 모식도.
도 41은 제4 실시예의 반도체 장치의 일례의 주요부 단면 모식도.
도 42는 제4 실시예의 밀봉 수지 형성 공정의 주요부 단면 모식도.
도 43은 제4 실시예의 포스트 노출 처리 공정의 주요부 단면 모식도.
도 44는 제4 실시예의 땜납 범프 형성 공정의 주요부 단면 모식도.
도 45는 제4 실시예의 다이싱 공정의 주요부 단면 모식도.
도 46은 제5 실시예의 반도체 장치의 일례의 주요부 단면 모식도.
도 47은 제5 실시예의 반도체 장치의 댐층의 개략 모식도.
도 48은 제6 실시예의 반도체 장치의 일례의 주요부 단면 모식도.
도 49는 제6 실시예의 반도체 장치의 댐층의 개략 모식도.
도 50은 종래의 WLP 구조의 반도체 장치의 일례의 주요부 단면 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1, 20, 30, 40, 50, 60 : 반도체 장치
2 : Si 기판
3 : 층간 절연막
4 : 패드
5 : 커버막
6 : PI막
7 : 재배선
8, 61 : 댐층
9 : 스크라이브 영역
10 : 밀봉 수지
11, 21, 31 : 포스트
12 : 땜납 범프
13 : 개구창
14 : 시드 메탈
15, 17, 22, 32 : 레지스트
16 : 도금층
18 : 다이아몬드 톱(diamond saw)
70 : 칩 영역
[특허 문헌 1] 일본 특개평 6-252208호 공보
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 웨이퍼 레벨 패키지(Wafer Level Package, WLP) 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 웨이퍼에 칩을 형성하는 공정으로부터 개개의 칩을 다이싱하는 공정에 이르는, 패키징을 포함하는 모든 공정을 웨이퍼의 상태에서 행하는 WLP 기술이 주목받고 있다. WLP 기술은, 반도체 장치의 소형·고성능화, 실장 밀도의 고밀도화, 제조 프로세스의 효율화 등을 도모하는 기술로서 기대되고 있다.
그런데, 반도체 장치의 패키지에는, 통상적으로, 그 용도나 요구 특성 등을 고려하여, 최적인 수지가 이용된다. 또한, 수지 밀봉시에는, 칩의 형태에 따라, 그 성능을 손상시키지 않도록 유의할 필요가 있다. 예를 들면, 소위 에어 브릿지 배선 구조를 갖는 칩인 경우에는, 그 배선 부분에 형성되는 공간내로의 수지의 침입은 피해야만 하고, 그 때문에, 그 배선 부분의 외주에 프레임형의 댐용 돌기 전극을 형성하여 수지의 침입을 억제하도록 한 제안 등도 이루어져 있다(특허 문헌 1 참조).
WLP 구조의 반도체 장치도 통상은 수지를 이용하여 패키지가 형성되지만, WLP 구조인 경우에는, 이하에 기재하는 바와 같은 문제점이 있었다.
도 50은 종래의 WLP 구조의 반도체 장치의 일례의 주요부 단면 모식도이다.
또한, 이 도 50에는, WLP 기술을 이용하여 다이싱까지 행한 WLP 구조의 반도 체 장치(100)를 도시하고 있다.
이 반도체 장치(100)에는, 반도체 기판으로서 실리콘(Si) 기판(101)이 이용되고 있다. 이 Si 기판(101)에는, 소정의 트랜지스터 구조(도시 생략.)가 형성되어 있고, 이러한 Si 기판(101) 상에 산화 실리콘(SiO2)막 등의 층간 절연막(102)이 형성되어 있다. 이 층간 절연막(102) 상에는, 알루미늄(Al)의 패드(103)가 형성되어 있다. 패드(103)는, 층간 절연막(102) 내에 형성된 배선이나 비아(모두 도시하지 않음.)에 의해, Si 기판(101)에 형성된 트랜지스터와 전기적으로 접속된 상태로 되어 있다. 층간 절연막(102) 상에는, 패드(103)의 표면의 일부를 남겨 SiO2막 등의 커버막(104)이 형성되어 있고, 또한, 층간 절연막(102) 및 커버막(104)을 피복하도록 하여 폴리이미드(PI)막(105)이 형성되어 있다.
WLP 구조의 반도체 장치(100)에서는, 이러한 칩의 커버막(104)이나 PI막(105)으로 피복되어 있지 않은 패드(103) 상, 및 PI막(105) 상에, 구리(Cu)를 이용한 소정 패턴의 재배선(106)이 형성되어 있다. 그리고, 이 재배선(106)에는, 밀봉 수지(107)를 관통하는, Cu를 이용한 포스트(108)의 일단측이 접속되고, 그의 타단측에는 땜납 범프(109)가 접속되어 있다.
이러한 구성을 갖는 반도체 장치(100)에서는, 그 가장자리부에 남는 스크라이브 영역(110)에 있어서, Si 기판(101)과 밀봉 수지(107)가 직접 접촉하게 된다. 그러나, Si 기판(101)과 밀봉 수지(107)는 열팽창 계수의 차가 비교적 크다. 그 때문에, 반도체 장치(100)의 동작 시의 발열이나, 반도체 장치(100)의 주변에 배치 되어 있는 다른 소자나 기기의 발열 등에 의해, 반도체 장치(100)의 측면에 있는 Si 기판(101)과 밀봉 수지(107)의 접촉 부분(111)을 기점으로, 크랙(112)(도 50 중 점선)이 발생해 버리는 경우가 있다. 그리고, 이러한 크랙(112)이 발생하면, Si 기판(101)이나 PI막(105)과 밀봉 수지(107)가 박리되어 버리거나, 크랙(112)이 칩의 내부에까지 진입하여 칩의 내부에 박리가 발생해 버리거나 할 경우가 있다. 이러한 박리가 발생한 경우, 반도체 장치(100)는, 그 성능이 열화해 버릴 가능성이 높아진다.
또한, 이러한 밀봉 수지 등의 박리의 문제는, WLP 구조인 경우에 한하지 않고, WLP 기술을 이용하지 않고 형성되는 종래의 CSP(Chip Size Package) 등, 완성체가 마찬가지의 구조로 되는 것에 대해서도 발생할 수 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 내열성이 우수한 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 과제를 해결하기 위해, 하나의 면측이 밀봉 수지에 의해서 밀봉된 칩을 갖는 반도체 장치에 있어서, 상기 칩의 가장자리부에, 상기 칩과 상기 밀봉 수지 사이에 끼워진 댐층이 형성되어 있는 것을 특징으로 하는 반도체 장치가 제공된다.
이러한 반도체 장치에 따르면, 칩의 가장자리부에, 칩과 밀봉 수지 사이에 끼워진 댐층이 형성되어 있다. 이에 의해, 칩과 댐층, 댐층과 밀봉 수지가 밀착하여, 가열 환경하에 있어서도, 칩과 밀봉 수지의 박리나 칩 내부의 박리가 억제되게 된다.
또한, 본 발명에서는, 하나의 면측이 밀봉 수지에 의해서 밀봉된 칩을 갖는 반도체 장치의 제조 방법에 있어서, 상기 칩을 형성하는 공정과, 상기 칩의 가장자리부에 상기 칩 및 상기 밀봉 수지 사이에 끼워지는 댐층을 형성하는 공정과, 상기 칩의 상기 댐층의 형성면측에 상기 밀봉 수지를 형성하여 상기 칩을 밀봉하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이러한 반도체 장치의 제조 방법에 따르면, 칩의 가장자리부에, 칩과 밀봉 수지 사이에 끼워진 댐층이 형성된다. 이에 의해, 가열 환경하에 있어서도, 칩과 밀봉 수지의 박리나 칩 내부의 박리가 억제되는 반도체 장치가 얻어지게 된다.
<실시예>
이하, 본 발명의 실시예를, WLP 구조의 반도체 장치를 예로 들어, 도면을 참조하여 상세하게 설명한다.
우선, 제1 실시예에 대하여 설명한다.
도 1은 제1 실시예의 반도체 장치의 일례의 주요부 단면 모식도이다.
또한, 이 도 1에는, WLP 기술을 이용하여 다이싱까지 행한 WLP 구조의 반도체 장치(1)를 도시하고 있다.
이 반도체 장치(1)에는, 반도체 기판으로서 Si 기판(2)이 이용되고 있다. 이 Si 기판(2)에는, 소정의 트랜지스터 구조(도시 생략.)가 형성되어 있고, 이러한 Si 기판(2) 상에는, SiO2막이나 질화 실리콘(SiN)막 등의 층간 절연막(3)이 형성되 어 있다. 이 층간 절연막(3)은, 단층 구조, 다층 구조 중 어느 것이라도 된다. 층간 절연막(3) 상에는, Al의 패드(4)가 형성되어 있다. 패드(4)는, 층간 절연막(3) 내에 형성된 배선이나 비아(모두 도시 생략.)에 의해, Si 기판(2)에 형성된 트랜지스터와 전기적으로 접속된 상태로 되어 있다. 또한, 층간 절연막(3) 상에는, 패드(4)의 표면의 일부를 남겨 SiO2막이나 SiN막 등의 커버막(5)이 형성되어 있고, 또한, 층간 절연막(3) 및 커버막(5)을 피복하도록 하여 PI막(6)이 형성되어 있다. 이에 의해, 반도체 장치(1)의 칩이 구성되어 있다.
WLP 구조의 반도체 장치(1)에서는, 이러한 구성의 칩의 커버막(5)이나 PI막(6)으로 피복되어 있지 않은 패드(4) 상 및 PI막(6) 상에, Cu를 이용한 소정 패턴의 재배선(7)이 형성되어 있다. 또한, 칩의 가장자리부에 있어서 층간 절연막(3)과 커버막(5)을 피복하고 있는 PI막(6)의 측면과 그 근방에는, Cu를 이용하여 댐층(8)이 형성되어 있다. 댐층(8)은, PI막(6)의 상면으로부터 측면, 또한 Si 기판(2)의 스크라이브 영역(9) 상에 걸쳐서 형성되어 있다. 또한, 이 댐층(8)은, 예를 들면, 후술한 바와 같이, 재배선(7)과 동시에 형성하는 것이 가능하다.
그리고, 이러한 구조의 한쪽의 면측을 피복하도록 하여 에폭시 수지나 아크릴 수지 등을 이용한 밀봉 수지(10)가 형성되고, 재배선(7)에는, 외부 접속용의 도전 부재로서, 밀봉 수지(10)를 관통하여 형성된, Cu를 이용한 포스트(11)의 일단측이 접속되어 있다. 또한, 그 포스트(11)의 타단측에는, 마찬가지로 외부 접속용의 도전 부재인 땜납 범프(12)가 접속되어 있다.
이와 같이, 반도체 장치(1)의 댐층(8)은, 칩의 가장자리부에 있어서, 칩과 밀봉 수지(10) 사이에 끼워지도록 하여 설치되어 있다. 여기서, 반도체 장치(1)의 댐층(8)에 대하여, 보다 상세하게 설명한다.
도 2는 제1 실시예의 반도체 장치의 댐층의 개략적인 모식도이다. 단, 도 2에서는, 도 1에 도시한 반도체 장치(1)의 구성 요소 중, Si 기판(2), 댐층(8) 및 포스트(11)만을 도시하고, 반도체 장치(1)의 그 밖의 구성 요소에 대해서는 그 도시를 생략하고 있다.
도 1에 도시한 바와 같이 PI막(6)의 측면과 그 근방에 형성된 댐층(8)은, 도 2에 도시하는 바와 같이, 칩이 형성되는 영역(「칩 영역」이라고 한다.)(70)의 외주를 둘러싸도록, 전체 둘레에 걸쳐 형성되어 있다.
이러한 댐층(8)에는, Si 기판(2)과 밀봉 수지(10)를 밀착시킨 경우에 비하여, Si 기판(2), PI막(6) 및 밀봉 수지(10) 중 어느 것과도 양호한 밀착성을 나타내는 재료, 즉, Si 기판(2), PI막(6) 및 밀봉 수지(10)에 대하여 일정 레벨 이상의 강한 밀착력을 나타내는 재료가 이용된다.
이와 같이, 제1 실시예의 반도체 장치(1)는, 댐층(8)이 PI막(6) 상과 Si 기판(2) 상에 걸쳐 형성되고, 또한, 댐층(8)과 PI막(6) 사이, 댐층(8)과 Si 기판(2) 사이, 및 댐층(8)과 밀봉 수지(10) 사이는, 어느 쪽에 있어서도 강한 밀착력이 얻어지도록 되어 있다. 이러한 댐층(8)이 칩의 전체 둘레에 걸쳐 형성되어 있는 것에 의해, 가령 반도체 장치(1)의 측면의 Si 기판(2)과 밀봉 수지(10)의 접합 부분을 기점으로 하는 크랙이 발생했다고 해도, 댐층(8)으로부터 내부로의 크랙의 진입 을 억제할 수 있게 된다. 그 결과, 밀봉 수지(10)나 칩 내부의 박리를 억제하여, 반도체 장치(1)가 가열 환경하에 놓인 경우에도, 그 성능 유지를 도모할 수 있게 된다.
또한, 재배선(7)이나 댐층(8)에 대하여 블러스트 처리나 흑화 처리와 같은 표면 처리를 실시하도록 하면, 이들과 밀봉 수지(10) 사이의 밀착성을 더욱 높일 수 있게 되기 때문에, 보다 효과적으로 밀봉 수지(10) 등의 박리를 억제하는 것이 가능하게 된다.
또한, 댐층(8)을 반도체 장치(1)의 그라운드 전극에 접속하도록 하면, 실드 효과를 얻는 것도 가능하다.
또한, 여기서는, 댐층(8)의 Si 기판(2) 상에 위치하는 단부면이 반도체 장치(1)의 측면으로부터 밀봉 수지(10)의 내부에 들어간 구성을 예로 들어 설명했지만, 댐층(8)의 이 단부면을 반도체 장치(1)의 측면에 노출시킨 구성으로 하는 것도 가능하다. 그 경우, 반도체 장치(1)의 측면에서는, Si 기판(2)과 밀봉 수지(10)가 사이에 댐층(8)을 끼워 전체 둘레에 걸쳐 접촉하고 있지 않은 상태로 되기 때문에, 댐층(8)과 Si 기판(2) 및 밀봉 수지(10) 사이가 강한 밀착력에 의해, 크랙의 발생 자체를 억제할 수 있게 된다.
또한, 여기서는, 포스트(11)의 상단부가 어느 정도 밀봉 수지(10)로부터 노출되어 있는 구성을 예로 들어 설명했지만, 포스트(11)는, 재배선(7)과 땜납 범프(12) 사이의 도통이 확보되는 한, 그 상단면만이 밀봉 수지(10)로부터 노출되는 구성으로 하는 것도 가능하다.
또한, 여기서는, PI막(6)이 층간 절연막(3)과 커버막(5)의 측면을 피복하는 구성을 예로 들어 설명했지만, 다음의 도 3에 도시하는 바와 같이, PI막(6)이 층간 절연막(3)과 커버막(5)의 측면을 피복하지 않는 구성으로 한 경우에도, 상기 마찬가지의 효과를 얻는 것이 가능하다.
도 3은 PI막의 다른 형성예를 도시하는 주요부 단면 모식도이다.
도 3에 도시하는 바와 같이, PI막(6)이 층간 절연막(3)과 커버막(5)의 측면을 피복하지 않는 구성, 즉 PI막(6)이 커버막(5)의 상면에만 형성되어 있는 구성의 경우에도, 댐층(8)을 PI막(6)의 상면으로부터, 층간 절연막(3) 및 커버막(5)의 측면, 또한 Si 기판(2)의 스크라이브 영역(9) 상에 걸치도록 형성함으로써, 상기와 마찬가지로, 밀봉 수지(10)나 칩 내부의 박리의 발생을 억제하는 것이 가능하다.
또한, 이상의 설명에서는, Cu를 이용하여 댐층(8)을 구성하는 것으로 했지만, 원리적으로는, Si 기판(2), PI막(6), 밀봉 수지(10) 등에 대하여 일정 레벨 이상의 밀착력을 확보할 수 있으면, 댐층(8)의 재질은 한정되지 않는다. PI막(6)을 다른 재질의 막으로 변경한 경우나, 밀봉 수지(10)의 재질을 변경한 경우도 마찬가지이다.
또한, 이상의 설명에서는, 1칩에 패드(4)와 포스트(11)를 각각 1개씩 갖는 구성을 예시했지만, 칩에는 복수의 패드(4) 및 복수의 포스트(11)가 형성되어 있어도 상관없다.
도 4는 제1 실시예의 반도체 장치의 일례의 주요부 평면 모식도, 도 5는 도 4의 A-A 단면 모식도, 도 6은 도 4의 B-B 단면 모식도이다. 단, 도 4 내지 도 6에 서는, 밀봉 수지(10) 및 땜납 범프(2)에 대해서는 그 도시를 생략하고 있다.
반도체 장치(1)는, 도 4에 도시하는 바와 같이, 복수의 포스트(11)와 재배선(7)을 구비한 구성이어도 된다. 그 경우, 각 포스트(11)는 각각, 도 5에 도시하는 바와 같이, 재배선(7)에 접속되고, 각 포스트(11)가 접속된 재배선(7)은 각각, 도 6에 도시하는 바와 같이, 패드(4)에 접속된다. 그리고, 도 4 및 도 6에 도시한 바와 같이, 댐층(8)은, 이들의 포스트(11)나 재배선(7), 패드(4) 등이 형성된 영역을 둘러싸도록, 그 전체 둘레에 걸쳐 형성된다.
이하에서는, 설명의 편의상, 1칩 내에 패드(4)와 포스트(11)를 1개씩 갖는 경우를 예로 들어 설명한다(단, 제5 실시예의 포스트리스 구조는 제외한다.).
계속해서, 제1 실시예의 반도체 장치(1)의 형성 방법에 대하여 설명한다.
도 7 내지 도 20은 제1 실시예의 반도체 장치(1)의 형성 방법의 일례를 도시하는 도면이다. 이하, 형성 방법을 순서대로 설명한다.
도 7은 개구창 형성 공정의 주요부 단면 모식도이다.
우선, 통상적인 방법에 따라, Si 기판(2)에 대하여, 각 칩의 형성 영역에 트랜지스터 구조를 형성한 후, 필요한 배선이나 비아를 형성하면서 층간 절연막(3)을 형성하고, 트랜지스터에 전기적으로 접속된 패드(4)를 형성한다. 그 후, 커버막(5)을 형성하여, 패드(4)의 표면의 일부가 노출되도록 커버막(5)에 개구창(13)을 형성한다. 또한, 칩 사이의 스크라이브 영역(9)에 있는 커버막(5) 및 층간 절연막(3)도 제거한다.
도 8은 PI막 형성 공정의 주요부 단면 모식도이다.
개구창(13)의 형성 후에는, 우선, 전체면에 PI를 도포하여, 막 두께 약 2㎛~약 10㎛의 PI막(6)을 형성한다. 그리고, 그 PI막(6)을, 개구창(13) 부분의 패드(4)의 표면 및 스크라이브 영역(9)의 Si 기판(2)의 표면이 노출되도록 패터닝한다.
도 9는 시드 메탈 형성 공정의 주요부 단면 모식도이다.
PI막(6)의 패터닝 후에는, 재배선(7)이나 댐층(8)의 형성에 이용하는 시드 메탈(14)을 스퍼터링에 의해서 전체면에 형성한다. 시드 메탈(14)은, Si 기판(2)이나 PI막(6)과의 밀착성을 고려하여, 예를 들면, 하층측에 티탄(Ti), 티탄 텅스텐(TiW), 크롬(Cr) 등을 스퍼터한 후, 그 상층측에 Cu를 스퍼터하고, 상하층의 합계 막 두께가 약 0.2㎛~약 1㎛로 되도록 하여 형성한다.
도 10은 재배선 및 댐층용 레지스트 패터닝 공정의 주요부 단면 모식도이다.
시드 메탈(14)의 형성 후에는, 액상 레지스트나 필름 레지스트를 이용하여, 재배선(7) 및 댐층(8)을 형성해야 할 영역이 개구된 패턴을 갖는 레지스트(15)를 형성한다. 즉, 레지스트(15)의 재배선(7)에 대응한 부분은, 패드(4)나 나중에 형성하는 포스트(11)의 형성 위치 등에 따른 소정 패턴으로 형성하고, 레지스트(15)의 댐층(8)에 대응한 부분은, 칩의 외주를 둘러싸는 패턴으로 형성한다.
도 11은 재배선 및 댐층 형성 공정의 주요부 단면 모식도, 도 12는 제1 레지스트 박리 공정의 주요부 단면 모식도이다.
레지스트(15)의 형성 후에는, 도 11에 도시하는 바와 같이, 레지스트(15)를 마스크로 하여 Cu의 전해 도금을 행하여, 시드 메탈(14) 상에 막 두께 약 5㎛~약 10㎛의 Cu의 도금층(16)을 형성한다. 도금층(16)의 형성 후에는, 레지스트(15)를 박리하여, 도 12에 도시한 상태를 얻는다. 또한, 이 전해 도금 이후의 적당한 단계에서, 도금층(16)에 대하여, 나중에 형성하는 밀봉 수지(10)와의 밀착력을 높이기 위해서, 블러스트 처리나 흑화 처리 등의 표면 처리를 실시하도록 해도 된다.
도 13은 포스트용 레지스트 패터닝 공정의 주요부 단면 모식도이다.
도금층(16)의 형성에 이용한 레지스트(15)의 박리 후에는, 액상 레지스트나 필름 레지스트를 이용하여, 외부 접속용의 포스트(11)를 형성해야 할 영역이 개구된 패턴의 레지스트(17)를 형성한다.
도 14는 포스트 형성 공정의 주요부 단면 모식도, 도 15는 제2 레지스트 박리 공정의 주요부 단면 모식도이다.
레지스트(17)의 형성 후에는, 도 14에 도시하는 바와 같이, 레지스트(17)를 마스크로 하여 Cu의 전해 도금, 혹은 순서대로 Cu, 니켈(Ni), 금(Au)의 전해 도금을 행하고, 도금층(16) 상에, 높이가 약 50㎛~약 100㎛, 직경이 약 100㎛인 포스트(11)를 형성한다. 포스트(11)의 형성 후에는, 레지스트(17)를 박리하여, 도 15에 도시한 상태를 얻는다. 또한, 이 레지스트(17)의 박리 후에, 도금층(16) 및 포스트(11)에 대하여, 나중에 형성하는 밀봉 수지(10)와의 밀착력을 높이기 위한 표면 처리를 실시하도록 해도 된다.
도 16은 시드 메탈 에칭 공정의 주요부 단면 모식도이다.
포스트(11)의 형성에 이용한 레지스트(17)의 박리 후에는, 노출되는 시드 메탈(14)을, 도금층(16)을 마스크로 하여, 전체면 에칭에 의해 제거한다. 그 결과, 도금층(16)의 하층에만 시드 메탈(14)이 남고, 이에 의해, 시드 메탈(14)과 도금층(16)으로 구성되는 재배선(7) 및 댐층(8)이 소정 위치에 각각 형성되게 된다.
또한, 후술하는 다이싱 공정에서는, 다이싱 라인 상에 메탈 재료가 존재하고 있으면 공정상 문제점이 발생하는 경우가 있기 때문에, 스크라이브 영역(9)에는, 도 16에 도시한 바와 같이, 시드 메탈(14) 등의 메탈 재료가 남지 않는 영역을 형성해 놓고, 그러한 영역에서 웨이퍼가 다이싱되도록 하는 것이 제조상은 바람직하다.
도 17은 밀봉 수지 형성 공정의 주요부 단면 모식도이다.
시드 메탈(14)의 에칭 후에는, 밀봉 수지(10)의 형성을 행한다. 밀봉 수지(10)는, 에폭시 등을 이용한 몰드 성형에 의해 형성해도, 혹은 아크릴 수지 등의 액상 수지를 도포하여 형성해도 된다. 이 때, 밀봉 수지(10)는, 포스트(11)의 상단을 포함하는 전체가 밀봉 수지(10) 내에 봉입되는 두께로 형성한다.
도 18은 포스트 노출 처리 공정의 주요부 단면 모식도이다.
밀봉 수지(10)를 소정의 두께로 형성한 후에는, 내부에 봉입되어 있는 포스트(11)의 상단부을 노출시키는 처리를 행한다. 포스트(11)의 상단부을 노출시키는 방법으로서는, 두껍게 형성한 밀봉 수지(10)를 표면으로부터 서서히 연삭해 가는 방법이나, 밀봉 수지(10)를 애싱에 의해서 제거해 가는 방법 등을 이용할 수 있다.
도 19는 땜납 범프 형성 공정의 주요부 단면 모식도이다.
포스트(11)의 상단부를 노출시킨 후에는, 그 포스트(11)의 노출 부분에 땜납 범프(12)를 형성한다. 땜납 범프(12)의 형성에는, 공지의 인쇄법이나 땜납볼 탑재 법 등을 이용할 수 있고, 그 후, 리플로우가 행해진다.
도 20은 다이싱 공정의 주요부 단면 모식도이다.
땜납 범프(12)의 형성 후에는, 통상적인 방법에 따라, 다이아몬드 톱(18)을 이용하여, 스크라이브 영역(9)(여기서는 메탈 재료가 존재하지 않는 영역)에서 다이싱을 행하여고, 도 1에 도시한 바와 같은 구성의 개개의 반도체 장치(1)를 얻는다(단, 도 1 내지 도 6에 있어서는, 재배선(7) 및 댐층(8)의 시드 메탈(14)의 부분에 대해서는 그 도시를 생략하고 있다.).
이상과 같은 형성 방법에 따르면, 댐층(8)을 재배선(7)과 동시에 형성할 수 있다. 그 때문에, 종래 이용되고 있는 제조 장치를 이용하여, 또한, 제조 공정수를 증가시키지 않고, 댐층(8)을 형성할 수 있다. 또한, 댐층(8)을 재배선(7)과 별도의 공정에서 형성하는 것도 가능하고, 그 경우에는, 댐층(8)과 재배선(7)을 서로 다른 재질로 구성할 수도 있다.
다음으로, 제2 실시예에 대하여 설명한다.
도 21은 제2 실시예의 반도체 장치의 일례의 주요부 단면 모식도, 도 22는 제2 실시예의 반도체 장치의 댐층의 개략적인 모식도이다.
또한, 도 21 및 도 22에서는, 도 1 및 도 2에 도시한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명의 상세 내용은 생략한다. 또한, 도 22에서는, 도 21에 도시한 반도체 장치(20)의 구성 요소 중, Si 기판(2), 댐층(8) 및 포스트(11, 21)만을 도시하고, 반도체 장치(20)의 그 밖의 구성 요소에 대해서는 그 도시를 생략하고 있다.
도 21에 도시한 반도체 장치(20)는, 도 22에 도시한 바와 같이, 칩의 전체 둘레에 걸쳐 설치된 댐층(8) 상에서 칩의 4코너에 상당하는 위치에 포스트(21)가 형성되어 있는 점에서, 상기 제1 실시예의 반도체 장치(1)와 상위하다.
이러한 구성을 갖는 반도체 장치(20)에서는, 댐층(8) 이외에 4개의 포스트(21)가 형성되어 있는 것에 의해, 포스트(21)와 밀봉 수지(10)가 강하게 밀착하기 때문에, 반도체 장치(20)가 가열 환경하에 놓인 경우에도, 포스트(21)에 의해서 밀봉 수지(10)에 발생하는 열 응력이 완화되어, 밀봉 수지(10)의 박리가 효과적으로 억제되게 된다.
또한, 이 반도체 장치(20)에서는, 상기 제1 실시예와 마찬가지로, 칩의 전체 둘레에 걸쳐 댐층(8)이 형성되어 있는 것에 의해, 그 측면으로부터의 크랙에 기인하는 밀봉 수지(10)나 칩 내부의 박리도 억제되게 된다.
계속해서, 제2 실시예의 반도체 장치(20)의 형성 방법의 일례에 대하여 설명한다.
반도체 장치(20)의 형성에 있어서, 상기 제1 실시예의 도 7 내지 도 12에 도시한 공정은 동일하다. 여기서는, 그 이후의 공정에 대하여, 이하의 도 23 내지 도 30을 참조하여 설명한다.
도 23은 제2 실시예의 포스트용 레지스트 패터닝 공정의 주요부 단면 모식도이다.
도 12에 도시한 바와 같이 도금층(16)을 형성하여 레지스트(15)를 박리시킨 후에는, 액상 레지스트나 필름 레지스트를 이용하여, 포스트(11, 21)를 형성해야 할 영역이 개구된 패턴을 갖는 레지스트(22)를 형성한다. 즉, 이 예에서는, 나중에 포스트(11)가 형성되는 도금층(16) 상의 소정 위치, 및 포스트(21)가 형성되는 도금층(16) 상의 칩의 4코너에 상당하는 위치(도면 중 점선)에 개구부를 갖는 레지스트(22)를 형성한다.
도 24는 제2 실시예의 포스트 형성 공정의 주요부 단면 모식도, 도 25는 제2 실시예의 제2 레지스트 박리 공정의 주요부 단면 모식도이다.
레지스트(22)의 형성 후에는, 도 24에 도시하는 바와 같이, 레지스트(22)를 마스크로 하여 Cu 혹은 Cu, Ni, Au의 전해 도금을 행하고, 레지스트(22)의 개구부의 도금층(16) 상에, 높이가 약 50㎛~약 100㎛인 포스트(11, 21)를 형성한다. 포스트(11, 21)의 형성 후에는, 레지스트(22)를 박리하여, 도 25에 도시한 상태를 얻는다. 또한, 레지스트(22)의 박리 후에, 도금층(16) 및 포스트(11, 21)에 대하여, 나중에 형성하는 밀봉 수지(10)와의 밀착력을 높이기 위한 표면 처리를 실시하도록 해도 된다.
이와 같이 하여 포스트(11, 21)를 형성한 후에는, 상기 제1 실시예와 마찬가지의 수순으로 형성을 행할 수 있다.
도 26은 제2 실시예의 시드 메탈 에칭 공정의 주요부 단면 모식도, 도 27은 제2 실시예의 밀봉 수지 형성 공정의 주요부 단면 모식도, 도 28은 제2 실시예의 포스트 노출 처리 공정의 주요부 단면 모식도, 도 29는 제2 실시예의 땜납 범프 형성 공정의 주요부 단면 모식도, 도 30은 제2 실시예의 다이싱 공정의 주요부 단면 모식도이다.
포스트(11, 21)의 형성에 이용한 레지스트(22)의 박리 후에는, 우선, 도 26에 도시하는 바와 같이, 노출되는 시드 메탈(14)을, 도금층(16) 및 포스트(11, 21)를 마스크로 하여, 전체면 에칭에 의해 제거한다. 이에 의해, 시드 메탈(14)과 도금층(16)으로 구성되는 재배선(7) 및 댐층(8)이 소정 위치에 각각 형성되게 된다.
그 후, 도 27에 도시하는 바와 같이, 몰드 성형이나 액상 수지의 도포에 의해, 전체가 봉입되는 두께로 밀봉 수지(10)를 형성하고, 도 28에 도시하는 바와 같이, 연삭이나 애싱 등의 방법으로 밀봉 수지(10)의 일부를 제거하여, 내부에 봉입되어 있는 포스트(11, 21)의 상단부을 노출시킨다. 포스트(11, 21)의 상단부의 노출 후에는, 도 29에 도시하는 바와 같이, 포스트(11)에만 땜납 범프(12)를 형성한다.
마지막으로, 도 30에 도시하는 바와 같이, 다이아몬드 톱(18)을 이용하여 다이싱을 행하여, 도 21에 도시한 바와 같은 구성의 개개의 반도체 장치(20)를 얻는다(단, 도 21 및 도 22에서는, 재배선(7) 및 댐층(8)의 시드 메탈(14)의 부분에 대해서는 그 도시를 생략하고 있다.).
이상과 같은 형성 방법에 따르면, 댐층(8)을 재배선(7)과 동시에 형성할 수 있고, 또한, 포스트(11, 21)를 동시에 형성할 수 있다. 그 때문에, 종래 이용되고 있는 제조 장치를 이용하여, 또한, 제조 공정수를 증가시키지 않고, 댐층(8) 및 포스트(21)를 형성할 수 있다. 또한, 댐층(8)을 재배선(7)과 별도의 공정에서 형성하거나, 포스트(11, 21)를 별도의 공정에서 형성하거나 하는 것도 가능하다.
또한, 이 제2 실시예에서는, 칩의 전체 둘레에 걸쳐 설치된 댐층(8) 상의, 칩의 4코너에 상당하는 위치에, 각각 포스트(21)를 설치하는 구성으로 했지만, 포스트(21)는, 반드시 칩의 4코너에 상당하는 위치에 설치되어 있는 것을 필요로 하는 것은 아니다. 복수의 포스트가 칩의 전체 둘레에 걸친 댐층(8) 상에 간헐적으로 설치되어 있는 경우에는, 상기한 포스트(21)를 형성했을 때와 마찬가지의 효과를 얻는 것이 가능하다.
다음으로, 제3 실시예에 대하여 설명한다.
도 31은 제3 실시예의 반도체 장치의 일례의 주요부 단면 모식도, 도 32는 제3 실시예의 반도체 장치의 댐층의 개략적인 모식도이다.
또한, 도 31 및 도 32에서는, 도 1 및 도 2에 도시한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명의 상세 내용은 생략한다. 또한, 도 32에서는, 도 31에 도시한 반도체 장치(30)의 구성 요소 중, Si 기판(2), 댐층(8) 및 포스트(11, 31)만을 도시하고, 반도체 장치(30)의 그 밖의 구성 요소에 대해서는 그 도시를 생략하고 있다.
도 31에 도시한 반도체 장치(30)는, 도 32에 도시하는 바와 같이, 칩의 전체 둘레에 걸쳐 설치된 댐층(8) 상에 동일하게 전체 둘레에 걸쳐 포스트(31)가 형성되어 있는 점에서, 상기 제1 실시예의 반도체 장치(1)와 상위하다.
이러한 구성을 갖는 반도체 장치(30)에서는, 댐층(8) 이외에 포스트(31)가 형성되어 있는 것에 의해, 포스트(31)와 밀봉 수지(10)가 강하게 밀착하기 때문에, 가열 환경하에 있어서도, 밀봉 수지(10)의 박리가 효과적으로 억제되게 된다.
또한, 이 반도체 장치(30)에서는, 이와 같이 전체 둘레에 걸쳐 포스트(31)가 형성되어 있는 것에 의해, 패키지 강도가 증가하기 때문에, 핀셋에 의한 픽업시 등, 그 취급이 매우 용이하게 된다. 또한, 이와 같이 포스트(31)가 형성되어 있는 것에 의해, 패키지의 휘어짐의 발생도 억제되게 된다.
또한, 이 반도체 장치(30)에서는, 상기 제1 실시예와 마찬가지로, 칩의 전체 둘레에 걸쳐 댐층(8)이 형성되어 있는 것에 의해, 그 측면으로부터의 크랙에 기인하는 밀봉 수지(10)나 칩 내부의 박리도 억제되게 된다.
계속해서, 제3 실시예의 반도체 장치(30)의 형성 방법의 일례에 대하여 설명한다.
반도체 장치(30)의 형성에 있어서, 상기 제1 실시예의 도 7 내지 도 12에 도시한 공정은 동일하다. 여기서는, 그 이후의 공정에 대하여, 이하의 도 33 내지 도 40을 참조하여 설명한다.
도 33은 제3 실시예의 포스트용 레지스트 패터닝 공정의 주요부 단면 모식도이다.
도 12에 도시한 바와 같이 도금층(16)을 형성하여 레지스트(15)를 박리시킨 후에는, 포스트(11, 31)를 형성해야 할 영역이 개구된 패턴을 갖는 레지스트(32)를 형성한다. 즉, 이 예에서는, 나중에 포스트(11)가 형성되는 도금층(16) 상의 소정 위치, 및 칩의 전체 둘레에 걸쳐 포스트(31)가 형성되는 도금층(16) 상의 위치에 개구부를 갖는 레지스트(32)를 형성한다.
도 34는 제3 실시예의 포스트 형성 공정의 주요부 단면 모식도, 도 35는 제3 실시예의 제2 레지스트 박리 공정의 주요부 단면 모식도이다.
레지스트(32)의 형성 후에는, 도 34에 도시하는 바와 같이, 레지스트(32)를 마스크로 하여 Cu 혹은 Cu, Ni, Au의 전해 도금을 행하여, 레지스트(32)의 개구부의 도금층(16) 상에 높이가 약 50㎛~약 100㎛인 포스트(11, 31)를 형성한다. 포스트(11, 31)의 형성 후에는, 레지스트(32)를 박리하여, 도 35에 도시한 상태를 얻는다. 또한, 이 레지스트(32)의 박리 후에, 도금층(16) 및 포스트(11, 31)에 대하여, 나중에 형성하는 밀봉 수지(10)와의 밀착력을 높이기 위한 표면 처리를 실시하도록 해도 된다.
이와 같이 하여 포스트(11, 31)를 형성한 후에는, 상기 제1 실시예와 마찬가지의 수순으로 형성을 행할 수 있다.
도 36은 제3 실시예의 시드 메탈 에칭 공정의 주요부 단면 모식도, 도 37은 제3 실시예의 밀봉 수지 형성 공정의 주요부 단면 모식도, 도 38은 제3 실시예의 포스트 노출 처리 공정의 주요부 단면 모식도, 도 39는 제3 실시예의 땜납 범프 형성 공정의 주요부 단면 모식도, 도 40은 제3 실시예의 다이싱 공정의 주요부 단면 모식도이다.
포스트(11, 31)의 형성에 이용한 레지스트(32)의 박리 후에는, 우선, 도 36에 도시하는 바와 같이, 노출되는 시드 메탈(14)을, 도금층(16) 및 포스트(11, 31)를 마스크로 하여, 전체면 에칭에 의해 제거한다. 이에 의해, 시드 메탈(14)과 도금층(16)으로 구성되는 재배선(7) 및 댐층(8)이 소정 위치에 각각 형성되게 된다.
그 후, 도 37에 도시하는 바와 같이, 몰드 성형이나 액상 수지의 도포에 의해, 전체가 봉입되는 두께로 밀봉 수지(10)를 형성하고, 도 38에 도시하는 바와 같 이, 연삭이나 애싱 등의 방법으로 밀봉 수지(10)의 일부를 제거하여, 내부에 봉입되어 있는 포스트(11, 31)의 상단부을 노출시킨다. 포스트(11, 31)의 상단부의 노출 후에는, 도 39에 도시하는 바와 같이, 포스트(11)에만 땜납 범프(12)를 형성한다.
마지막으로, 도 40에 도시하는 바와 같이, 다이아몬드 톱(18)을 이용하여 다이싱을 행하여, 도 31에 도시한 바와 같은 구성의 개개의 반도체 장치(30)를 얻는다(단, 도 31 및 도 32에서는, 재배선(7) 및 댐층(8)의 시드 메탈(14)의 부분에 대해서는 그 도시를 생략하고 있다.).
이상과 같은 형성 방법에 따르면, 댐층(8)을 재배선(7)과 동시에 형성할 수 있고, 또한, 포스트(11, 31)를 동시에 형성할 수 있다. 그 때문에, 종래 이용되고 있는 제조 장치를 이용하여, 또한, 제조 공정수를 증가시키지 않고, 댐층(8) 및 포스트(31)를 형성할 수 있다. 또한, 댐층(8)을 재배선(7)과 별도의 공정에서 형성하거나, 포스트(11, 31)를 별도의 공정에서 형성하거나 하는 것도 가능하다.
다음으로, 제4 실시예에 대하여 설명한다.
도 41은 제4 실시예의 반도체 장치의 일례의 주요부 단면 모식도이다. 또한, 도 41에서는, 도 31에 도시한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명의 상세 내용은 생략한다.
도 41에 도시한 반도체 장치(40)는, 칩의 전체 둘레에 걸쳐 설치된 댐층(8) 및 포스트(31)의 외측에 밀봉 수지(10)가 형성되어 있지 않은 점에서, 상기 제3 실시예의 반도체 장치(30)와 상위하다.
이러한 구성을 갖는 반도체 장치(40)에서는,상기 제3 실시예의 반도체 장치(30)와 동등한 효과가 얻어지는 것 외에, 이 제4 실시예의 반도체 장치(40)의 경우에는, 그 측면에 Cu 등을 이용한 포스트(31)가 노출되는 구성이기 때문에, 보다 방열성이 높아진다.
계속해서, 제4 실시예의 반도체 장치의 형성 방법의 일례에 대하여 설명한다.
반도체 장치(40)의 형성에 있어서, 상기 제3 실시예의 도 36에 도시한 공정까지는 동일하다. 여기서는, 그 이후의 공정에 대하여, 이하의 도 42 내지 도 45를 참조하여 설명한다.
도 42는 제4 실시예의 밀봉 수지 형성 공정의 주요부 단면 모식도, 도 43은 제4 실시예의 포스트 노출 처리 공정의 주요부 단면 모식도, 도 44는 제4 실시예의 땜납 범프 형성 공정의 주요부 단면 모식도, 도 45는 제4 실시예의 다이싱 공정의 주요부 단면 모식도이다.
도 36에 도시한 바와 같이, 노출되는 시드 메탈(14)을 전체면 에칭하여 시드 메탈(14)과 도금층(16)으로 구성되는 재배선(7) 및 댐층(8)을 형성한 후, 우선, 도 42에 도시하는 바와 같이, 포스트(31)에 둘러싸인 영역에만 밀봉 수지(10)를 형성한다. 예를 들면, 포스트(31)에 둘러싸인 영역에 대응한 개구부를 갖는 마스크를 이용하고, 그것을 이용하여 액상 수지의 도포를 행하고, 포스트(31)에 둘러싸인 영역에 액상 수지를 충전하여, 밀봉 수지(10)를 형성한다.
그 후에는, 도 43에 도시하는 바와 같이, 연삭이나 애싱 등의 방법으로 밀봉 수지(10)의 일부를 제거하여 포스트(11, 31)의 상단부을 노출시키고, 포스트(11, 31)의 상단부의 노출 후에는, 도 44에 도시하는 바와 같이, 포스트(11)에만 땜납 범프(12)를 형성한다.
마지막으로, 도 45에 도시하는 바와 같이, 다이아몬드 톱(18)을 이용하여 다이싱을 행하여, 도 41에 도시한 바와 같은 구성의 개개의 반도체 장치(40)를 얻는다(단, 도 41에서는, 재배선(7) 및 댐층(8)의 시드 메탈(14)의 부분에 대해서는 그 도시를 생략하고 있다.).
다음으로, 제5 실시예에 대하여 설명한다.
도 46은 제5 실시예의 반도체 장치의 일례의 주요부 단면 모식도, 도 47은 제5 실시예의 반도체 장치의 댐층의 개략적인 모식도이다.
또한, 도 46 및 도 47에서는, 도 1 및 도 2에 도시한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명의 상세 내용은 생략한다. 또한, 도 47에서는, 도 46에 도시한 반도체 장치(50)의 구성 요소 중, Si 기판(2) 및 댐층(8)만을 도시하고, 반도체 장치(50)의 그 밖의 구성 요소에 대해서는 그 도시를 생략하고 있다.
도 46에 도시한 반도체 장치(50)는, 재배선(7)에 땜납 범프(12)가 직접 접속되어 있는 포스트리스 구조를 갖고 있는 점에서, 상기 제1 실시예의 반도체 장치(1)와 상위하다.
이러한 구성을 갖는 반도체 장치(50)에서는, 상기 제1 실시예의 반도체 장치(1)와 동등한 효과가 얻어지는 것 외에, 포스트(11)가 없는 분만큼, 반도체 장 치(50)의 박형화를 도모할 수 있다.
이러한 포스트리스 구조의 반도체 장치(50)는, 상기 제1 실시예와 마찬가지의 수순으로 형성할 수 있다. 즉, 도 7 내지 도 12에 도시한 공정 후, 포스트(11)의 형성을 행하지 않고, 포스트(11)가 없는 상태에서, 도 16에 도시한 시드 메탈 에칭 공정으로 진행하고, 이후, 마찬가지의 수순으로 형성해 가면 된다.
또한, 이러한 포스트리스 구조의 경우, 땜납 범프(12)를 형성할 때에는, 예를 들면, 땜납 범프(12)의 형성 위치의 밀봉 수지(10)를 선택적으로 제거하거나, 혹은 밀봉 수지(10)를 형성할 때에 적당한 마스크를 이용하여 땜납 범프(12)의 형성 위치 이외의 영역에만 밀봉 수지(10)를 형성한다,고 하는 방법을 이용하면 된다.
다음으로, 제6 실시예에 대하여 설명한다.
도 48은 제6 실시예의 반도체 장치의 일례의 주요부 단면 모식도, 도 49는 제6 실시예의 반도체 장치의 댐층의 개략적인 모식도이다.
또한, 도 48 및 도 49에서는, 도 1 및 도 2에 도시한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명의 상세 내용은 생략한다. 또한, 도 49에서는, 도 48에 도시한 반도체 장치(60)의 구성 요소 중, Si 기판(2), 댐층(61) 및 포스트(11)만을 도시하고, 반도체 장치(60)의 그 밖의 구성 요소에 대해서는 그 도시를 생략하고 있다.
도 48에 도시한 반도체 장치(60)는, 도 49에 도시하는 바와 같이, 칩의 가장자리부의 4개의 코너에 평면 L자 형상의 댐층(61)이 형성되어 있는 점에서, 상기 제1 실시예의 반도체 장치(1)와 상위하다.
이러한 구성을 갖는 반도체 장치(60)에서는, 칩의 코너에 댐층(61)이 설치되어 있는 것에 의해, 상기 제1 실시예의 반도체 장치(1)와 마찬가지의 효과를 얻는 수 있어, 댐층(8)의 재료를 줄이면서, 밀봉 수지(10) 등의 박리를 억제하는 효과를 얻을 수 있다.
이러한 반도체 장치(60)는, 상기 제1 실시예와 마찬가지의 수순으로 형성할 수 있다. 즉, 도 7 내지 도 9에 도시한 공정 후, 도 10에 도시한 공정에서 재배선(7) 및 댐층(61)을 형성해야 할 영역이 개구된 레지스트 패턴을 형성해 놓고, 이후의 도 11 내지 도 20에 도시한 공정은 마찬가지의 수순으로 행하면 된다.
또한, 이 제6 실시예에서는, 칩의 4개의 코너에 댐층(61)을 설치하는 구성으로 했지만, 댐층(61)은, 반드시 그와 같은 코너에 설치되어 있는 것을 필요로 하지 않는다. 복수의 댐층이 칩의 가장자리부에 간헐적으로 설치되어 있는 경우에는, 상기한 댐층(61)을 형성했을 때와 마찬가지의 효과를 얻는 것이 가능하다. 그 경우의 댐층의 형상은, 상기한 댐층(61)과 같은 평면 L자 형상에는 한정되지 않는다.
또한, 이 제6 실시예에서는, 칩의 코너 등에 설치되어 있는 댐층(61) 상에 포스트를 형성하도록 해도 된다. 그것에 의해, 상기 제2 실시예의 반도체 장치(20)와 마찬가지의 효과를 얻는 것도 가능하게 된다.
이상, 제1 내지 제6 실시예에서 설명한 바와 같이, 여기서는, WLP 구조의 반도체 장치(1, 20, 30, 40, 50, 60)에 있어서, 칩의 가장자리부의 전체 둘레에 걸쳐 댐층(8)을 형성하는, 댐층(8)에 포스트(21, 31)를 형성하거나, 혹은 칩의 가장자리 부에 간헐적으로 댐층(61)을 형성하도록 했다. 그 때, 댐층(8, 61)이나 포스트(21, 31)의 재질, 이들에 접하는 부재의 재질을 적절하게 선택함으로써, 댐층(8, 61)과 PI막(6) 사이, 댐층(8, 61)과 Si 기판(2) 사이, 댐층(8, 61)과 밀봉 수지(10) 사이, 포스트(21, 31)와 밀봉 수지(10) 사이의 밀착력을 강화할 수 있게 된다. 그 결과, 밀봉 수지(10)나 칩 내부의 박리를 억제하여, 반도체 장치(1, 20, 30, 40, 50, 60)가 가열 환경하에 놓인 경우에도, 각각 그 성능 유지를 도모할 수 있게 된다.
또한, 포스트(21, 31)를 형성하는 경우에는, 패키지 강도의 향상이나 방열성의 향상 등을 도모하는 것도 가능하게 된다.
또한, 댐층(8, 61)을 그라운드 전극에 접속함으로써, 실드 효과를 얻는 것도 가능하다.
또한, 이상의 설명에 있어서의 반도체 장치(1, 20, 30, 40, 50, 60)의 각 구성 요소의 재질이나 막 두께 등의 조건은 일례로서, 형성하는 반도체 장치(1, 20, 30, 40, 50, 60)의 사용 환경이나 요구 특성 등에 따라서 변경가능하다.
또한, 여기서는 WLP 구조를 예로 들어 설명했지만, 종래 널리 행해지고 있는 바와 같이 칩을 개편화(個片化)하고 나서 수지 밀봉을 행하여 형성되는 반도체 장치에도, 마찬가지로 적용가능하다.
(부기 1) 하나의 면측이 밀봉 수지에 의해서 밀봉된 칩을 갖는 반도체 장치에 있어서,
상기 칩의 가장자리부에, 상기 칩과 상기 밀봉 수지 사이에 끼워진 댐층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 댐층은, 상기 칩의 전체 둘레에 걸쳐 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 댐층 상에 포스트가 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 4) 상기 댐층은, 상기 칩의 전체 둘레에 걸쳐 형성되고,
상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 포스트가 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 5) 상기 포스트는, 상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 간헐적으로 형성되어 있는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 6) 상기 포스트는, 상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 전체 둘레에 걸쳐 형성되어 있는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 7) 상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 전체 둘레에 걸쳐 형성된 상기 포스트의 외측면이 상기 밀봉 수지로 피복되지 않고 노출되고 있는 것을 특징으로 하는 부기 6에 기재된 반도체 장치.
(부기 8) 상기 댐층은, 상기 칩의 가장자리부에 간헐적으로 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 9) 하나의 면측이 밀봉 수지에 의해서 밀봉된 칩을 갖는 반도체 장치의 제조 방법에 있어서,
상기 칩을 형성하는 공정과,
상기 칩의 가장자리부에 상기 칩 및 상기 밀봉 수지 사이에 끼워지는 댐층을 형성하는 공정과,
상기 칩의 상기 댐층의 형성면측에 상기 밀봉 수지를 형성하여 상기 칩을 밀봉하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10) 상기 댐층을 형성하는 공정에서는,
상기 댐층과 동시에 배선을 형성하는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 댐층을 형성하는 공정에서는,
상기 댐층을 상기 칩의 전체 둘레에 걸쳐 형성하는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 댐층을 형성하는 공정 후에,
상기 댐층 상에 포스트를 형성하는 공정을 포함하는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 댐층을 형성하는 공정에서는,
상기 댐층을 상기 칩의 전체 둘레에 걸쳐 형성하고,
상기 댐층을 형성하는 공정 후에,
상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 포스트를 형성하는 공정을 포함하는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 포스트를 형성하는 공정에서는,
상기 포스트를 상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 간헐적으로 형성하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 포스트를 형성하는 공정에서는,
상기 포스트를 상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 전체 둘레에 걸쳐 형성하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 밀봉 수지를 형성하여 상기 칩을 밀봉하는 공정에서는,
상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 전체 둘레에 걸쳐 형성된 상기 포스트의 외측면을 상기 밀봉 수지로 피복하지 않고 노출시켜 상기 칩을 밀봉하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 댐층을 형성하는 공정에서는,
상기 댐층을 상기 칩의 가장자리부에 간헐적으로 형성하는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
본 발명에서는, 칩의 가장자리부에, 칩과 밀봉 수지 사이에 댐층을 형성하도록 했다. 이에 의해, 칩과 댐층, 댐층과 밀봉 수지가 강하게 밀착하여, 가열 환경하에 있어서도 칩과 밀봉 수지의 박리나 칩 내부의 박리를 억제할 수 있게 되기 때문에, 내열성이 우수한 신뢰성이 높은 반도체 장치를 실현 가능하게 된다. 또한, WLP 기술을 이용하여 신뢰성이 높은 고성능의 WLP 구조의 반도체 장치를 실현 가능하게 된다.

Claims (10)

  1. 하나의 면측이 밀봉 수지에 의해서 밀봉된 칩을 갖는 반도체 장치에 있어서,
    상기 칩의 가장자리부에, 상기 칩과 상기 밀봉 수지 사이에 끼워진 댐층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 댐층은, 상기 칩의 전체 둘레에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 댐층은, 상기 칩의 전체 둘레에 걸쳐 형성되고,
    상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 포스트가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 포스트는, 상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 간헐적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 포스트는, 상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 전체 둘레에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 칩의 전체 둘레에 걸쳐 형성된 상기 댐층 상에 전체 둘레에 걸쳐 형성된 상기 포스트의 외측면이 상기 밀봉 수지로 피복되지 않고 노출되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 댐층은, 상기 칩의 가장자리부에 간헐적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 하나의 면측이 밀봉 수지에 의해서 밀봉된 칩을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 칩을 형성하는 공정과,
    상기 칩의 가장자리부에 상기 칩과 상기 밀봉 수지 사이에 끼워지는 댐층을 형성하는 공정과,
    상기 칩의 상기 댐층의 형성면측에 상기 밀봉 수지를 형성하여 상기 칩을 밀봉하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 댐층을 형성하는 공정에서는,
    상기 댐층과 동시에 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 댐층을 형성하는 공정 후에,
    상기 댐층 상에 포스트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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