KR0134647B1 - 멀티 칩 패키지 및 그 제조방법 - Google Patents

멀티 칩 패키지 및 그 제조방법

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KR0134647B1
KR0134647B1 KR1019940011812A KR19940011812A KR0134647B1 KR 0134647 B1 KR0134647 B1 KR 0134647B1 KR 1019940011812 A KR1019940011812 A KR 1019940011812A KR 19940011812 A KR19940011812 A KR 19940011812A KR 0134647 B1 KR0134647 B1 KR 0134647B1
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김광호
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Abstract

본 발명은 멀티 칩 패키지와 그 제조방법에 관한 것으로, 일반적으로 반도체 칩을 실리콘 기판에 부착하는 공정은 은 에폭시 등과 같은 전도성 접착제를 실리콘 기판위에 도팅법으로 입힌 다음 반도체 칩을 오려놓고 문질러 접착시키는 소위 스크러빙( Scrubbing)처리를 거치게 된다.
그런데, 이때 전도성 접착제가 흘러 넘쳐서 실리콘 기판에 형성되어 있는 반도체 칩 주위의 본딩패드에 침범하게 되면, 이 부분에서는 와이어 본딩이 이루어지지 않는 치명적인 와이어 본딩 불량이 일어나게 된다. 본 발명에서는 실리콘 기판 표면에 보호층으로서, 폴리이미드 등의 열경화성 수지나 반도체 제조공정에서 일반적으로 사용되는 보호층인 실리게이트 유리층 및 질화막을 형성하는데, 반도체 칩이 실장될 실장부 본딩패드가 형성된 영역을 제외한 실리콘 기판의 전표면에 비전도성 보호층을 형성함으로써 비전도성 접착제가 본딩패드로 침범하는 것을 방지하는 것이 가능하다. 이러한 보호층은 반도체 칩이 실장되는 실장부의 주변 테두리에 가이드 링 형태로 형성되어 있고, 실리콘 기판의 금속배선이 형성되어 있는 영역에는 모두 형성되어 있기 때문에 패키지의 신뢰성 검사, 예컨데 PCT 또는 T/C 등에 의해 금속배선이 부식되거나 외부 응력에 의해 변형되는 것을 방지할 수 있다.

Description

멀티 칩 패키지 및 그 제조방법
제1도는 종래기술에 따른 일반적인 패키지의 단면도.
제2도는 종래기술에 따른 멀티 칩 패키지의 단면도.
제3도는 제 2 도의 실리콘 기판의 평면도.
제4도는 본 발명에 따른 멀티 칩 패키지의 일 실시예를 나타낸 단면도.
제5도는 제 4 도의 실리콘 기판의 평면도.
제6a도 및 제 6b 도는 본 발명에 따른 멀티 칩 패키지의 제조공정을 나타낸 공정흐름도 및 그에 따른 일부단면도.
제7도는 본 발명에 따른 멀티 칩 패키지의 요부 단면도이다.
본 발명은 멀티 칩 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 실리콘 기판에 수지 재질의 비전도성 보호층을 형성함으로써 접착제가 와이어 본딩패드를 침범하는 것과 증기압 시험(PCT; Pressure Cooking Test : 이하 PCT라 한다.) 검사시 금속배선이 부식하는 것 및 온도순환 시험(T/C : Temperature Cycling Test : 이하 T/C라 한다.) 검사시 금속배선의 패턴이 변형하는 것 등을 방지할수 있는 멀티 칩 패키지 및 그 제조방법에 관한 것이다.
일반적으로 전자 시스템 및 반도체 소자는 점차적으로 규모의 소형화, 고집적화 및 신호의 고속화를 추구하고 있으며, 이러한 추세는 집적회로 칩 내부뿐만 아니라 칩 외부의 배선문제와 집적회로를 패키지 하는 데에 많은 기술적 문제점을 야기시킨다.
그런데, 통상적으로 사용되는 반도체 소자의 정보 저장능력을 향상시키기 위한 방법으로는 반도체 소자의 집적도를 높이는 것과 반도체 소자의 탑재가 완료된 패키지를 별도의 기판에 여러개 조합하여 모듈로 패키지 하는 방법을 사용한다.
제1도는 종래기술에 따른 일반적인 패키지의 단면도이다. 제1도를 참조하면, 패키지(10)는 리드 프레임의 다이패드(11) 및 리드(12)와, 다이패드(11)상에 전도성 접착제(13)에 의해 실장된 반도체 칩(14)과, 리드(12)와 반도체 칩(14)에 형성되어 있는 전극패드(도시되지 않음)를 전기적으로 연결하는 금으로 된 본딩 와이어(15)와, 리드 프레임의 다이패드(11) 및 반도체 칩(14)을 외부 환경으로부터 보호하기 위하여 봉지(Encapsulation)하는 애폭시 몰딩 컴파운드(EMC : Epoxy Molding Compound ; 이하 EMC 한다.) 와 같은 봉지수지(18)로 구성되어 있다.
이와 같은 패키지는 반도체 칩(14)을 하나만 실장하기 때문에 리드수가 많아지고 반도체 칩의 집적도가 높아진다 할지라도 반도체 칩의 신호 처리 속도 및 집적도에 한계가 있다는 문제점이 있다. 이러한 한계를 극복하는 것 중의 하나가 바로 멀티 칩 패키지이다.
제2도는 종래기술에 따른 멀티 칩 패키지(20)의 단면도이며, 제3도는 제2도의 실리콘 기판(30)을 나타낸 평면도이다. 제2도 및 제3도를 참조하면, 멀티 칩 패키지(20)는 리드 프레임의 다이패드(21) 및 리드(22)와, 다이패드(21)상에 전도성 접착제(23)또는 비전도성 접착제에 의해 실장된 실리콘 기판(30)과, 이 실리콘 기판(30)상에 비전도성 접착제(27)에 의해 실장된 두 개의 반도체 칩(24)과, 이 반도체 칩(24)상에 형성되어 있는 전극패드(도시되지 않음)와 실리콘 기판(30)에 형성되어 있는 내부 본딩패드(32)를 전기적으로 연결하거나 또는 실리콘 기판(30)에 형성되어 있는 외부 본딩패드(33)와 리드(22)를 전기적으로 연결하는 금으로 된 본딩 와이어(25)와, 실리콘 기판(30)과 반도체 칩 (24) 등을 외부 환경으로부터 보호하기 위하여 봉지하는 EMC등과 같은 봉지수지(28)로 구성된다.
또한 멀티 칩의 실장에 적합한 실리콘 기판(30)에는 웨이퍼(도시되지 않음)에서 분리된 소위 베어 칩(Bare Chip)과 같은 반도체 칩(24)을 실장하기 위한 실장부(31)가 형성되어 있고, 반도체 칩(24)상에 형성된 전극패드와 실리콘 기판(30)을 전기적으로 연결하거나 반도체 칩(24) 상호간을 전기적으로 연결하기 위한 본딩 와이어(25)가 본딩되는 알루미늄 재질의 내부 본딩패드(32)가 실리콘 기판(30)의 가장자리 부분과 안쪽에 형성되어 있다.
실리콘 기판(30)과 외부 회로를 리드 프레임의 리드(22)를 통해 전기적으로 연결하기 위한 외부 본딩패드(33)가 실리콘 기판(30)의 테두리 부분을 따라 형성되어 있고, 이상과 같은 내부 및 외부 본딩패드(32,33)는 알루미늄과 같은 금속배선(34)에 의해 전기적으로 연결되어 있다.
이러한 구조를 갖는 종래기술에 따른 멀티 칩 패키지에서는, 실리콘기판에 반도체 칩을 실장하기 위하여 비전도성 접착제를 사용하여 접착한다. 이때 에폭시(Epoxy) 계열 또는 실리콘 계열의 비전도성 접착제를 먼저 실리콘 기판의 상부면에 도팅(Dotting)법에 의해 도포한다. 그 다음 위의 비전도성 접착제가 도포된 실리콘 기판에 반도체 칩을 붙이는데, 이때 반도체 칩과 비전도성 접착제와의 접착을 위해 일반적으로 반도체 칩을 기판 위에 살짝 올려놓은 다음 약간 흔들어주는 소위 스크러빙(Scrubbing)처리를 하게 된다. 따라서, 실리콘 기판에 도팅된 비전도성 접착제는 얇게 퍼져서 반도체 칩을 접착할 때 접착력이 더 좋아진다. 그러나, 이때 도팅된 접착제는 점성이 낮아서 스크러빙 처리에 의해 흘러내려 실리콘 기판상의 반도체 칩 주위에 형성되어 있는 본딩패드를 침범할 수가 있다. 이 상태에서 스티치 본딩 방법에 의한 와이어 본딩을 수행하면 본딩이 제대로 이루어지지 않으므로 이러한 패키지는 치명적인 와이어 불량이 발생되는 문제점이 있다.
이러한 접착제의 흘러 넘침을 방지하기 위해 종래에는 각종 공정 변수들, 예컨대 접착제의 경화시간이나 온도 또는 압력 등을 제어하는 시도들이 있었다. 또 다른 방법으로서 접착제의 양을 조절하기 위해서 접착제의 두께와 주성을 보다 엄격하게 규정하는 것도 있다. 그러나, 이러한 공정 변수들은 서로 관련이 있어서, 예를 들어 온도가 높아지면 접착제의 점성이 떨어지기 때문에 부수적으로 수반되는 문제점들이 노출된다. 또한 접착제의 두께와 조성을 보다 엄격하게 규정하면 비용이 증가되고 생산속도가 낮아지기 때문에 수율이 크게 좋아지지 않게 된다.
따라서 본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 멀티 칩 패키지를 실장하기에 적합한 실리콘 기판 상에 폴리이미드(Polyimide)수지, 실리게이트 유리(PSG ; Phospho - Silicate Glass ; 이하 PSG라 한다.) 및 질화막 등으로 비전도성 보호층을 형성함으로써 스크러빙 처리시 접착제가 반도체 칩의 주변의 본딩패드들을 침범하여 발생되는 와이어 본딩의 불량을 방지하기 위한 것이다.
본 발명의 또 다른 목적은 실리콘 기판 상에 형성되어 있는 금속배선이 패키지의 신뢰성 검사 도중에 흡습에 의해 부식되거나 외부 응력에 의해 금속배선이 변형되는 것을 방지할수 있는 멀티 칩 패키지 및 그 제조방법을 제공하는 것이다.
이러한 목적을 달성하기 위한 본 발명의 특징은 반도체 칩이 실장되는 실리콘 기판의 실장부 주위에 수지 재질의 비전도성 보호층을 형성하여 칩의 실장을 위해 도포되는 접착제 둘레에 요홈 형태의 가이드 링(Guide Ring)을 형성함으로써 접착제가 본딩패드를 침범하는 것을 방지하며, 또한 비전도성 보호층이 실리콘 기판에 형성되어 있는 금속배선을 덮도록 하여 금속배선의 부식이나 변형을 방지하는 점에 있다.
이하, 본 발명에 따른 패키지 및 그 제조방법에 따른 바람직한 실시예를 첨부된 도면을 참고로 하여 상세히 설명한다.
제4도는 본 발명에 따른 멀티 칩 패키지(40)의 일 실시예를 나타낸 단면도이며, 제5도는 제4도의 실리콘 기판(50)을 나타낸 평면도이다.
제4도 및 제5도를 참조하면, 멀티 칩 패키지(40)는 리드 프레임의 다이패드(41) 및 리드(42)와, 다이패드(41)상에 전도성 접착제(43) 또는 비 전도성 접착제에 의해 실장된 실리콘 기판(50)과, 실리콘 기판(50)상에 비전도성 접착제(47)에 의해 실장된 두 개의 반도체 칩(44)을 구비하고 있다.
이와 같이 구성된 패키지(40)는 반도체 칩(44)상부에 형성된 전극패드(57)를 전기적으로 연결하고, 실리콘 기판(50)상에 형성되어 있는 본딩패드(52, 53)와 리드(42)를 금으로 된 본딩 와이어(45)로 전기적으로 연결한다.
또한 비전도성 접착제(47)가 실리콘 기판(50)위에 실장된 반도체 칩(44) 주위의 본딩패드(52,53)를 침범하는 것을 방지하기 위하여 본딩패드(52,53) 및 반도체 칩(44)이 실장될 부분을 제외하고 실리콘 기판(50)의 상부 전면에 걸쳐 수지를 코팅하여 비전도성 보호층(49)을 형성한다. 실리콘 기판(50)에 실장된 반도체 칩(44)은 외부 환경으로부터 보호하기 위하여 봉지수지(48)로 봉지된다.
이와 같은 본 발명에 따른 멀티 칩 패키지와 종래의 멀티 칩 패키지를 비교해 볼 때, 본 발명의 가장 특이한 점은 다음과 같다. 실리콘 기판(50)에 멀티 칩, 즉 반도체 칩(44)을 부착하는 소의 제 2 접착 공정에서 실리콘 기판(50)에 수지, 예컨데 폴리이미드를 도포할 때, 반도체 칩(44)이 부착되는 실장부 주위를 덮도록 하여 비전도성 보호층(49)을 형성하는 것이다. 이렇게 하면, 제 2 접착 단계를 수행할 때 스크러빙 처리를 하더라도 비전도성 보호층(49)이 반도체 칩(44) 주위에 형성되어서 접착제(47)의 가이드 링 역할을 하기 때문에 접착제(47)가 흘러 넘첨으로인한 치명적인 와이어 본딩 불량을 방지할 수 있다.
또한 이와 같은 멀티 칩 패키지는 패키지 공정이 완전히 끝난 다음에 여러 가지 성능, 수명 검사를 거치게 되는데, 특히 약 121±2℃의 온도와 약 2 기압의 압력 하에서 약 240 시간동안 행해지는 내습성 시험인 PCT 검사를 하는 경우에 실리콘 기판(50)에 패턴이 형성되어 있는 금속 배선들이 비전도성 보호층(49)으로 덮여 있기 때문에 금속배선의 부식을 줄일 수 있고, 약 -65℃에서 150℃까지 약 1000회 가량 반복되는 T/C검사 단게에서도 금속배선이 변형되는 것을 막아주는 효과도 얻을수 있다.
여기서, 리드 프레임의 다이패드(41)위에 실리콘 기판(50)을 부착하는 소위 제 1 접착 단계에서는 전도성 접착제(43)또는 비전도성 접착제로 접착할 수 있으며, 그 위에 비전도성 접착제(47)로 제 2 접착 단계를 수행한다. 비전도성 접착제(47)를 사용하는 이유는 실리콘 기판(50)상에 형성되어 있는 금속배선(54)과 반도체 칩(44) 사이에 전기적 쇼트가 생기는 것을 방지하기 위한 것이다.
또한 멀티 칩 실장에 적합한 실리콘 기판(50) 위의 실장부(51)에 반도체 칩(44)이 실장된다. 내부 본딩패드(52)는 반도체 칩(44)상에 형성된 전극패드(57)와 본딩 와이어(45)에 의해 전기적으로 연결된다. 외부 본딩패드(53)는 내부 본딩패드(52)와 리드 프레임의 리드(42)를 전기적으로 연결하기 위한 것이다. 내부 본딩패드(52)상호간 또는 내부 및 외부 본딩패드(53)사이의 전기적 연결은 포토리소그래피(Photo lithography)공정에 의해 소정의 패턴으로 형성된 알루미늄 또는 구리 등과 같은 재질의 금속배선(54)에 의해 이루어진다.
앞에서 설명했던 것과 마찬가지로, 반도체 칩(44)이 실리콘 기판(50)에 부착되기 전에 형성되는 폴리이미드와 같은 수지 재질의 비전도성 보호층(49)은 내부 본딩패드(52), 외부 본딩패드(53) 및 실장부(51)위에는 도포되지 않는다. 비전도성 보호층으로 사용되는 수지는 폴리이미드를 주로 사용하며, 그 외에도 열경화성 수지로서 폴리우레탄(Polyurethan), 폴리파라크실릴렌(Polyparaxylylene), 폴리페닐렌설파이드 (Polyphenylene sulfide)또는 PSG 및 질화막 등이 사용될 수 있다. 또한 본딩패드는 구리, 금, 알루미늄 또는 이들의 합금으로 이루어진 본딩패드를 사용할 수 있다.
멀티 칩 패키지는 금속배선을 패턴 형성하는 1단계 공정과, 비전도성 보호층을 형성하는 2단계 공정이 진행된다. 1단계 공정은 유전체 막을 형성하는 단계와, 금속배선의 재료가 되는 금속 박막을 형성하는 단계와, 금속배선을 소정의 패턴으로 형성시키기 위한 포토리소그래피 단계와, 금속배선 패턴 형상에 필요 없는 부분을 제거하는 습식 식각 및 플라즈마식각 단계와, 세정 단계 및 유기물 제거 단계를 거쳐 1차 또는 2차 금속 배선을 형성한다.
2 단계 공정은 금속배선이 형성된 실리콘 기판 상에 수지를 코팅하는 단계와, 코팅된 수지 중에서 반도체 칩이 실장될 부위와 본딩패드가 노출될 부위를 제거시키기 위한 포토리소그래피 단계와, 세정 단계 및 최종적으로 수지를 경화하는 단계를 거쳐서 수지로 형성된 비전도성 보호층을 실리콘 기판 상에 형성한다.
본 발명자가 행한 실험에 따르면, 유전체 막은 산소 분위기에서 산화규소(SiO2)또는 질소 분위기에서 질화 규소(Si3N4)를 약 500∼2000 두께로 형성시키고, 유전체 막 위에는 알루미늄 또는 구리나 은 등의 박막을 스퍼터링(Sputtering) 방법이나 화학기상증착(CVD) 방법 또는 물리 증착법(PVD) 등으로 약 3.0μm 정도의 두께로 형성시킨 다음, 폴리이미드를 약 15μm 두께로 코팅하고 약 350℃에서 약 15분 정도 경화시킴으로써 최적상태의 실리콘 기판이 얻어짐을 알 수 있었다.
제 6a 및 제 6b 도는 본 발명의 일 실시예에 따른 멀티 칩 패키지의 제조공정 흐름도 및 그에 따른 패키지의 일부단면도이다. 제 6a도 및 제 6b 도를 참조하면, 세라믹 재질의 실리콘 기판을 준비한 후(60), 2000±200 두께로 초기 산화막을 형성한다(61). 다음, 초기 산화막 위에 스퍼터링 방법에 의해 알루미늄과 같은 금속을 약 3±0.3μm 두께로 도포(62)한 다음, 감광막(Photo Resist)을 약 2∼2.35μm 두께로 알루미늄 막 위에 입힌다(63).
그 다음, 1차 금속배선을 형성하기 위하여 마스크를 사용하여 원하는 패턴의 배선이 형성될 부분에 노광 및 현상 공정(64)을 거쳐서 감광막을 제거한 다음, 알루미늄을 두께 3±0.3μm, 폭 2∼2.35μm 정도로 습식 식각하고 난 후, 램 4500(LAM 4500)과 같은 식각 장치로 5분 동안 플라즈마 식각을 하는 식각 공정(65)을 거치면, 약 3.0μm정도의 1차 알루미늄 금속배선이 제 5 도의 금속배선(54)과 같은 패턴으로 형성된다.
그 다음, 세정 단계(66)로서 실리콘 기판의 전면에 묻어 있는 불순물을 피에스시 354(PSC 354)와 같은 에싱 장치로 약 30분 동안 태우는 에싱 공정(67)을 거친 후, 에싱 공정을 통하여 실리콘 기판의 전면에 남아 있는 유기물을 제거하기 위하여 세정액(MPYROL + RINSE)를 사용하여 약 40분 동안 유기물 제거공정(68)을 수행한다.
그 다음은 2단계 공정으로서, 소정의 금속배선이 형성되어 있는 기판에 비전도성 보호층을 약 15μm 정도로 전면 코팅하는 보호층 도포단계(70)를 거친 후, 제 6a 도의 A과정 즉, 감광막 코팅(63), 노광 및 현상(64), 식각(65), 에싱(67) 및 유기물 제거(68)의 세정(66)을 반복 수행하여 보호층을 단단하게 하는 경화처리 단계(69)를 거치면, 수지 재질의 가이드 링 비전도성 보호층이 형성된 실리콘 기판이 완성된다. 제 6b도에서 화살표 B는 내부 본딩패드가 형성되는 자리이며, 화살표 C는 반도체 칩이 실장되는 실장부(제 5 도의 51)이다.
이상의 설명은 실리콘 기판에 금속배선을 하나만 형성한 경우이지만 다층 금속배선을 패턴 형성하는 것도 가능하다. 다층 금속배선을 형성하는 과정은 먼저 제 6a 도의 A과정을 수행한 다음에 1차 금속배선 위에 절연막을 입히고 알루미늄을 도포한 다음, 다시 A 과정을 반복하여 2차 금속배선을 형성한다. 보호층 도포 단계(70)는 그 다음에 수행될 것이다.
이러한 단계를 거쳐서 제조된 실리콘 기판 상에는 적어도 두 개 이상의 반도체 칩을 실리콘 기판에 다이 본딩 공정(71)을 통하여 실장하게 되는데, 다이 본딩 공정(71)은 제 1 접착 단계와 제 2 접착 단계로 구분된다.
먼저 제 1 접착 단계에서 전도성 접착제 또는 비전도성 접착제로 리드 프레임의 다이패드상에 실리콘 기판을 접착시킨 후, 제 2 접착 단계에서 실리콘 기판의 실장부 위에 비전도성 접착제로 반도체 칩을 접착시킨다. 이어서 와이어 본딩 공정(72)을 통하여 반도체 칩의 전극패드와 실리콘 기판의 본딩패드와 리드 프레임의 리드를 각각 전기적으로 연결하게 되는데, 먼저 1단계 와이어 본딩 공정으로 반도체 칩의 전극패드와 내부 본딩패드를 와이어로 본딩한 후, 2단계 와이어 본딩 공정으로 실리콘 기판의 외부 본딩패드와 리드 프레임의 리드를와이어로 본딩한다.
다음, 본딩된 금 와이어와 반도체 칩을 외부 환경으로부터 보호하기 위하여 일반적인 몰딩 공정(73)을 통하여 EMC와 같은 봉지수지로 봉지하면 멀티 칩 패키지가 완성된다.
제7도는 제6도의 공정에 따라 제조된 멀티 칩 패키지의 요부 단면도이며, 특히 금속배선이 2층 구조를 갖는 경우에 대한 도면이다. P 또는 N형 실리콘 기판(80) 위에는 초기 산화막 (81)이 형성되어 있고, 그 위에는 제 6a 도에서 설명된 공정을 통하여 1차 금속배선(82)이 패턴 형성된다. 1차 금속배선(82) 위에는 1차 유전체 막 (83)을 입히고 다시 알루미늄을 패턴 형성시켜 2차 금속배선(84)을 형성한다.
이어서, 2차 금속배선(84)위에 폴리이미드나, PSG 및 질화막 등으로 비전도성 보호층(90)을 입힌 후, 재차 제 6a 도의 A단계 공정을 통하여 감광막을 입히고, 노광 및 현상, 식각 공정 등을 통하여 반도체 칩(88)이 부착되는 영역 주위에 수지로 형성된 가이드 링 비전도성 보호층(90)을 패턴 형성한다. 반도체 칩(88)의 전극패드(92)와 실리콘 기판의 본딩패드(86)는 와이어(89)에 의해 전기적으로 연결되어 있다.
제7도에서 알수 있는 바와 같이, 비전도성 보호층(90)은 접착제(87) 둘레를 싸고 있기 때문에 종래와 같이 스크러빙 처리를 하여도 점성도가 낮은 접착제(87)가 본딩패드(86)로 침범하는 경우를 방지할 수 있게 된다. 또한 비전도성 보호층(90)은 실리콘 기판의 외부 본딩패드와 내부 본딩패드에는 덮여 있지 않기 때문에 금속배선과 반도체 칩과의 전기적인 연결 및 외부 본딩패드와 리드 프레임의 리드와의 전기적 연결을 위한 와이어 본딩 공정은 낮은 불량율로 훌륭하게 진행될 수 있다.
또한 비전도성 보호층(90)은 금속배선 층(84)을 덮고 있기 때문에 PCT 또는 T/C등과 같은 패키지의 신뢰성 검사 도중에 금속배선이 흡습에 의해 부식되거나 고온/고압에 의한 외부의 강한 응력에 으해 변형되는 것을 방지할 수 있다는 부수적인 효과도 얻을 수 있다.
이상 도면을 참조로 본 발명의 바람직한 실시예에 대해서 설명하였지만, 이러한 것은 단지 예시적인 것에 불과한 것으로서 본 발명을 한정하기 위한 것이 아니므로 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 사상과 범위를 벗어나지 않고서도 위에서 설명된 실시예에 대해 변형과 수정을 가할 수 있을 것이다.

Claims (7)

  1. 다이패드와 복수개의 리드를 갖는 리드 프레임과; 상기 다이패드에 전도성 접착제에 의해 실장되며 복수의 내부 본딩패드와 복수의 외부 본딩패드를 갖는 실리콘 기판과; 상기 실리콘 기판에 비전도성 접착제에 의해 실장되는 적어도 두 개 이상의 반도체 칩과; 상기 내부 본딩패드와 상기 반도체 칩의 전극패드를 적기적으로 연결하고, 상기 외부 본딩패드와 상기 리드를 전기적으로 연결하는 와이어와; 상기 반도체 칩을 외부 환경으로부터 보호하기 위한 봉지수지;를 포함하는 멀티 칩 패키지에 있어서, 상기 실리콘 기판의 상기 내부 및 외부 본딩패드는 소정의 금속배선에 의해 서로 연결되어 있으며, 상기 실리콘 기판에는 상기 반도체 칩을 부착하기 위하여 상기 비전도성 접착제가 도포되는 실장부가 형성되어 있고, 상기 실장부가 형성되어 있는 영역과 상기 내부 및 외부 본딩패드 영역을 제외한 상기 실리콘 기판의 전표면에 비전도성 보호층이 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제1항에 있어서, 상기 비전도성 보호층으로 사용되는 수지는 열경화성 수지로서 폴리이미드, 폴리우레탄, 폴리파라크실릴렌, 폴리페닐렌설파이드 중의 하나인 것을 특징으로 하는 멀티 칩 패키지.
  3. 제1항에 있어서, 상기 본딩패드가 알루미늄, 구리, 은 또는 이들의 합금인 것을 특징으로 하는 멀티 칩 패키지.
  4. 제1항에 있어서, 상기 실리콘 기판에 형성된 상기 소정의 금속배선 구조는 다층 구조로 된 것을 특징으로 하는 멀티 칩 패키지.
  5. 멀티 칩 패키지를 제조하는 방법으로서, 실리콘 기판을 준비하는 단계와;상기 실리콘 기판에 소정의 금속배선, 복수의 본딩패드 및 적어도 두 개 이상의 실장부를 패턴 형성하는 단계와; 상기 복수의 본딩패드 및 상기 적어도 두 개 이상의 실장부를 제외하고 상기 실리콘 기판의 전표면에 비전도성 보호층을 형성하는 단계와; 상기 비전도성 보호층이 형성된 실리콘 기판을 접착제를 사용하여 리드 프레임의 다이패드상에 부착하는 제 1 접착 단계와; 상기 다이패드상에 부착된 실리콘 기판의 상기 실장부에 비전도성 접착제를 도포하는 단계와; 상기 비전도성 접착제가 도포된 실장부에 반도체 칩을 올려놓고 부착하는 제 2 접착 단계; 및 상기 반도체 칩과 상기 복수의 본딩패드를 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 멀티칩 패키지 제조방법.
  6. 제5항에 있어서, 상기 소정의 금속배선, 상기 복수의 본딩패드 및 상기 적어도 두 개 이상의 실장부를 형성하는 단계는 상기 실리콘 기판에 유전체 막을 형성한는 단계; 금속배선의 재료가 되는 금속 박막을 형성하는 단계; 금속배선을 소정의 패턴으로 형성시키기 위한 포토리소그래피 단계; 금속배선 패턴 형성에 필요 없는 부분을 제거하는 식각 단계; 에싱과 유기물 제거를 하는 세정 단계로 이루어진 것을 특징으로 하는 멀티칩 패키지 제조방법.
  7. 제5항에 있어서, 상기 비전도성 보호층을 형성하는 단계는 상기 소정의 금속배선과 상기 복수의 본딩패드 및 상기 적어도 두 개 이상의 실장부가 형성되어 있는 상기 실리콘 기판의 전표면에 상기 비전도성 보호층을 형성하는 단계와; 상기 복수의 본딩패드와 상기 실장부가 형성된 영역에는 상기 비전도성 보호층이 제거되도록 식각 하는 단계; 로 이루어진 것을 특징으로 하는 멀티 칩 패키지 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236270B2 (en) 2015-05-22 2019-03-19 Volkswagen Ag Interposer and semiconductor module for use in automotive applications

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