KR100417854B1 - 칩크기 패키지 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 칩과 기판을 전기적으로 연결시키는 금속와이어의 본딩 공정을 생략하여 제조공정을 단순화하여 제품의 신뢰성이 우수한 칩크기(chip scale)의 패키지 구조 및 그 제조방법에 관해 개시한다.
개시된 본 발명의 칩크기 패키지는 다수의 칩패드가 형성된 반도체 칩과, 칩패드에 부착된 각각의 범프볼과, 반도체 칩 상에 범프볼을 노출시키도록 코팅된 접착층과, 접착층 상에 부착되며, 범프볼과 대응된 위치에 다수의 관통홀이 형성된 기판과, 기판을 덮되, 볼랜드 및 관통홀을 애워싸는 메탈링을 갖는 배선과, 배선을 덮되, 관통홀 및 볼랜드를 노출시킨 보호막과, 관통홀을 덮으며, 범프볼과 배선을 연결시킨 도전층과, 볼랜드 상에 부착된 다수의 도전성 볼을 포함한다.

Description

칩크기 패키지 구조 및 그 제조방법{chip scale package and method of fabricating the same}
본 발명은 패키지(package) 구조 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 칩과 기판을 전기적으로 연결시키는 금속와이어의 본딩 공정을 생략하여 제조공정을 단순화하여 제품의 신뢰성이 우수한 칩크기(chip scale)의 패키지 구조 및 그 제조방법에 관한 것이다.
일반적으로 널리 알려진 바와 같이, 웨이퍼의 박막 성장 기법에 의해 제조된 칩(chip)을 웨이퍼로부터 절단(sawing)분리한 다음, 분리된 칩을 실드(shield)나 몰딩(molding)으로 외부의 습기나 불순물로부터 보호되고 또한 외부회로와의 접속을 위한 리드를 부착한 패키지 형태로 상품화된다.
이러한 패키지중 대부분의 공간을 칩이 차지하는 정도의 크기로 몰딩되는 칩크기의 패키지는 그 자체가 단일한 미소 소자(micro device)로 상품화되어 회로기판에 있어서의 실장밀도를 높이고 응용 주문형 집적회로(ASIC:Application Specific IC)등 각종 집적회로에서의 집적도를 높이는 데 유용하다.
도 1은 종래의 일 실시예에 따른 엘오씨(Lead On Chip)타입의 칩크기 패키지의 단면도이다.
종래의 제 1실시예에 따른 칩크기 패키지는, 도 1에 도시된 바와 같이, 배선(15)이 형성된 기판(12)과, 상면 가장자리 부분에 다수의 칩패드(11)가 형성된 반도체 칩(10)과, 기판(12)과 반도체 칩(10) 사이에 개재되는 접착테이프(14)와, 칩패드(11)와 배선(15)을 연결시키는 금속와이어(13)와, 배선(15)에 부착되는 도전성 볼(17)로 구성된다.
상기 구성을 갖는 종래의 제 1실시예에 따른 칩크기 패키지의 제조방법은, 기판(12)에 접착테이프(14)를 이용하여 반도체 칩(10)을 부착시킨 다음, 반도체 칩(10)의 칩패드(11)와 기판(12)의 배선(15)과의 전기적 연결을 위하여 금속와이어(13)를 형성한다.
이 후, 외부의 먼지나 습기를 차단하기 위해, 금속와이어(13) 및 반도체 칩(10)을 덮도록 몰딩체(19)를 형성한 다음, 외부와의 전기적 연결을 위하여 기판(12)의 배선(15) 상에 솔더볼(17)을 부착시키어 패키지 제조를 완료한다.
도 2는 종래의 다른 실시예에 따른 BGA(Ball Grid Aray)타입의 칩크기 패키지의 단면도이다.
종래의 제 1실시예에 따른 칩크기 패키지는, 도 2에 도시된 바와 같이, 배선(25)이 형성된 기판(22)과, 상면 중심부분에 다수의 칩패드(21)가 형성된 반도체 칩(20)과, 기판(22) 상에 반도체 칩(20)의 칩패드(21)가 형성된 면을 부착시키기 위한 접착테이프(24)와, 칩패드(21)와 배선(25)을 연결시키는 금속와이어(23)와, 배선(25) 상에 부착되는 도전성 볼(27)로 구성된다.
상기 구성을 갖는 종래의 제 2실시예에 따른 칩크기 패키지의 제조방법은, 접착테이프(24)를 이용하여 기판(22) 상에 반도체 칩(20)의 칩패드(21)가 형성된 면을 부착시킨 후, 금속와이어(23)에 의해 칩패드(21)와 배선(25)을 전기적으로 연결시킨다.
이어서, 금속와이어(23) 및 반도체 칩(20)을 덮도록 몰딩체(29)를 형성한 다음, 외부와의 전기적 연결을 위하여 배선(25) 상에 솔더볼(27)을 부착시키어 패키지 제조를 완료한다.
그러나, 종래의 제 1, 제 2실시예에서는 반도체 칩과 기판과의 전기적인 연결을 위해 금속와이어를 형성함으로써, 금속와이어의 길이만큼 전기적 연결길이가 증가하게되어 금속와이어로부터 발생되는 커패시턴스(capacitance), 인덕턴스(inductance) 및 레지스턴스(resistance)가 증가하게 된다. 따라서, 신호전달이 지연되고 노이즈(noise)가 발생되어 제품의 동작 특성을 저하시킨다.
또한, 종래의 제 1, 제 2실시예에서는 금속와이어의 사용함으로써, 금속와이어를 외부로부터 보호하기 위한 몰딩체 형성 공정이 수반되어야 하므로, 공정이 복잡해질 뿐더러, 실제적인 칩크기의 패키지를 구현할 수 없는 문제점이 발생되었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 반도체 칩과 기판을 전기적으로 연결시키는 금속와이어의 본딩 공정을 생략하여 제조공정을 단순화하여 제품의 신뢰성이 우수한 칩크기 패키지 구조를 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 반도체 칩과 기판을 전기적으로 연결시키는 금속와이어의 본딩 공정을 생략하여 제조공정을 단순화하여 제품의 신뢰성이 우수한 칩크기 패키지의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 제 1실시예에 따른 칩크기 패키지의 단면도.
도 2는 종래의 제 2실시예에 따른 칩크기 패키지의 단면도.
도 3은 본 발명에 따른 칩크기 패키지의 단면도.
도 4a 내지 도 4d는 본 발명에 따른 칩크기 패키지의 제조공정도.
도 5는 본 발명에 따른 기판의 상부 평면도.
도 6은 본 발명에 따른 기판의 하부 평면도.
상기 목적을 달성하기 위한 본 발명의 칩크기 패키지 구조는 다수의 칩패드가 형성된 반도체 칩과, 칩패드에 부착된 각각의 범프볼(bump ball)과, 반도체 칩상에 범프볼을 노출시키도록 코팅된 접착층과, 접착층 상에 부착되며, 범프볼과 대응된 위치에 다수의 관통홀이 형성된 기판과, 기판을 덮되, 볼랜드 및 관통홀을 애워싸는 메탈링을 갖는 배선과, 배선을 덮되, 관통홀 및 볼랜드를 노출시킨 보호막과, 관통홀을 덮으며, 범프볼과 배선을 연결시킨 도전층과, 볼랜드 상에 부착된 다수의 도전성 볼을 포함한 것을 특징으로 한다.
또한, 상기 다른 목적을 달성하기 위한 본 발명의 칩크기 패키지의 제조방법은 웨이퍼에 형성된 다수의 칩패드에 각각의 범프볼을 부착하는 공정과, 웨이퍼 상에 범프볼을 노출시키도록 접착층을 코팅하는 공정과, 다수의 칩패드와 대응되도록 기판에 다수의 관통홀을 형성하는 공정과, 기판을 덮되, 볼랜드 및 관통홀을 애워싸는 메탈링을 갖는 배선을 형성하는 공정과, 배선을 덮되, 관통홀 및 볼랜드를 노출시키는 보호막을 형성하는 공정과, 접착층에 보호막이 형성된 기판을 부착시키는 공정과, 관통홀을 덮어 범프볼과 배선을 연결시키도록 도전층을 형성하는 공정과, 볼랜드 상에 다수의 도전성 볼을 부착시키는 공정과, 결과물을 칩단위로 쏘잉하는 공정을 구비한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 칩크기 패키지로, 웨이퍼 상태에서 반도체 칩 단위로 쏘잉(sawing)된 것을 보인 단면도이다. 그리고 도 5는 본 발명에 따른 기판의 상부 평면도이고, 도 6은 본 발명에 따른 기판의 하부 평면도로, 기판 하부의 평면을 가상적으로 도시한 것이다.
본 발명에 따른 칩크기 패키지 구조는, 도 3, 도 5 및 도 6에 도시된 바와 같이, 다수의 칩패드(102)가 형성된 반도체 칩(100)과, 칩패드(102)에 부착된 각각의 범프볼(106)과, 반도체 칩(100) 상에 범프볼(106)을 노출시키도록 코팅된 접착층(104)과, 접착층(104) 상에 부착되며, 범프볼(106)과 대응된 위치에 다수의 관통홀(108)이 형성된 기판(120)과, 기판(120)을 덮되, 볼랜드(124) 및 관통홀(108)을 애워싸는 메탈링(metal ring)(132)을 갖는 배선(122)과, 배선(122)을 덮되, 관통홀(108) 및 볼랜드(124)를 노출시킨 보호막(136)과, 관통홀(108)을 덮으며, 범프볼(106)과 배선(122)을 연결시킨 도전층(112)과, 볼랜드(124) 상에 부착된 다수의 도전성(134) 볼로 구성된다.
도 4a 내지 도 4d는 본 발명에 따른 칩크기 패키지의 제조방법을 보이기 위한 일부 공정단면도이다.
상기 구성된 본 발명에 따른 칩크기 패키지의 제조방법은, 도 4a에 도시된 바와 같이, 웨이퍼(101)의 칩패드(102) 상에 각각의 범프볼(106)을 부착시킨다. 상기 칩패드(102)는 웨이퍼(101)의 칩영역 상에 다수 형성되어져 있다.
이어서, 웨이퍼(101) 상에 접착제를 도포한 다음, 오븐(oven)에서 변경화시킨 다음, 범프볼(106)을 노출시키도록 패턴 식각하여 접착층(104)를 형성한다.
이때, 접착층(104)은 실크 스크린(silk screen) 방식으로 도포하며, 재질로는 통상적인 접착제가 사용된다. 접착층(104)의 다른 예로, 범프볼(106) 형성부위가 개구된 접착테이프를 이용할 수 있으며, 웨이퍼(101)에 상기 접착테이프를 열압착 방식으로 부착한다. 상기 접착테이프의 재질로는 에폭시(epoxy) 계열의 수지 또는 폴리이미드(polyimide) 계열의 수지가 이용된다.
다음, 도 4b에 도시된 바와 같이, 기판(120)의 소정부위를 식각하여 다수의 관통홀(108)을 형성한다. 이 때, 관통홀(108)은 도 4a에 도시된 범프볼(106)과 대응된 부분에 형성된다. 상기 기판(120)은 폴리이미드 계열의 플라스틱(plastic), 세라믹(ceramic) 또는 글라스(glass)를 이용한다.
이어서, 기판(120) 상에 금속막을 스퍼터링(sputtering)에 의해 증착한 다음, 다수의 관통홀(108)을 노출시키도록 식각하여 배선(122)을 형성한다.
이때, 배선(122)은, 도 5에 도시된 바와 같이, 관통홀(108) 주변 부위에 관통홀(108)을 애워싸는 링(ring)형상의 메탈링(132)이 형성되고, 연장된 일부위에 볼랜드(124)가 형성되고, 메탈링과 볼랜드를 연결하는 메탈 트레이스(metal trace)가 형성된다.
또한, 배선(122)의 볼랜드(124) 및 메탈링(132) 표면에 접착성을 높이기 위해, 다층으로 적층된 금속층을 코팅하며, 금속층으로는 Sn/Pb, Pd/Ni/Au, Cu/Ni/Au, Cu/Ni/Cr/Au, Cu, Ni/Co/Au, Cu/Ni/Co/Au, Cu/Ni/Au/TiN, Cu/Ni/Cr/Au/TiN 또는 Cu/Ni/Co/Au/Tin 등을 예로 들 수 있다.
그리고 메탈링(132) 및 볼랜드(124) 표면에, 도면에 도시되지 않았지만, 원, 삼각형 또는 사각형 형상의 단차부를 형성하여서 도전층(112) 및 이후 공정을 거쳐서 볼랜드(124)에 안착되도록 형성되는 도전성 볼 과의 접촉면적을 크게 하여 안정적으로 고정시킨다.
이때, 볼랜드(124)의 단차부는 직경이 300㎛ 이상, 메탈링(132)의 단차부는직경이 100㎛ ∼ 300㎛ 가 되도록 한다.
이 후, 배선(122) 상에 실리콘산화막을 증착한 다음, 볼랜드(124)를 노출시키도록 식각하여 보호막(136)을 형성한다.
이어서, 도 4c에 도시된 바와 같이, 접착층(104) 상에 상기 보호막(136) 형성 공정이 진행된 기판(120)을 부착시킨다. 이때, 기판(120)에 형성된 다수의 관통홀(108)과 범프볼(106)은 서로 대응된 위치에 있도록 배치된다.
그 다음, 도 4d에 도시된 바와 같이, 보호막(136) 상에 관통홀(108)을 덮도록 솔더페이스트(solder paste)(미도시)를 도포한 다음, 상기 솔더페이스트를 보호막이 노출되는 시점까지 시각하여 도전층(112)을 형성한다. 이때, 도전층(112)은 범프볼(106)과 배선(122)의 메탈링(132)을 연결시키는 역할을 한다.
이 후, 볼랜드(124)에 도전성 볼(134)을 안착시킨다. 다음, 개별적인 칩단위로 절단하여 도 3에 도시된 바와 같은 칩크기의 패키지 제조를 완료한다.
이상에서와 같이, 본 발명에서는 반도체 칩과 기판을 전기적으로 연결시키는 금속와이어의 본딩 공정을 생략할 수 있고, 별도의 몰딩 공정이 필요없어 제조공정을 단순화할 수 있다.
또한, 본 발명에서는 금속와이어 대신 범프볼 및 도전성 볼을 이용함으로써, 금속와이어 사용에 의한 커패시턴스, 인덕턴스 및 레지스턴스의 증가를 방지할 수 있다.
그리고 본 발명에서는 메탈링 및 볼랜드 표면에 단차부를 형성함에 따라, 메탈링과 범프볼 및 볼랜드와 도전성 볼 간의 접촉면적이 커지며, 또한, 메탈링 및 볼랜드 표면에 다층의 금속층을 코팅함에 따라, 메탈링과 도전층 및 볼랜드와 도전성 볼 간의 접착력이 우수해진다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (19)

  1. 다수의 칩패드가 형성된 반도체 칩과
    상기 칩패드에 부착된 각각의 범프볼과,
    상기 반도체 칩 상에 상기 범프볼을 노출시키도록 코팅된 접착층과,
    상기 접착층 상에 부착되며, 상기 범프볼과 대응된 위치에 관통홀이 형성된 기판과,
    상기 기판을 덮되, 볼랜드 및 상기 관통홀을 애워싸는 메탈링을 갖는 배선과,
    상기 배선을 덮되, 상기 관통홀 및 상기 볼랜드를 노출시킨 보호막과,
    상기 관통홀을 덮으며, 상기 범프볼과 상기 배선을 연결시킨 도전층과,
    상기 볼랜드 상에 부착된 도전성 볼을 포함하여 구성되는 것을 특징으로 하는 칩크기 패키지 구조.
  2. 제 1항에 있어서, 상기 도전층은 솔더 페이스트인 것을 특징으로 하는 칩크기 패키지 구조.
  3. 제 1항에 있어서, 상기 접착층은 접착제 또는 접착테이프인 것은 특징으로하는 칩크기 패키지 구조.
  4. 제 3항에 있어서, 상기 접착제는 에폭시 계열의 수지 또는 폴리이미드 계열의 수지인 것을 특징으로 하는 칩크기 패키지 구조.
  5. 제 1항에 있어서, 상기 기판은 폴리이미드 계열의 플라스틱, 세라믹 또는 글라스인 것을 특징으로 하는 칩크기 패키지 구조.
  6. 제 1항에 있어서, 상기 볼랜드 및 상기 메탈링의 표면에는 단차부가 형성된 것을 특징으로 하는 칩크기 패키지 구조.
  7. 삭제
  8. 제 6항에 있어서, 상기 메탈링의 단차부는 직경이 100㎛ ∼ 300㎛ 인 것을특징으로 하는 칩크기 패키지 구조.
  9. 제 6항에 있어서, 상기 단차부는 원, 삼각형 또는 사각형 형상을 갖는 것을 특징으로 하는 칩크기 패키지 구조.
  10. 제 1항에 있어서, 상기 메탈링 및 볼랜드 표면에는 Sn/Pb, Pd/Ni/Au, Cu/Ni/Au, Cu/Ni/Cr/Au, Cu, Ni/Co/Au, Cu/Ni/Co/Au, Cu/Ni/Au/TiN, Cu/Ni/Cr/Au/TiN 또는 Cu/Ni/Co/Au/Tin 중에서 어느 하나가 코팅된 것을 특징으로 하는 칩크기 패키지 구조.
  11. 웨이퍼에 형성된 다수의 칩패드에 각각의 범프볼을 부착하는 공정과,
    상기 웨이퍼 상에 상기 범프볼을 노출시키도록 접착층을 코팅하는 공정과,
    상기 다수의 칩패드와 대응되도록 기판에 관통홀을 형성하는 공정과,
    상기 기판을 덮되, 볼랜드 및 상기 관통홀을 애워싸는 메탈링을 갖는 배선을 형성하는 공정과,
    상기 배선을 덮되, 상기 관통홀 및 상기 볼랜드를 노출시키는 보호막을 형성하는 공정과,
    상기 접착층에 상기 보호막이 형성된 기판을 부착시키는 공정과,
    상기 관통홀을 덮어 상기 범프볼과 상기 배선을 연결시키도록 도전층을 형성하는 공정과,
    상기 볼랜드 상에 도전성 볼을 부착시키는 공정과,
    상기 결과물을 칩단위로 쏘잉하는 공정을 포함하여 이루어진 것을 특징으로 칩크기 패키지의 제조방법.
  12. 제 11항에 있어서, 상기 접착층은 상기 웨이퍼 상에 접착테이프를 열압착방식으로 부착하는 것을 특징으로 하는 칩크기 패키지의 제조방법.
  13. 제 12항에 있어서, 상기 접착층은 상기 웨이퍼 상에 접착제를 실크 스크린 방식으로 부착하는 것을 특징으로 하는 칩크기 패키지의 제조방법.
  14. 제 11항에 있어서, 상기 접착제는 오븐에서 반경화하는 것을 특징으로 하는 하는 칩크기 패키지의 제조방법.
  15. 제 11항에 있어서, 상기 볼랜드 및 상기 메탈링 표면에 단차부를 형성하는 공정을 추가하는 것을 특징으로 하는 칩크기 패키지의 제조방법.
  16. 삭제
  17. 제 15항에 있어서, 상기 메탈링의 단차부는 직경이 100㎛ ∼ 300㎛ 인 것을 특징으로 하는 칩크기 패키지의 제조방법.
  18. 제 15항에 있어서, 상기 단차부의 형상은 원, 삼각형 또는 사각형인 것을 특징으로 하는 칩크기 패키지의 제조방법.
  19. 제 11항에 있어서, 상기 메탈링 및 볼랜드 표면에 Sn/Pb, Pd/Ni/Au, Cu/Ni/Au, Cu/Ni/Cr/Au, Cu, Ni/Co/Au, Cu/Ni/Co/Au, Cu/Ni/Au/TiN, Cu/Ni/Cr/Au/TiN 또는 Cu/Ni/Co/Au/Tin 에서 어느 하나를 선택하여 코팅하는 공정을 더 추가한 것을 특징으로 하는 칩크기 패키지의 제조방법.
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