KR19980034118A

KR19980034118A - 반도체 칩 스케일 패키지(csp)

Info

Publication number: KR19980034118A
Application number: KR1019960052077A
Authority: KR
Inventors: 김형섭; 이윤수; 김병만; 방정호
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-05
Filing date: 1996-11-05
Publication date: 1998-08-05

Abstract

본 발명은 반도체 칩 스케일 패키지(CSP)에 관한 것으로서, 종래의 칩 스케일 패키지의 경우의 문제점인 복잡한 제조 공정 및 조립 공정, 높은 제조 단가, 표준화 및 대량 생산의 곤란함 등을 해결하기 위한 방안이다.

즉, 본 발명은 상부면에 형성된 복수개의 칩 전극 패드와 칩 전극 패드를 제외한 상부면을 전부 덮는 패시베이션막을 포함하는 반도체 칩과, 패시베이션막 사이로 노출된 반도체 칩의 칩 전극 패드 상에 형성되며 외부로의 전기적 신호 경로 역할을 하는 금속 범프와, 패시베이션막 상에 형성된 한 개 또는 한 개 이상의 보호층을 포함하는 반도체 칩 스케일 패키지를 제공한다. 보호층이 금속 범프보다 그 높이가 낮을 경우, 금속 범프가 외부 접속 단자의 역할을 하며, 보호층이 금속 범프보다 그 높이가 높을 경우, 금속 범프 상에 별도의 외부 접속 단자인 금속 볼이 형성된다. 또한 보호층은 패시베이션막과 같은 재질 또는 폴리이미드 재질로 형성된다.

이와 같은 본 발명의 칩 스케일 패키지의 구조에 따르면, 그 제조 공정 및 조립 공정에 기존의 기술을 그대로 적용함으로써 저렴한 제조 단가 및 대량 생산을 구현할 수 있는 이점이 있다.

Description

반도체 칩 스케일 패키지(CSP)

본 발명은 반도체 칩 스케일 패키지(CSP)에 관한 것으로서, 보다 구체적으로는 반도체 칩의 칩 전극 패드 상에 금속 범프 또는 금속 볼을 형성하고 패시베이션막 상에 보호층을 형성한 반도체 칩 스케일 패키지에 관한 것이다.

반도체 집적회로 소자의 집적도가 증가함에 따라 입출력 핀 수가 증가되면서 반도체 소자의 소형화가 요구되고 있다. 이러한 요구에 부응하여 개발된 반도체 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. 이 볼 그리드 어레이(BGA) 패키지는 리드 프레임을 이용한 통상적인 플라스틱 패키지에 비하여, 외부 기판에 실장될 때의 실장 면적이 대폭 축소될 수 있으며, 전기적 특성이 우수하다는 장점들을 갖고 있다.

볼 그리드 어레이(BGA) 패키지가 통상적인 플라스틱 패키지와 다른 점은, 반도체 칩과 외부 기판 간의 전기적 접속이 리드 프레임 대신에 회로 배선 및 솔더 볼과 같은 외부 접속 단자가 형성된 회로 기판에 의하여 구현된다는 점이다. 반도체 칩이 부착되는 회로 기판의 반대면에 외부 접속 단자들이 자유롭게 형성될 수 있어서, 종래의 플라스틱 패키지에 비하여 실장 면적이 훨씬 줄어드는 것이다.

그런데, 이와 같은 종래의 볼 그리드 어레이(BGA) 패키지는 반도체 칩의 크기에 비하여 회로 기판의 크기가 매우 크다. 그 이유는 기본적으로 회로 기판이 반도체 칩의 실장을 위하여 회로 배선이 형성되어 있지 않은 영역을 갖기 때문이다. 따라서, 볼 그리드 어레이(BGA) 패키지는 그 크기의 감소에 한계가 있다. 이러한 사정에서 제안된 것이 칩 스케일 패키지(Chip Scale Package; CSP)이다.

도 1은 종래 기술에 의한 칩 스케일 패키지(CSP)의 실시예를 나타내는 단면도이다.

도 1을 참조하면, 미국 테세라(Tessera) 사에서 개발한 마이크로 볼 그리드 어레이(μ-BGA) 패키지(100)로서, 기본 구조는 구리 배선(13; Cu Trace)과 폴리이미드(14; Polyimide)로 이루어진 플렉시블(Flexible) 회로 기판(15)이 탄성 중합체(16; Elastomer)를 개재하여 반도체 칩(10)과 접착되어 있고, 금속 리드(12)가 반도체 칩(10)의 칩 전극 패드(11)와 플렉시블 회로 기판(15)의 구리 배선(13)을 전기적으로 접속하며, 폴리이미드(14)에 형성된 비아 홀(Via Hole)을 통하여 구리 배선(13)과 금속 범프(17)가 접속되는 구조로 되어 있다.

제조 과정을 보면, 우선 사진 석판술(Photolithography)을 이용하여 플렉시블 회로 기판(15)을 제조하고, 이 과정에서 구리 배선(13) 및 비아 홀, 금속 범프(17)를 형성한다. 그리고 플렉시블 회로 기판(15)의 구리 배선(13)이 있는 면쪽에 탄성 중합체(16)를 스크린 프린트(Screen Print)로 형성하고, 반도체 칩(10)의 칩 패드(11)가 있는 면쪽을 탄성 중합체(16)와 접착한다. 그 후 플렉시블 회로 기판(15) 주변에 형성된 금속 리드(12)는 탭(TAB; Tape Automated Bonding)의 내부 리드 본딩(ILB; Inner Lead Bonding)과 유사한 열압착으로 칩 패드(11)와 본딩하고, 노출된 본딩면과 금속 리드(11) 부분은 디스펜서(Dispenser)로서 봉지 수지를 충진시켜 봉지 영역(18)을 형성한다.

그런데 이와 같은 종래의 칩 스케일 패키지는 제조 공정 및 조립 공정이 복잡하고, 단위 공정별로 제조 단가가 높을 뿐만 아니라, 표준화가 어렵다는 단점을 안고 있다. 또한 패키지의 제조가 개별적으로 진행되기 때문에 대량 생산이 곤란하다는 단점이 있다. 그리고 미세한 틈(Micro Gab) 부위에 봉지 수지가 충진되기 때문에 불완전 봉지가 발생하기 쉬운 문제점이 있다.

따라서 본 발명의 목적은, 반도체 칩 크기 수준의 패키지를 구현하면서도, 그 제조 공정 및 조립 공정에 기존의 기술을 그대로 적용함으로써, 저렴한 제조 단가 및 대량 생산을 구현할 수 있는 반도체 칩 스케일 패키지를 제공하는데 있다.

또한 본 발명의 목적은, 별도의 봉지 영역을 형성하지 않음으로써 불완전 봉지에 대한 문제점을 해결할 수 있는 반도체 칩 스케일 패키지를 제공하는데 있다.

도 1은 종래 기술에 의한 칩 스케일 패키지(CSP)의 실시예를 나타내는 단면도.

도 2는 본 발명에 의한 칩 스케일 패키지(CSP)의 제1 실시예를 나타내는 단면도.

도 3은 본 발명에 의한 칩 스케일 패키지(CSP)의 제2 실시예를 나타내는 단면도.

도 4는 본 발명에 의한 칩 스케일 패키지(CSP)의 제3 실시예를 나타내는 단면도.

도 5는 본 발명에 의한 칩 스케일 패키지(CSP)의 제4 실시예를 나타내는 단면도.

도 6은 본 발명에 의한 칩 스케일 패키지(CSP)의 제5 실시예를 나타내는 단면도.

도 7은 본 발명에 의한 칩 스케일 패키지(CSP)의 제6 실시예를 나타내는 단면도.

도면의 주요 부분에 대한 부호의 설명

200, 300, 400, 500, 600, 700 : 칩 스케일 패키지(CSP)

20 : 반도체 칩(Semiconductor Chip)21 : 칩 전극 패드(Chip Electrode Pad)

22 : 금속 패턴(Metal Pattern)23, 24 : 패시베이션막(Passivation)

25, 26 : 금속 범프(Metal Bump)27, 28 : 제1 보호층

29 : 제2 보호층30 : 금속 볼(Metal Ball)

31, 32 : 보강재33 : 접착제

상기 목적을 달성하기 위하여, 본 발명은 상부면에 형성된 복수개의 칩 전극 패드와 칩 전극 패드가 노출되도록 칩 전극 패드를 제외한 상부면의 전 영역을 덮는 패시베이션막을 포함하는 반도체 칩과, 패시베이션막 사이로 노출된 반도체 칩의 칩 전극 패드 상에 형성되며 외부로의 전기적 신호 경로 역할을 하는 금속 범프와, 패시베이션막 상에 형성된 한 개 또는 한 개 이상의 보호층을 포함하는 반도체 칩 스케일 패키지를 제공한다.

보호층이 금속 범프보다 그 높이가 낮을 경우, 금속 범프가 외부 접속 단자의 역할을 하며, 보호층이 금속 범프보다 그 높이가 높을 경우, 금속 범프 상에 별도의 외부 접속 단자인 금속 볼이 형성된다. 또한 보호층은 패시베이션막과 같은 재질 또는 폴리이미드 재질로 형성된다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.

도 2는 본 발명에 의한 칩 스케일 패키지(CSP)의 제1 실시예를 나타내는 단면도이다.

도 3은 본 발명에 의한 칩 스케일 패키지(CSP)의 제2 실시예를 나타내는 단면도이다.

도 4는 본 발명에 의한 칩 스케일 패키지(CSP)의 제3 실시예를 나타내는 단면도이다.

도 5는 본 발명에 의한 칩 스케일 패키지(CSP)의 제4 실시예를 나타내는 단면도이다.

도 6은 본 발명에 의한 칩 스케일 패키지(CSP)의 제5 실시예를 나타내는 단면도이다.

도 7은 본 발명에 의한 칩 스케일 패키지(CSP)의 제6 실시예를 나타내는 단면도이다.

먼저 도 2를 참조하면, 반도체 칩(20; Semiconductor Chip)은 그 상부면에 복수개의 칩 전극 패드(21; Chip Electrode Pad) 및 금속 패턴(22; Metal Pattern)이 형성되고, 칩 전극 패드(21)를 제외한 상부면이 전부 패시베이션막(23; Passivation)으로 덮여 있다. 즉, 반도체 칩(20)의 표면과 금속 패턴(22)은 패시베이션막(23)에 의하여 외부로부터 보호된다. 그리고 반도체 칩(20)의 패시베이션막(23) 사이로 노출된 칩 전극 패드(21) 상에는 외부로의 전기적 신호 경로 역할을 하는 금속 범프(25; Metal Bump)가 형성되고, 패시베이션막(23) 상에는 한 개 또는 한 개 이상의 보호층(27)이 형성된다. 보호층(27)은 패시베이션막(23)과 같은 재질 또는 폴리이미드(Polyimide) 재질로 형성된다.

금속 범프(25)는 보통 수십㎛의 높이를 갖는데, 본 실시예와 같이 보호층(27)을 금속 범프(25)의 높이보다 높게 형성하는 경우에는, 금속 범프(25) 상에 반도체 칩(20)의 칩 전극 패드(21)로부터 나오는 전기적 신호를 외부의 전자 장치(도시되지 않음)로 전달하는 별도의 외부 접속 단자인 금속 볼(30; Metal Ball)이 형성된다. 금속 범프(25) 및 금속 볼(30)은 금(Ag), 또는 주석(Sn)과 납(Pb)의 합금인 솔더 (Solder)등이 사용된다. 이상이 본 실시예에 의한 칩 스케일 패키지(200)의 구조에 대한 설명이다.

그런데 도 3에 도시된 바와 같이, 만약 보호층(27)을 금속 범프(26)의 높이보다 낮게 형성하는 경우에는, 금속 범프(26)가 보호층(27)의 외부로 돌출되어 외부 접속 단자로서의 역할을 직접 수행할 수도 있다. 전술한 실시예와 같이 별도의 금속 볼(도 2의 30)을 형성하면, 칩 스케일 패키지(도 2의 200)를 완성한 후 인쇄 회로 기판(도시되지 않음, Printed Circuit Board; PCB)에 실장할 때 기판의 랜드 패턴(도시되지 않음, Land Pattern)과의 접착성이 좋아진다. 그러나 본 실시예와 같이 별도의 금속 볼의 형성없이 금속 범프(26) 자체를 외부 접속 단자로 활용하면, 기판에의 실장성은 다소 떨어지나 패키지의 두께가 감소한다는 이점이 있다. 이와 같은 칩 스케일 패키지(300)에 대한 구조가 도 3에 도시되어 있다.

도 4에 도시된 칩 스케일 패키지(400)는 전술한 바와 같이 보호막(24)이 패시베이션막과 같은 재질로서 형성된 경우이며, 도 5의 경우는 보호막(28a, 28b, 28c)이 여러층으로서 형성된 경우이다.

그리고 도 6을 참조하면, 반도체 칩(20)의 하부면에 세라믹(Ceramic)과 같은 보강재(31)를 접착제(33)를 이용하여 접착시킬 수 있다. 또한 도 7에 도시된 바와 같이 반도체 칩(20)의 측면에 별도의 보호막(29)을 형성하고, 반도체 칩(20)의 하부면 및 측면에 세라믹과 같은 보강재(32)를 형성시킬 수도 있다.

이상 설명한 바와 같은 본 발명의 여러 실시예는 기본적으로 동일한 기술적 사상을 바탕으로 하고 있으며, 여기에 개시된 변형예 외에도 다른 변형예가 있을 수 있다. 본 발명에 의한 칩 스케일 패키지의 제조 방법을 간략히 살펴 보면, 칩 전극 패드(21) 및 패시베이션막(23, 24) 등이 형성된 반도체 칩(20)이 준비되면, 칩 전극 패드(21) 상에 금속 범프(25, 26)를 형성하고 보호층(27, 28)을 도포한다. 보호층(27, 28)은 외부 접속 단자로 금속 범프(25, 26)가 사용되는지의 여부에 따라 그 높이를 조절할 수 있으며, 여러층(28a, 28b, 28c)이 도포될 수도 있다. 보호층(27, 28)이 도포된 후에는 금속 범프(25, 26)가 외부로 노출되도록 보호층(27, 28)을 에칭하여 제거한다. 이후에 추가로 금속 볼(30)을 형성하거나 보호층(29) 또는 보강재(31, 32)를 형성하여 본 발명의 칩 스케일 패키지를 완성한다.

이상 설명한 바와 같이 본 발명의 구조에 따르면, 반도체 칩 크기 수준의 패키지를 구현하면서도 그 제조 공정 및 조립 공정에 기존의 기술을 그대로 적용함으로써, 저렴한 제조 단가 및 대량 생산을 구현할 수 있는 이점이 있다.

Claims

상부면에 형성된 복수개의 칩 전극 패드와, 상기 칩 전극 패드가 노출되도록 상기 칩 전극 패드를 제외한 상기 상부면의 전 영역을 덮는 패시베이션막을 포함하는 반도체 칩과;

상기 패시베이션막 사이로 노출된 상기 반도체 칩의 칩 전극 패드 상에 형성되며, 외부로의 전기적 신호 경로 역할을 하는 금속 범프와;

상기 패시베이션막 상에 형성된 한 개 또는 한 개 이상의 보호층;

을 포함하는 반도체 칩 스케일 패키지.
제 1 항에 있어서, 상기 보호층은 상기 금속 범프보다 그 높이가 낮은 것을 특징으로 하는 반도체 칩 스케일 패키지.
제 2 항에 있어서, 상기 금속 범프는 외부 접속 단자의 역할을 하는 것을 특징으로 하는 반도체 칩 스케일 패키지.
제 1 항에 있어서, 상기 보호층은 상기 금속 범프보다 그 높이가 높은 것을 특징으로 하는 반도체 칩 스케일 패키지.
제 4 항에 있어서, 상기 금속 범프 상에 외부 접속 단자인 금속 볼이 형성되는 것을 특징으로 하는 반도체 칩 스케일 패키지.
제 1 항에 있어서, 상기 보호층은 상기 패시베이션막과 같은 재질 또는 폴리이미드 재질로 형성되는 것을 특징으로 하는 반도체 칩 스케일 패키지.