KR200304742Y1 - 적층형반도체패키지 - Google Patents

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KR200304742Y1 KR2019970038763U KR19970038763U KR200304742Y1 KR 200304742 Y1 KR200304742 Y1 KR 200304742Y1 KR 2019970038763 U KR2019970038763 U KR 2019970038763U KR 19970038763 U KR19970038763 U KR 19970038763U KR 200304742 Y1 KR200304742 Y1 KR 200304742Y1
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Abstract

본 고안은 반도체 칩 사이즈로 다수의 반도체 칩을 패키지화 할 수 있는 적층형 반도체 패키지를 개시한다. 본 고안에 따른 적층형 반도체 패키지는, 절연성의 제 1, 제 2 기판; 그의 몸체부의 외측으로 돌출된, 다수의 제 1 본딩 패드를 가지며, 상기 제 1 본딩 패드들이 형성된 전(前)면이 상기 제 1 기판에 부착된 제 1 반도체 칩; 그의 몸체부의 외측으로 돌출된, 다수의 제 2 본딩 패드를 가지며, 상기 제 2 본딩 패드가 형성된 전면이 상기 제 3 기판의 표면에 부착된 제 2 반도체 칩; 상기 제 1 반도체 칩의 배면과 상기 제 2 반도체 칩의 배면사이에 개재되어 부 착된, 절연성의 제 3 기판; 상기 제 1 반도체 칩의 본딩 패드와 상기 제 2 반도체 칩의 본딩 패드를 전기적으로 연결하는 도전성의 범프, 및 상기 제 2 반도체 칩의 제 2 본딩 패드와 전기적으로 연결되어, 상기 제 2 반도체 칩의 배면의 소정 위치까지 연장된 도전성의 리드를 포함한다.

Description

적층형 반도체 패키지
본 고안은 반도체 패키지에 관한 것으로서, 보다 상세하게는 다수의 반도체 칩을 적층하여 칩 사이즈의 크기로서 구성한 적층형 반도체 패키지에 관한 것이다.
일반적으로 반도체 소자의 칩 제조공정에서 설계된 단위셀을 배열하고 연결하기 위해 반도체 기판의 예정된 부분에 불순물의 선택적 도입공정, 절연층과 도전하기 위해 반도체 기판의 예정된 부분에 불순물의 선택적 도입공정, 절연층과 도전층을 적층하는 적층공정 및 패턴 마스크 공정등이 차례로 실행되어 각각의 칩에 집적회로가 형성된다.
이와 같이 형성된 집적회로 칩은 조립공정으로 보내져서 단일 칩으로나, 모듈 형태로 패키지화 된다.
전자장치들에 사용되는 부품의 경박단소화는 그 장치의 크기와 무게를 결정하는 중요한 요소이다. 그런데, 대부분의 단일 패키지나 멀티 칩 패키지는 외부 환경으로부터의 보호를 위하여 몰딩 화합물이나 세라믹과 같은 물질들을 사용하여 칩을 캡슐화하므로, 그 크기를 소형화하는데는 제약이 따른다.
이러한 문제론 해결하기 위하여, 몰딩 화합물을 제거한 베어 칩(Bare chip)상태의 패키지가 제공되는데, 이는 집적회로가 실장된 다이의 본딩패드상에 메탈 범프가 본딩된 구조를 가진다.
그러나, 종래의 기술에 있어서, 이러한 베어 칩 상태의 패키지는 경박단소 화의 요구를 일부 충족시켰지만, 여러개를 적층하여 모듈화하는 것이 어렵다는 문제점이 있었다.
따라서, 본 고안은 몰딩 화합물이 없는 베어칩 상태로 되어 있으면서도 적층이 가능한 적층형 패키지를 제공하는데 그 목적이 있다.
도 1은 본 고안의 일실시예에 따른 적층형 반도체 패키지의 단면도.
도2a 내지 도 2f는 도1의 적층형 반도체 패키지를 제조하는 과정을 보여주는 공정도,
도 3은 본 고안에 다른 실시예에 따른 적층형 반도체 패키지의 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10, 20, 50, 70 : 반도체 칩
15, 25, 30, 35, 54, 65 : 절연성 유리기판
11, 21, 52, 72 : 본딩 패드 13, 23, 44 : 접착제
34, 56 : 범프 38, 60 : 리드
상기한 본 고안의 목적을 달성하기 위해, 본 고안의 적층형 패키지는 각각의제 1 및 제 2 절연성 기판; 제 1및 제 2절연성 기판들 중 인접한 두 기판 사이에 각각 적층되어 개재되며, 다수의 본딩 패드들이 형성된 각각의 전(前)면이 제 1 및 제 2절연성 기판의 일면에 부착되고 각각의 배면이 서로에게 부착되며, 전면의 길이가 상기 배면보다 긴 제 1및 제 2반도체 칩; 적층된 제 1및 제 2반도체 칩의 본딩 패드 간을 전기적으로 연결하는 다수의 제 1도전성 범프들; 및 적층된 제 2반도체 칩의 본딩 패드와 전기적으로 연결되어, 제 2반도체 칩의 배면의 소정 위치까지 연장된 도전성의 다수의 리드를 포함하는 것을 특징으로 한다.
상기 제 1도전성 범프들의 둘레와 그 주변의 공간부를 고정된 상태로 지지하는 절연성의 지지부재를 추가하며, 상기 지지부재는 접착성을 갖는 물질을 포함하는 것이 바람직하다.
상기 제 1및 제 2기판 중 임의의 선택된 기판과 상기 기판에 인접한 제 1및 제 2반도체 칩 중 어느 하나 사이에 접착물질을 추가하는 것이 바람직하다.
상기 제 1및 제 2반도체 칩의 측면은 소정 각도로 경사지도록 형성된 것이 바람직하다.
상기 제 1 및 제 2절연성 기판은 유리기판인 것이 바람직하다.
상기 리드는 금을 이용하고, 금의 표면에 납/주석을 도금한 복층구조를 갖는것이 바람직하다.
상기 제 1도전성 범프에 의해 전기적으로 연결된 한쌍의 제 1및 제 2 반도체 칩들을 포함한 상기 제 1및 제 2기판 중 어느 하나 위에는 다른 한쌍의 반도체 칩들이 상기 한쌍의 제 1및 제 2반도체 칩들과 대응되도록 위치되며, 상기 한쌍의 제1및 제 2본딩패드들은 상기 다른 한쌍의 반도체 칩들의 본딩패드들과 제 2도전성 범프에 의해 서로 연결되는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예를 설명한다.
도 1은 본 고안에 따른 칩 사이즈의 적층형 반도체 패키지의 단면도이다.
본 고안에 따른 적충형 패키지는, 도 1을 참조하면, 두 개의 반도체 칩을 포함한다. 두 반도체 칩중 상부의 칩을 이하, 제 1 반도체 칩(10), 하부의 칩을 제 2 반도체 칩(20)이라 언급한다. 제 1 반도체 칩(10)은 그 상부에 외부 회로와의 전기직인 신호전달을 위한 다수의 제 1 본딩 패드(11)들을 가진다. 다수의 제 1 본딩 패드(11)들은 그의 소정 부분이 칩 몸체부의 외측으로 돌출되어 있다. 이하, 상기 제 1 반도체 칩(10)의 상기 제 1 본딩 패드가 형성된 부분을 전면(前面), 대향하는뒷면을 배면(背面)이라고 언급한다. 상기 제 1 반도체 칩(10)의 전(前)면이 제 1 기판(15)에 부착된다. 이때, 상기 제 1 반도체 칩(10)을 상기 제 1 기판(15)에 부착하기 위하여 접착제(Adhesive: 13)가 제공되며, 접착제 이외에도, 상기 제 1 반도체 칩(10)의 동작이나 성능에 악영향을 미치지 않는 범위내에서 다른 방법이나 다른 물질을 사용한 접착이 가능하다.
두 반도체 칩중, 하부의 칩, 이하, 제 2 반도체 칩(20)이라고 한다. 상기 제 2 반도체 칩(20) 또한 그 상부에 다수의 본딩패드(이하, 제 2 본딩패드라고 함)(21)를 가지며, 상기 제 2 본딩패드(21)는 그의 소정 부분이 칩의 몸체부의 외측으로 돌출된다. 이하, 상기 제 2 반도체 칩(20)의 상기 제 2 본딩 패드(21)가 형성된 부분을 전면(前面), 대향하는 뒷면을 배면(背面)이라고 언급한다. 상기 제 2반도체 칩(20)의 전(前)면이 상기 제 2 기판(25)에 부착된다. 상기 제 2 반도체 칩(20)을 상기 제 2 기판(25)에 부착하기 위하여 접착제(Adhesive:23)가 제공된다. 접착제 이외에도, 상기 제 2 반도체 칩(20)의 성능이나 동작에 악영향을 미치지 않는 범위내에서 다른 방법이나 다른 물질의 사용이 가능하다. 상기 제 1 반도체 칩(10)과 상기 제 2 반도체 칩(20)은 그들의 배면이 대향하도록 서로에게 부착된다. 상기한 제 1 반도체 칩(10)과 제 2 반도체 칩(20)의 후속공정에서 제공될 범프의 형성을 위하여, 배면의 길이를 전면의 길이보다 짧게 하여 측면 경사지게 만들어준다. 각 칩의 동작이나 성능이 인접한 칩에 의하여 영향을 받을 수 있으므로, 그들 사이에는 유리와 같은 절연성의 기판(이하, 제 3 기판으로 언급함)(30)이 개재된다. 이때, 상기 제 3 기판(30)의 일면과 제 1 반도체 칩(10)의 배면사이와, 제 3 기판(30)의 타면과 제 2 반도체 칩(20)의 배면사이에는 서로에게 부착을 위하여 접착제(32)가 제공된다. 접착제 이외에도, 상기 제 1 반도체 칩(10)과 제 2 반도체 칩(20)의 성능이나 동작에 악영향을 미치지 않는 범위내에서 다른 방법이나 다른 물질의 사용이 가능하다. 상기 제 1 반도체 칩(10)의 본딩 패드(11)와 상기 제 2 반도체 칩(20)의 대응하는 본딩 패드(21)를 전기적으로 연결하기 위하여 도전성의 범프(34)가 제공된다. 이들 범프(34)는 제 1 반도체 칩(10)의 제 1 본딩패드(11)의 외측으로 돌출한 부분과 제 2 반도체 칩(20)의 제 2 본딩 패드(21)의 외측으로 돌출한 부분을 전기적으로 연결하기 위한 것으로서, 범프(34)의 둘레에 있는 공간부에는 접착제(36)가 채워진다. 접착제 외에도 에폭시 수지와 같이, 범프(34)와 제 1, 제 2 본딩 패드(11, 21)들의 성능을 악화시키지 않는 다른 물질들이 충진될 수도 있다.
제 1 반도체 칩(10)이 부착된 제 1 기판(15)은 상기 제 1 반도체 칩(10)의 전면과의 부착면 길이가 제 1반도체 칩(10)의 전면과의 부착면의 반대측인 배면에 비하여 길고 측면이 경사구조를 가진다. 상기 제 1기판(15)의 경사면과 상기 제 1 기판(15)의 배면의 소정 위치까지 리드선(38)이 형성되어 있고, 이 리드선(38)은 제 1 기판(15)의 제 1 본딩 패드(11)와 전기적으로 연결된 상태로 존재한다. 도 1 에서, 상기 리드선(38)의 단부는 노출된 제 1 본딩패드(11)의 상부면과 접촉된 구성을 보이지만, 제 1 본딩 패드(11)의 측부가 상기 리드선(38)과 접촉되는 구성을 가질 수도 있다.
이하, 도 2a 내지 도 2f에 의거하여 도 1의 적층형 반도체 패키지를 제조하는 방법을 설명한다.
본 발명에 따른 적층형 반도체 패키지의 제조 방법은, 도 2a를 참조하면, 먼저 유리 재질의 제 1 기판(35)에 제 1웨이퍼(40)를 부착한다. 사용된 제 1 웨이퍼(40)는 다수의 본딩 패드(52)를 상부에 갖는 다수의 반도체 칩을 포함한다. 상기 제 1 웨이퍼(40)의 본딩 패드들이 형성된 전면이 상기 제 1 기판(35)의 부착면을 향하도록 접착제(44)를 그 사이에 개재한 상태로 부착하고, 사용된 접착제의 두께는 상기 본딩 패드(42)의 성능 및 기능에 악영향을 주지 않을 정도의 충분한 두께로 한다. 그런다음, 상기 제 1 웨이퍼(40)의 배면을 원하는 만큼의 두께로 연마한다.
다음으로, 도 2b를 참조하면, 다이와 다이간을 분할하는 스크라이브 라인을따라 웨이퍼의 배면을 식각하므로써, 상기 제 1 웨이퍼(40)로부터 분리된 각 다이(50)가 분리 상태로 부착되어 제 1 기판(35)상에 놓이도록 한다. 상기 식각공정에 의하여 분리된 각 칩(50)의 배면은, 그의 길이가 전면의 길이보다 짧게 되어, 소정의 경사도를 가지게 된다.
한편, 상기한 공정과 동일한 공정을 통하여, 제 2 웨이퍼(미도시)가 부착된 제 2 기판(65)을 준비한다. 상기 제 2 기판(65)과 제 2 웨이퍼는 상기 제 1 기판(35) 및 제 2 웨이퍼와 동일한 재질 및 구성을 갖는다.
다음으로, 도 2c를 참조하면, 상기 분리된 제 1반도체 칩의 배면의 길이와 거의 동일한 길이를 갖는 유리재질의 제 3 기판(54)을 상기 반도체 칩의 배면상에 부착한다. 이때, 부착을 위하여 접착제나, 혹은 접착성분을 가지는 다른 물질이 사용될 수 있다.
다음으로, 도 2d를 참조하면, 노출된 본딩 패드(52)의 위에 전도성, 바람직하게는 금속재의 범프(56)를 부착한다. 그런다음, 제 1 반도체 칩(50)들이 상부에 부착된 제 1 기판(35)과 제 2 반도체 칩(70)들이 상부에 부착된 제 2 기판(65)을 그들의 분리되어 부착된 각 칩의 배면이 서로에게 향하도록 부착한다. 이때, 범프(56)는 제 1 반도체 칩(50)의 노출된 제 1 본딩 패드(52)와 제 2 반도체 칩(70)의 노출된 제 2 본명 패드(72)간을 콘택되도록 하고, 콘택된 범프가 충격이나 외부 환경에 의하여 본딩 패드로부터 분리되지 않도록, 그 주변의 공간부(74)를, 접착제나 에폭시 수지 또는 그와 비슷한 접착성과 절연성을 갖는 물질로 채운다. 이하, 설명의 편의를 위하여, 도면에서 상부에 위치하는 반도체 칩을 제 1 반도체 칩(50), 하부에 위치하는 반도체 칩을 제 2 반도체 칩(70), 제 1 반도체 칩(50)들이 부착된 기판을 제 1 기판(35), 제 2 반도체 칩(70)들이 부착된 기판을 제 2 기판(65)으로 지칭한다.
다음으로, 도 2e를 참조하면, 식각에 의해서 칩과 칩 사이에 노치(Notch)를 만들어주고, 금속층(58)을 제 1 반도체 칩(50)의 배면상에 증착한다. 금속층(58)으로는 금(Gold)만을 사용하거나, 금 위에 납/주석 합금이 도금된 복층구조를 갖도록하는 것도 가능하다.
마지막으로, 도 2f를 참조하면, 사진식각법을 이용하여, 증착된 금속층을 패터닝하여 리드(60)를 형성한다. 이후, 다이싱(Dicing) 공정을 실시하여 개별적인 패키지로 분리하므로써, 도 1과 같은 적층형 패키지를 얻을 수 있다.
도 3은 본 고안의 다른 실시예에 따른 적층형 반도체 패키지의 단면도로서, 도 1과 같은 두 반도체 칩과 그 사이에 개재된 기판이 반복, 적충된 구조를 갖는 칩 사이즈의 적층형 패키지의 구성을 보여준다. 이 경우, 다른 요소들은 도 1의 경우와 동일하며, 제 2 반도체 칩(30)의 본딩패드(31)와 제 3 반도체 칩(10)의 본딩패드(11)간의 신호전달이 문제가 될 수 있는데, 본 실시예에서는 제 2 반도체 칩(30)의 본딩 패드(31)와 제 3 반도체 칩(10)의 본딩 패드(11)사이에 전기적인 연결을 위해 솔더볼 또는 범프와 같은 매개체(34)를 사용할 수도 있다.
한편, 상기한 실시예들에 따라 준비된 적층형 반도체 칩은 그의 리드선(38)과 외부 인쇄회로기판의 배선을 서로 연결하기 위하여 표면실장 기술을 이용한다. 이 때, 리드선이 형성된 상부가 실장시에는 하부로 향하도록 하여 실장하여야 한다. 또한, 상기 리드선(38)은 실장을 용이하게 하기 위하여 솔더볼이나 범프를 갖는 상태로 제공할 수도 있다.
이상에서 설명한 바와 같이, 본 고안에 따른 적층형 반도체 패키지는 다음과 같은 효과들을 가진다.
첫째, 웨이퍼를 쏘잉(Sawing)하여 개개의 칩을 처리하여 패키지를 완성하는 것이 아니라, 웨이퍼 단계에서 대부분의 패키지화 공정을 완료하고, 마지막으로 다이싱을 하여 패키지를 완성하므로, 공정이 간단해질 뿐만 아니라 제조도 쉬워진다.
둘째, 다수의 칩을 적층하기 때문에 작은 면적에 고집적화된 패키지의 획득이 가능하다.
셋째, 칩 사이즈의 패키지를 제공하므로, 플라스틱이나 세라믹 패키지에 비하여 경박단소화할 수 있다.
넷째, 리드프레임을 사용하지 않고 금속층을 패턴화하여 리드선을 형성하므로, 제조공정과 단가를 낮출 수 있다.
다섯 째, 인쇄회로기판에 실장하므로, 기존의 표면실장기술을 사용가능하다. 여섯 째, 필요에 따라, 다수의 적층구조의 제공이 가능하므로, 사용자의 고집적화 요구에 대응하기가 용이하다.
한편, 여기에서는 본 고안의 특정실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을포함하는 것으로 이해할 수 있다.

Claims (10)

  1. 각각의 제 1 및 제 2 절연성 기판;
    상기 제 1및 제 2절연성 기판들 중 인접한 두 기판 사이에 각각 적층되어 개재되며, 다수의 본딩 패드들이 형성된 각각의 전(前)면이 상기 제 1및 제2절연성 기판의 일면에 부착되고 각각의 배면이 서로에게 부착되며, 상기 전면의 길이가 상기 배면보다 긴 제 1및 제 2반도체 칩,
    상기 적층된 제 1및 제 2반도체 칩의 본딩 패드 간을 전기적으로 연결하는 다수의 제 1도전성 범프들; 및
    상기 적층된 제 2반도체 칩의 본딩 패드와 전기적으로 연결되어, 상기 제 2반도체 칩의 배면의 소정 위치까지 연장된 도전성의 다수의 리드를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제 1 도전성 범프들의 둘레와 그 주변의 공간부를 고정된 상태로 지지하는 절연성의 지지부재를 추가로 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 2항에 있어서, 상기 지지부재는 접착성을 갖는 물질을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1항에 있어서, 상기 제 1 및 제 2기판 중 임의의 선택된 기판과 상기 기판에 인접한 제 1 및 제 2반도체 칩 중 어느 하나 사이에 접착물질을 추가하는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제 1 및 제 2반도체 칩의 측면은 소정 각도로 경사진 것을 특징으로 하는 적층형 반도체 패키지
  6. 제 1항에 있어서, 상기 제 1 및 제 2절연성 기판은 유리기판인 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 1 항에 있어서, 상기 리드는 금인 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 7 항에 있어서, 상기 리드는 금의 표면에 납/주석을 도금한 복층구조를 갖는 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제 1 도전성 범프에 의해 전기적으로 연결된 한쌍의 제 1및 제 2 반도체 칩들을 포함한 상기 제 1및 제 2기판 중 어느 하나 위에는 다른 한쌍의 반도체 칩들이 상기 한쌍의 제 1및 제 2반도체 칩들과 대응되도록 위치되며, 상기 한쌍의 제 1및 제 2본딩패드들은 상기 다른 한쌍의 반도체 칩들의 본딩패드들과 서로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제 9항에 있어서, 상기 한쌍의 제 1및 제 2본딩패드들과 상기 다른 한쌍의 반도체 칩들의 본딩패드들은 제 2도전성 범프에 의해 서로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
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