JP2000299432A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体チップの回路素子が適切に保護され、
半導体チップのサイズにより近づけられた半導体装置
を、作業効率良くコスト的に有利に提供する。 【解決手段】 半導体装置の製造方法において、回路素
子およびこれに導通する端子部21ａ，21ｂが形成された
領域が一面側に複数設けられたウエハＷf1，Ｗf2どうし
を、各々の領域の端子部21ａ，21ｂどうしが互いに対向
した状態で電気的に導通するようにして接続する工程
と、一方のウエハＷf1における他面側に、当該ウエハＷ
f1の一面側に設けられた各端子部21ａに対して電気的に
導通する複数の外部端子部４を形成する工程と、一方の
ウエハＷf1および他方のウエハＷf2を接続したウエハユ
ニットを、上記各領域毎に分割して個々の半導体装置と
する工程と、を含んだ。好ましくは、他方のウエハＷf2
の他面側に複数の端子部23ｂを形成し、これらの端子部
23ｂに導通するようにして第３のウエハＷf3を、他方の
ウエハＷf2上に積層する。
半導体チップのサイズにより近づけられた半導体装置
を、作業効率良くコスト的に有利に提供する。 【解決手段】 半導体装置の製造方法において、回路素
子およびこれに導通する端子部21ａ，21ｂが形成された
領域が一面側に複数設けられたウエハＷf1，Ｗf2どうし
を、各々の領域の端子部21ａ，21ｂどうしが互いに対向
した状態で電気的に導通するようにして接続する工程
と、一方のウエハＷf1における他面側に、当該ウエハＷ
f1の一面側に設けられた各端子部21ａに対して電気的に
導通する複数の外部端子部４を形成する工程と、一方の
ウエハＷf1および他方のウエハＷf2を接続したウエハユ
ニットを、上記各領域毎に分割して個々の半導体装置と
する工程と、を含んだ。好ましくは、他方のウエハＷf2
の他面側に複数の端子部23ｂを形成し、これらの端子部
23ｂに導通するようにして第３のウエハＷf3を、他方の
ウエハＷf2上に積層する。
Description
【０００１】
【発明の属する技術分野】本願発明は、複数のウエハを
積層してウエハユニットとした後に、このユニットを分
画して個別の半導体装置を製造する方法に関する。
積層してウエハユニットとした後に、このユニットを分
画して個別の半導体装置を製造する方法に関する。
【０００２】
【従来の技術】電子機器を小型化する観点からは、これ
に組み込まれる半導体装置などの電子部品や回路基板な
どを小型化し、また回路基板に対して高密度に電子部品
を実装することが要求される。このため、ベアチップの
状態の半導体チップを、フェイスダウン方式で回路基板
に実装することも考えられるが、これでは半導体チップ
の回路素子が十分に保護されないため好ましくない。そ
こで、半導体チップの回路素子を保護しつつ、半導体チ
ップのサイズにより近づけた形態の半導体装置が提案さ
れている。
に組み込まれる半導体装置などの電子部品や回路基板な
どを小型化し、また回路基板に対して高密度に電子部品
を実装することが要求される。このため、ベアチップの
状態の半導体チップを、フェイスダウン方式で回路基板
に実装することも考えられるが、これでは半導体チップ
の回路素子が十分に保護されないため好ましくない。そ
こで、半導体チップの回路素子を保護しつつ、半導体チ
ップのサイズにより近づけた形態の半導体装置が提案さ
れている。
【０００３】このような半導体装置としては、図９に示
したものがある。同図に示した半導体装置１Ａは、絶縁
基板５Ａの一面側に、樹脂接着剤３Ａを介してフェイス
ダウン方式で半導体チップ２Ａが実装されている。そし
て、絶縁基板５Ａの他面側には、半導体チップ２Ａに設
けられた端子部２０Ａに導通するようにしてボール状端
子４Ａが複数個設けられている。このように構成された
半導体装置１Ａは、ボール状端子４Ａを再溶融・固化さ
せることによって回路基板などに実装可能とされている
とともに、絶縁基板５Ａや、樹脂接着剤３Ａによって半
導体チップ２Ａの端子部２０Ａが形成された面側（回路
素子など）が保護されている。そして、絶縁基板５Ａの
平面視サイズが、半導体チップ２Ａの平面視サイズと略
同サイズとされ、半導体装置１Ａの小型化が図られてい
る。
したものがある。同図に示した半導体装置１Ａは、絶縁
基板５Ａの一面側に、樹脂接着剤３Ａを介してフェイス
ダウン方式で半導体チップ２Ａが実装されている。そし
て、絶縁基板５Ａの他面側には、半導体チップ２Ａに設
けられた端子部２０Ａに導通するようにしてボール状端
子４Ａが複数個設けられている。このように構成された
半導体装置１Ａは、ボール状端子４Ａを再溶融・固化さ
せることによって回路基板などに実装可能とされている
とともに、絶縁基板５Ａや、樹脂接着剤３Ａによって半
導体チップ２Ａの端子部２０Ａが形成された面側（回路
素子など）が保護されている。そして、絶縁基板５Ａの
平面視サイズが、半導体チップ２Ａの平面視サイズと略
同サイズとされ、半導体装置１Ａの小型化が図られてい
る。
【０００４】また、図１０に示したように、複数（同図
では２つ）の半導体チップ２Ａ，２Ｂを積層した形態の
半導体装置１Ｂもある。この半導体装置１Ｂは、図９に
示した半導体チップ２Ａ上に、さらに第２の半導体チッ
プ２Ｂが実装されており、当該半導体チップ２Ｂの端子
部２１Ｂが絶縁基板５Ａの周縁部に設けられた端子部５
０ＡとワイヤＷを介して電気的に接続されている。そし
て、第１の半導体チップ２Ａに導通するボール状端子４
Ａとともに、第２の半導体チップ２Ｂに導通するように
して、絶縁基板５Ａの他面側にボール状端子４Ｂが形成
され、ワイヤＷや各半導体チップ２Ａ，２Ｂを封止する
ようにして樹脂パッケージ６Ａが形成されている。この
ように構成された半導体装置１Ｂでは、樹脂パッケージ
６Ａや絶縁基板５Ａによって各半導体チップ２Ａ，２Ｂ
の回路素子が保護されているとともに、平面視サイズが
半導体チップ２Ａ，２Ｂのサイズに近づけられている。
そして、２種類の半導体チップ２Ａ，２Ｂがシステム化
されていることから、当該半導体装置１Ｂを回路基板に
実装した場合には、実質的には２つの半導体装置が実装
されたのと同様な効果が得られ、実質的な実装密度を高
めることができる。
では２つ）の半導体チップ２Ａ，２Ｂを積層した形態の
半導体装置１Ｂもある。この半導体装置１Ｂは、図９に
示した半導体チップ２Ａ上に、さらに第２の半導体チッ
プ２Ｂが実装されており、当該半導体チップ２Ｂの端子
部２１Ｂが絶縁基板５Ａの周縁部に設けられた端子部５
０ＡとワイヤＷを介して電気的に接続されている。そし
て、第１の半導体チップ２Ａに導通するボール状端子４
Ａとともに、第２の半導体チップ２Ｂに導通するように
して、絶縁基板５Ａの他面側にボール状端子４Ｂが形成
され、ワイヤＷや各半導体チップ２Ａ，２Ｂを封止する
ようにして樹脂パッケージ６Ａが形成されている。この
ように構成された半導体装置１Ｂでは、樹脂パッケージ
６Ａや絶縁基板５Ａによって各半導体チップ２Ａ，２Ｂ
の回路素子が保護されているとともに、平面視サイズが
半導体チップ２Ａ，２Ｂのサイズに近づけられている。
そして、２種類の半導体チップ２Ａ，２Ｂがシステム化
されていることから、当該半導体装置１Ｂを回路基板に
実装した場合には、実質的には２つの半導体装置が実装
されたのと同様な効果が得られ、実質的な実装密度を高
めることができる。
【０００５】
【発明が解決しようとする課題】図９に示した半導体装
置１Ａは、ウエハを分割して得られた半導体チップ２Ａ
を、樹脂接着剤３Ａを介して絶縁基板５Ａに実装した後
に、絶縁基板５Ａの裏面側にハンダなどによってボール
状端子４Ａを形成することによって製造される。一方、
図１０に示した半導体装置１Ａは、ウエハを分割して得
られた第１の半導体チップ２Ａを樹脂接着剤３Ａを介し
て絶縁基板５Ａに実装するとともに第２の半導体チップ
２Ｂを積層し、ワイヤボンディング工程、樹脂パッケー
ジング工程、およびボール状端子形成工程を経て得られ
る。
置１Ａは、ウエハを分割して得られた半導体チップ２Ａ
を、樹脂接着剤３Ａを介して絶縁基板５Ａに実装した後
に、絶縁基板５Ａの裏面側にハンダなどによってボール
状端子４Ａを形成することによって製造される。一方、
図１０に示した半導体装置１Ａは、ウエハを分割して得
られた第１の半導体チップ２Ａを樹脂接着剤３Ａを介し
て絶縁基板５Ａに実装するとともに第２の半導体チップ
２Ｂを積層し、ワイヤボンディング工程、樹脂パッケー
ジング工程、およびボール状端子形成工程を経て得られ
る。
【０００６】すなわち、上記した各半導体装置１Ａ，１
Ｂでは、半導体チップ２Ａ（２Ｂ）を得るべくウエハ状
態で行なわれる工程と、半導体チップ２Ａ（２Ｂ）の状
態で行なわれる工程とがあり、作業効率が悪く、コスト
的に不利である。とくに、半導体チップ２Ａ（２Ｂ）の
状態で行なわれる工程は、複数の半導体チップ２Ａ（２
Ｂ）について個別に行なわれることから、ウエハ状態で
一括して処理する場合に比較して効率が悪い。とくに、
図１０に示した半導体装置では、２つの半導体チップ２
Ａ，２Ｂが積層された形態とされていることから、著し
く効率が悪いばかりか、ワイヤボンディング工程や樹脂
パッケージング工程も必要となる。
Ｂでは、半導体チップ２Ａ（２Ｂ）を得るべくウエハ状
態で行なわれる工程と、半導体チップ２Ａ（２Ｂ）の状
態で行なわれる工程とがあり、作業効率が悪く、コスト
的に不利である。とくに、半導体チップ２Ａ（２Ｂ）の
状態で行なわれる工程は、複数の半導体チップ２Ａ（２
Ｂ）について個別に行なわれることから、ウエハ状態で
一括して処理する場合に比較して効率が悪い。とくに、
図１０に示した半導体装置では、２つの半導体チップ２
Ａ，２Ｂが積層された形態とされていることから、著し
く効率が悪いばかりか、ワイヤボンディング工程や樹脂
パッケージング工程も必要となる。
【０００７】本願発明は、上記した事情のもとで考え出
されたものであって、半導体チップの回路素子が適切に
保護され、半導体チップのサイズにより近づけられた半
導体装置を、作業効率良くコスト的に有利に提供できる
ようにすることをその課題としている。
されたものであって、半導体チップの回路素子が適切に
保護され、半導体チップのサイズにより近づけられた半
導体装置を、作業効率良くコスト的に有利に提供できる
ようにすることをその課題としている。
【０００８】
【発明の開示】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。すなわち、本願発明
により提供される半導体装置の製造方法は、回路素子お
よびこれに導通する端子部が形成された領域が一面側に
複数設けられたウエハどうしを、各々の領域の端子部ど
うしが互いに対向した状態で電気的に導通するようにし
て接続する工程と、一方のウエハにおける他面側に、当
該ウエハの一面側に設けられた各端子部に対して電気的
に導通する複数の外部端子を形成する工程と、一方のウ
エハおよび他方のウエハを接続したウエハユニットを、
上記各領域毎に分割して個々の半導体装置とする工程
と、を含むことを特徴としている。
は、次の技術的手段を講じている。すなわち、本願発明
により提供される半導体装置の製造方法は、回路素子お
よびこれに導通する端子部が形成された領域が一面側に
複数設けられたウエハどうしを、各々の領域の端子部ど
うしが互いに対向した状態で電気的に導通するようにし
て接続する工程と、一方のウエハにおける他面側に、当
該ウエハの一面側に設けられた各端子部に対して電気的
に導通する複数の外部端子を形成する工程と、一方のウ
エハおよび他方のウエハを接続したウエハユニットを、
上記各領域毎に分割して個々の半導体装置とする工程
と、を含むことを特徴としている。
【０００９】従来の半導体装置の製造方法では、回路素
子などを造り込んだウエハを分画（ダイシング）して個
々の半導体チップする段階と、個々の半導体チップとし
てからの段階（たとえば絶縁基板に半導体チップを実装
する工程やハンダ端子を形成する工程）とからなり、こ
れが作業効率を悪化させていたのは上述の通りである。
子などを造り込んだウエハを分画（ダイシング）して個
々の半導体チップする段階と、個々の半導体チップとし
てからの段階（たとえば絶縁基板に半導体チップを実装
する工程やハンダ端子を形成する工程）とからなり、こ
れが作業効率を悪化させていたのは上述の通りである。
【００１０】これに対して本願発明は、回路素子などを
造り込んだウエハを分画して個々の半導体チップとせず
に、複数（たとえば２つ）のウエハを接続してウエハユ
ニットとした後に、ウエハユニットの状態で外部端子を
形成し、これを分割して複数の半導体チップが積層され
た形態の個々の半導体装置が得られるようになされてい
る。
造り込んだウエハを分画して個々の半導体チップとせず
に、複数（たとえば２つ）のウエハを接続してウエハユ
ニットとした後に、ウエハユニットの状態で外部端子を
形成し、これを分割して複数の半導体チップが積層され
た形態の個々の半導体装置が得られるようになされてい
る。
【００１１】このように本願発明では、半導体装置がで
きあがるまでのプロセスの全てがウエハユニットの状態
で行なわれ、個別化された半導体チップの状態で作業を
行なうことがないため、作業効率が著しく改善される。
しかも、本願発明では、ウエハユニットを分画した状態
で半導体装置とされていることから、半導体装置の平面
視サイズが半導体チップのそれと同一であり、本願発明
によって得られる半導体装置は、小型化が達成されてい
る。
きあがるまでのプロセスの全てがウエハユニットの状態
で行なわれ、個別化された半導体チップの状態で作業を
行なうことがないため、作業効率が著しく改善される。
しかも、本願発明では、ウエハユニットを分画した状態
で半導体装置とされていることから、半導体装置の平面
視サイズが半導体チップのそれと同一であり、本願発明
によって得られる半導体装置は、小型化が達成されてい
る。
【００１２】また、本願発明の製造方法によって得られ
る半導体装置は、複数の半導体チップが積層され、シス
テム化された恰好となっている。このため、当該半導体
装置を回路基板に実装した場合には、１チップのスペー
スに複数の半導体装置が同時に実装された恰好となり、
回路基板における実質的な実装密度を高めることができ
る。
る半導体装置は、複数の半導体チップが積層され、シス
テム化された恰好となっている。このため、当該半導体
装置を回路基板に実装した場合には、１チップのスペー
スに複数の半導体装置が同時に実装された恰好となり、
回路基板における実質的な実装密度を高めることができ
る。
【００１３】ここで、一方のウエハと他方のウエハとの
接続は、たとえばこれらのウエハの各領域に形成された
端子部の配置が鏡像関係にない場合には集合配線板を介
して行なわれ、鏡像関係にある場合には直接的に行なわ
れる。
接続は、たとえばこれらのウエハの各領域に形成された
端子部の配置が鏡像関係にない場合には集合配線板を介
して行なわれ、鏡像関係にある場合には直接的に行なわ
れる。
【００１４】前者の場合、集合配線板としては、一方の
ウエハの各端子部の配置に対応して一面側に複数の端子
部が形成され、かつ他方のウエハの各端子部の配置に対
応して他面側に複数の端子部が形成されたものが使用さ
れる。また、各ウエハと集合配線板との接続は、たとえ
ば絶縁性樹脂成分内に導体成分を分散させた形態を有す
る異方性導電接着剤の導体成分を、各ウエハの端子部と
集合配線板の端子部との間に介在させて端子部どうしを
電気的に接続するとともに、一方のウエハ一面と配線板
の一面の間および他方のウエハの一面と配線板の他面と
の間の双方に、樹脂成分を介在させて機械的に接続する
ことによって行なわれる。
ウエハの各端子部の配置に対応して一面側に複数の端子
部が形成され、かつ他方のウエハの各端子部の配置に対
応して他面側に複数の端子部が形成されたものが使用さ
れる。また、各ウエハと集合配線板との接続は、たとえ
ば絶縁性樹脂成分内に導体成分を分散させた形態を有す
る異方性導電接着剤の導体成分を、各ウエハの端子部と
集合配線板の端子部との間に介在させて端子部どうしを
電気的に接続するとともに、一方のウエハ一面と配線板
の一面の間および他方のウエハの一面と配線板の他面と
の間の双方に、樹脂成分を介在させて機械的に接続する
ことによって行なわれる。
【００１５】後者の場合、ウエハどうしの接続は、たと
えば上記した異方性導電接着剤の導体成分を、各ウエハ
の端子部の間に介在させて端子部どうしを電気的に接続
するとともに、各ウエハの一面の間に樹脂成分を介在さ
せて機械的に接続することによって行なわれる。また、
各ウエハの端子部どうしを導体ペーストを用いて直接的
かつ電気的に接続するとともに、各ウエハの一面をどう
しを樹脂接着剤を用いて機械的に接続することによって
ウエハどうしの接続を行なってもよい。
えば上記した異方性導電接着剤の導体成分を、各ウエハ
の端子部の間に介在させて端子部どうしを電気的に接続
するとともに、各ウエハの一面の間に樹脂成分を介在さ
せて機械的に接続することによって行なわれる。また、
各ウエハの端子部どうしを導体ペーストを用いて直接的
かつ電気的に接続するとともに、各ウエハの一面をどう
しを樹脂接着剤を用いて機械的に接続することによって
ウエハどうしの接続を行なってもよい。
【００１６】外部端子を形成する工程は、一方のウエハ
の他面から、当該ウエハの端子部が臨むようにして孔を
形成した後に、この孔内に導体を充填してビアホールを
形成する工程を含んでおり、たとえば、ビアホールから
突出するようにしてボール状ないしバンプ状の外部端子
が設けられる。
の他面から、当該ウエハの端子部が臨むようにして孔を
形成した後に、この孔内に導体を充填してビアホールを
形成する工程を含んでおり、たとえば、ビアホールから
突出するようにしてボール状ないしバンプ状の外部端子
が設けられる。
【００１７】もちろん、一方のウエハおよび他方のウエ
ハからなるウエハユニットを分割する以前において、他
方のウエハの他面に、当該ウエハの一面側に設けられた
各端子部に導通する接続用端子部を形成するとともに、
第３のウエハを、これに設けられた端子部と上記各接続
用端子部とが導通するようにして積層してウエハユニッ
トとし、また、同様にして第４、第５のウエハといった
ように順次ウエハを積層してウエハユニットを形成して
もよい。
ハからなるウエハユニットを分割する以前において、他
方のウエハの他面に、当該ウエハの一面側に設けられた
各端子部に導通する接続用端子部を形成するとともに、
第３のウエハを、これに設けられた端子部と上記各接続
用端子部とが導通するようにして積層してウエハユニッ
トとし、また、同様にして第４、第５のウエハといった
ように順次ウエハを積層してウエハユニットを形成して
もよい。
【００１８】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００１９】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。なお、図１
は、本願発明に係る製造方法によって得られる半導体装
置の一例を表す断面図、図２ないし図８は、本願発明に
係る半導体装置の製造方法を説明するための図である。
形態を、図面を参照して具体的に説明する。なお、図１
は、本願発明に係る製造方法によって得られる半導体装
置の一例を表す断面図、図２ないし図８は、本願発明に
係る半導体装置の製造方法を説明するための図である。
【００２０】図１に示した半導体装置１は、同じ平面視
サイズを有する第１から第３の半導体チップ２ａ，２
ｂ，２ｃが積層された形態となっており、第１の半導体
チップ２ａと第２の半導体チップ２ｂとは第１の配線板
５ａを介して、第２の半導体チップ２ｂと第３の半導体
チップ２ｃとは第２の配線板５ｂを介してそれぞれ接続
されている。そして、各半導体チップ２ａ，２ｂ，２ｃ
と各配線板５ａ，５ｂとは、異方性導電接着剤３を介し
て電気的かつ機械的に接続されている。
サイズを有する第１から第３の半導体チップ２ａ，２
ｂ，２ｃが積層された形態となっており、第１の半導体
チップ２ａと第２の半導体チップ２ｂとは第１の配線板
５ａを介して、第２の半導体チップ２ｂと第３の半導体
チップ２ｃとは第２の配線板５ｂを介してそれぞれ接続
されている。そして、各半導体チップ２ａ，２ｂ，２ｃ
と各配線板５ａ，５ｂとは、異方性導電接着剤３を介し
て電気的かつ機械的に接続されている。
【００２１】第１から第３の半導体チップ２ａ，２ｂ，
２ｃのそれぞれの一面側には、回路素子（図示略）およ
びこれに導通する複数の端子パッド20ａ，20ｂ，20ｃが
一体的に造り込まれており、これらの端子パッド20ａ，
20ｂ，20ｃ上には、金などによってバンプ端子21ａ，21
ｂ，21ｃが形成されている。
２ｃのそれぞれの一面側には、回路素子（図示略）およ
びこれに導通する複数の端子パッド20ａ，20ｂ，20ｃが
一体的に造り込まれており、これらの端子パッド20ａ，
20ｂ，20ｃ上には、金などによってバンプ端子21ａ，21
ｂ，21ｃが形成されている。
【００２２】第１の半導体チップ２ａの他面側には、ハ
ンダによってボール状に形成された複数の外部端子４が
形成されている。これらの外部端子４は、タングステン
などによって形成されたビアホール22ａを介して、対応
する端子パッド20ａと導通している。
ンダによってボール状に形成された複数の外部端子４が
形成されている。これらの外部端子４は、タングステン
などによって形成されたビアホール22ａを介して、対応
する端子パッド20ａと導通している。
【００２３】第２の半導体チップ２ｂの他面側には、金
などによってバンプ端子23ｂが形成されており、これら
のバンプ端子23ｂは、タングステンなどによって形成さ
れたビアホール22ｂを介して、対応する端子パッド20ｂ
と導通している。
などによってバンプ端子23ｂが形成されており、これら
のバンプ端子23ｂは、タングステンなどによって形成さ
れたビアホール22ｂを介して、対応する端子パッド20ｂ
と導通している。
【００２４】第１の配線板５ａは、基材がポリイミド樹
脂などの絶縁性を有する材料によって形成されており、
その両面に複数の端子部50ａ，51ａがそれぞれ形成され
ている。一面側に形成された端子部50ａは、第１の半導
体チップ２ａの一面側に形成されたバンプ端子21ａの配
置に対応して形成されており、他面側に形成された端子
部51ａは、第２の半導体チップ２ｂの一面側に形成され
たバンプ端子21ｂに対応して形成されている。そして、
一面側に形成された端子部50ａは、基材を貫通するよう
にして形成されたビアホール52ａを介して、対応する他
面側の端子部51ａと導通接続されている。
脂などの絶縁性を有する材料によって形成されており、
その両面に複数の端子部50ａ，51ａがそれぞれ形成され
ている。一面側に形成された端子部50ａは、第１の半導
体チップ２ａの一面側に形成されたバンプ端子21ａの配
置に対応して形成されており、他面側に形成された端子
部51ａは、第２の半導体チップ２ｂの一面側に形成され
たバンプ端子21ｂに対応して形成されている。そして、
一面側に形成された端子部50ａは、基材を貫通するよう
にして形成されたビアホール52ａを介して、対応する他
面側の端子部51ａと導通接続されている。
【００２５】第２の配線板５ｂも同様に、絶縁性を有す
る基材の両面に複数の端子部50ｂ，51ｂがそれぞれ形成
されている。一面側に形成された端子部50ｂは、第２の
半導体チップ２ｂの他面側に形成されたバンプ端子23ｂ
の配置に対応して形成されており、他面側に形成された
端子部51ｂは、第３の半導体チップ２ｃの一面側に形成
されたバンプ端子21ｃに対応して形成されている。そし
て、一面側に形成された端子部50ｂは、基材を貫通する
ようにして形成されたビアホール52ｂを介して、対応す
る他面側の端子部51ｂと導通接続されている。
る基材の両面に複数の端子部50ｂ，51ｂがそれぞれ形成
されている。一面側に形成された端子部50ｂは、第２の
半導体チップ２ｂの他面側に形成されたバンプ端子23ｂ
の配置に対応して形成されており、他面側に形成された
端子部51ｂは、第３の半導体チップ２ｃの一面側に形成
されたバンプ端子21ｃに対応して形成されている。そし
て、一面側に形成された端子部50ｂは、基材を貫通する
ようにして形成されたビアホール52ｂを介して、対応す
る他面側の端子部51ｂと導通接続されている。
【００２６】異方性導電接着剤３は、エポキシ樹脂など
の絶縁性を有する樹脂成分３ｂ内に、金ボールなどの導
体成分３ａを分散させた形態となっている。そして、半
導体チップのバンプ端子と配線板の端子部との間に導体
成分３ａが介在させられて半導体チップと配線板が電気
的に接続され、半導体チップと配線板に介在する樹脂成
分３ｂによって半導体チップと配線板とが機械的に接続
されている。
の絶縁性を有する樹脂成分３ｂ内に、金ボールなどの導
体成分３ａを分散させた形態となっている。そして、半
導体チップのバンプ端子と配線板の端子部との間に導体
成分３ａが介在させられて半導体チップと配線板が電気
的に接続され、半導体チップと配線板に介在する樹脂成
分３ｂによって半導体チップと配線板とが機械的に接続
されている。
【００２７】結局、第１から第３の半導体チップ２ａ，
２ｂ，２ｃは、機械的かつ電気的に相互に接続されてシ
ステム化されており、各半導体チップ２ａ，２ｂ，２ｃ
は、相互に電気的な信号の送受を行なえるとともに、外
部端子４を介して、半導体装置１の外部との電気的な信
号などの送受が可能とされている。
２ｂ，２ｃは、機械的かつ電気的に相互に接続されてシ
ステム化されており、各半導体チップ２ａ，２ｂ，２ｃ
は、相互に電気的な信号の送受を行なえるとともに、外
部端子４を介して、半導体装置１の外部との電気的な信
号などの送受が可能とされている。
【００２８】このように構成された半導体装置１は、た
とえば以下の工程を経て製造される。
とえば以下の工程を経て製造される。
【００２９】まず、図２に示したように、同一平面視形
状とされた第１のウエハＷf1、異方性導電膜30、集合配
線板50Ａ、異方性導電膜30、および第２のウエハＷf2の
それぞれを順次積層する。第１のウエハＷf1は、回路素
子（図示略）やバンプ端子21ａなどを含む第１の半導体
チップ２ａ（図１参照）となるべき矩形領域Ａ１が複数
設けられたものであり、第２のウエハＷf2は、回路素子
（図示略）やバンプ端子21ｂなどを含む第２の半導体チ
ップ２ｂ（図１参照）となるべき矩形領域が複数設けら
れたものである。異方性導電膜30は、エポキシ樹脂など
の絶縁性を有する樹脂成分３ｂ内に、金ボールなどの導
体成分３ａを分散させた形態となっている（図３参
照）。第１の集合配線板50Ａは、第１の配線板５ａとな
るべき矩形領域Ａ２が複数設けられ、その一面側には第
１のウエハＷf1のバンプ端子21ａの配置に対応して複数
の端子部50ａが形成されており、他面側には第２のウエ
ハＷf2のバンプ端子21ｂの配置に対応して複数の端子部
51ａが形成されている。
状とされた第１のウエハＷf1、異方性導電膜30、集合配
線板50Ａ、異方性導電膜30、および第２のウエハＷf2の
それぞれを順次積層する。第１のウエハＷf1は、回路素
子（図示略）やバンプ端子21ａなどを含む第１の半導体
チップ２ａ（図１参照）となるべき矩形領域Ａ１が複数
設けられたものであり、第２のウエハＷf2は、回路素子
（図示略）やバンプ端子21ｂなどを含む第２の半導体チ
ップ２ｂ（図１参照）となるべき矩形領域が複数設けら
れたものである。異方性導電膜30は、エポキシ樹脂など
の絶縁性を有する樹脂成分３ｂ内に、金ボールなどの導
体成分３ａを分散させた形態となっている（図３参
照）。第１の集合配線板50Ａは、第１の配線板５ａとな
るべき矩形領域Ａ２が複数設けられ、その一面側には第
１のウエハＷf1のバンプ端子21ａの配置に対応して複数
の端子部50ａが形成されており、他面側には第２のウエ
ハＷf2のバンプ端子21ｂの配置に対応して複数の端子部
51ａが形成されている。
【００３０】上記した順序で各ウエハＷf1，Ｗf2や集合
配線板50Ａなどを積層した場合には、各ウエハＷf1，Ｗ
f2と集合配線板50Ａとの間に異方性導電膜30がそれぞれ
介在することから、この異方性導電膜30によって各ウエ
ハＷf1，Ｗf2と集合配線板50Ａと機械的かつ電気的に接
続される。具体的には、加熱により樹脂成分30ｂを軟化
させ、第２のウエハＷf2を押圧しつつ樹脂成分30ｂを熱
硬化させればよい。
配線板50Ａなどを積層した場合には、各ウエハＷf1，Ｗ
f2と集合配線板50Ａとの間に異方性導電膜30がそれぞれ
介在することから、この異方性導電膜30によって各ウエ
ハＷf1，Ｗf2と集合配線板50Ａと機械的かつ電気的に接
続される。具体的には、加熱により樹脂成分30ｂを軟化
させ、第２のウエハＷf2を押圧しつつ樹脂成分30ｂを熱
硬化させればよい。
【００３１】このとき、各ウエハＷf1，Ｗf2のバンプ端
子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの間
に存在する軟化させられた樹脂成分30ｂは、第２のウエ
ハＷf2を押圧することによって押し退けられ、各ウエハ
Ｗf1，Ｗf2のバンプ端子21ａ，21ｂと集合配線板50Ａの
端子部50ａ，51ａの間には導電成分30ａが選択的に介在
させられる。これにより、各ウエハＷf1，Ｗf2のバンプ
端子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの
間が電気的に接続され、ひいては第１のウエハＷf1と第
２のウエハＷf2とが電気的に接続される。
子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの間
に存在する軟化させられた樹脂成分30ｂは、第２のウエ
ハＷf2を押圧することによって押し退けられ、各ウエハ
Ｗf1，Ｗf2のバンプ端子21ａ，21ｂと集合配線板50Ａの
端子部50ａ，51ａの間には導電成分30ａが選択的に介在
させられる。これにより、各ウエハＷf1，Ｗf2のバンプ
端子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの
間が電気的に接続され、ひいては第１のウエハＷf1と第
２のウエハＷf2とが電気的に接続される。
【００３２】一方、第１のウエハＷf1の一面と集合配線
板50Ａの一面との間、および第２のウエハＷf2の一面と
集合配線板50Ａの他面との間には、熱硬化した樹脂成分
30ｂが介在しており、この樹脂成分30ｂによって各ウエ
ハＷf1，Ｗf2と集合配線板50Ａとの間が機械的に接続さ
れる。この状態においては、各ウエハＷf1，Ｗf2におけ
る各回路素子が形成された面が樹脂成分30ｂによって覆
われて保護されている。
板50Ａの一面との間、および第２のウエハＷf2の一面と
集合配線板50Ａの他面との間には、熱硬化した樹脂成分
30ｂが介在しており、この樹脂成分30ｂによって各ウエ
ハＷf1，Ｗf2と集合配線板50Ａとの間が機械的に接続さ
れる。この状態においては、各ウエハＷf1，Ｗf2におけ
る各回路素子が形成された面が樹脂成分30ｂによって覆
われて保護されている。
【００３３】次に、図５に示したように、各ウエハＷf
1，Ｗf2のそれぞれの厚みを、他面側から研磨するなど
して小さくする。各ウエハＷf1，Ｗf2は、一面側の表層
部にのみ回路素子が一体的に造り込まれていることか
ら、他面側から一定厚み分だけ研磨しても回路素子にダ
メージを与えることはない。
1，Ｗf2のそれぞれの厚みを、他面側から研磨するなど
して小さくする。各ウエハＷf1，Ｗf2は、一面側の表層
部にのみ回路素子が一体的に造り込まれていることか
ら、他面側から一定厚み分だけ研磨しても回路素子にダ
メージを与えることはない。
【００３４】次いで、図４に示したように、各ウエハＷ
f1，Ｗf2に複数のビアホール22ａ，22ｂをそれぞれ形成
するとともに、第２のウエハＷf2の他面側に複数のバン
プ端子23ｂを形成する。
f1，Ｗf2に複数のビアホール22ａ，22ｂをそれぞれ形成
するとともに、第２のウエハＷf2の他面側に複数のバン
プ端子23ｂを形成する。
【００３５】各ビアホール22ａ，22ｂは、各ウエハＷf
1，Ｗf2の各々の端子パッド20ａ，20ｂが露出するよう
にして各ウエハＷf1，Ｗf2を他面側から孔を形成した後
に、これらの孔内に導体を充填することによって形成さ
れる。各孔の形成は、エッチング処理、ＮＣ加工などの
機械加工を施すことによって行なわれ、各孔に充填する
導体としては、タングステンが好適に採用される。
1，Ｗf2の各々の端子パッド20ａ，20ｂが露出するよう
にして各ウエハＷf1，Ｗf2を他面側から孔を形成した後
に、これらの孔内に導体を充填することによって形成さ
れる。各孔の形成は、エッチング処理、ＮＣ加工などの
機械加工を施すことによって行なわれ、各孔に充填する
導体としては、タングステンが好適に採用される。
【００３６】バンプ端子23ｂは、たとえば電解メッキあ
るいは無電解メッキによって形成される。具体的には、
第２のウエハＷf2の他面側にレジスト層を形成するとと
もにビアホール22ｂが露出するようにしてレジスト層に
貫通孔を形成し、この状態において金メッキなどを施し
た後に、レジスト層を除去することによって形成され
る。
るいは無電解メッキによって形成される。具体的には、
第２のウエハＷf2の他面側にレジスト層を形成するとと
もにビアホール22ｂが露出するようにしてレジスト層に
貫通孔を形成し、この状態において金メッキなどを施し
た後に、レジスト層を除去することによって形成され
る。
【００３７】次に、図６および図７に示したように、同
一平面視形状とされた異方性導電膜30、第２の集合配線
板50Ｂ、異方性導電膜30、および第３のウエハＷf3のそ
れぞれを、これらの順序で、先に述べた方法と同様な方
法で積層する。すなわち、異方性導電膜30の樹脂成分30
ｂを加熱により軟化させるとともに、この状態におい
て、第３のウエハＷf3を他のウエハＷf1，Ｗf2側に押圧
しつつ樹脂成分30ｂを熱硬化させることによって行なわ
れる。こうすれば、ウエハＷf3と他のウエハＷf1，Ｗf2
とが、第２の集合配線板50Ｂを介して電気的に導通する
とともに、異方性導電膜30の樹脂成分30ｂによって機械
的に接続されて複数のウエハＷf1，Ｗf2，Ｗf3が積層さ
れたウエハユニットが得られる。
一平面視形状とされた異方性導電膜30、第２の集合配線
板50Ｂ、異方性導電膜30、および第３のウエハＷf3のそ
れぞれを、これらの順序で、先に述べた方法と同様な方
法で積層する。すなわち、異方性導電膜30の樹脂成分30
ｂを加熱により軟化させるとともに、この状態におい
て、第３のウエハＷf3を他のウエハＷf1，Ｗf2側に押圧
しつつ樹脂成分30ｂを熱硬化させることによって行なわ
れる。こうすれば、ウエハＷf3と他のウエハＷf1，Ｗf2
とが、第２の集合配線板50Ｂを介して電気的に導通する
とともに、異方性導電膜30の樹脂成分30ｂによって機械
的に接続されて複数のウエハＷf1，Ｗf2，Ｗf3が積層さ
れたウエハユニットが得られる。
【００３８】次いで、図８に示したように、ウエハユニ
ットの状態において、第１のウエハＷf1の他面側に、各
ビアホール22ａに対応してボール状の外部端子４を形成
する。これらの外部端子４は、たとえばハンダボールを
各ビアホール22ａに固着するなどして形成される。
ットの状態において、第１のウエハＷf1の他面側に、各
ビアホール22ａに対応してボール状の外部端子４を形成
する。これらの外部端子４は、たとえばハンダボールを
各ビアホール22ａに固着するなどして形成される。
【００３９】最後に、図８などにおいて仮想線で示した
ラインに沿ってウエハユニットを分画（ダイシング）す
ることによって、図１に示したような個々の半導体装置
１が得られる。
ラインに沿ってウエハユニットを分画（ダイシング）す
ることによって、図１に示したような個々の半導体装置
１が得られる。
【００４０】以上に説明した製造方法では、回路素子な
どを造り込んだウエハを分画して個々の半導体チップと
せずに、ウエハＷf1，Ｗf2，Ｗf3どうしを接続してウエ
ハユニットとした後に、この状態で外部端子４を形成
し、これを分割して半導体チップ２ａ，２ｂ，２ｃが積
層された形態の個々の半導体装置１（図１参照）が得ら
れるようになされている。
どを造り込んだウエハを分画して個々の半導体チップと
せずに、ウエハＷf1，Ｗf2，Ｗf3どうしを接続してウエ
ハユニットとした後に、この状態で外部端子４を形成
し、これを分割して半導体チップ２ａ，２ｂ，２ｃが積
層された形態の個々の半導体装置１（図１参照）が得ら
れるようになされている。
【００４１】このように、本実施形態の製造方法は、半
導体装置１が出来上がるまでのプロセスの全てがウエハ
状態で行なわれ、個別化された半導体チップの状態で作
業を行なうことがないため、作業工程が簡略化されると
ともに、作業効率が著しく改善される。しかも、ウエハ
ユニットを分画した状態で個々の半導体装置１とされる
ことから、半導体装置１の平面視サイズが半導体チップ
２ａ，２ｂ，２ｃのそれと同一であり（図１参照）、当
該半導体装置１は限りなく半導体チップの平面視サイズ
に近づけられて、小型化が達成されている。
導体装置１が出来上がるまでのプロセスの全てがウエハ
状態で行なわれ、個別化された半導体チップの状態で作
業を行なうことがないため、作業工程が簡略化されると
ともに、作業効率が著しく改善される。しかも、ウエハ
ユニットを分画した状態で個々の半導体装置１とされる
ことから、半導体装置１の平面視サイズが半導体チップ
２ａ，２ｂ，２ｃのそれと同一であり（図１参照）、当
該半導体装置１は限りなく半導体チップの平面視サイズ
に近づけられて、小型化が達成されている。
【００４２】また、本実施形態に係る製造方法によって
得られる半導体装置１は、３つの半導体チップ２ａ，２
ｂ，２ｃが積層され、システム化された恰好となってい
る（図１参照）。このため、当該半導体装置１を回路基
板に実装した場合には、１チップのスペースに３つの半
導体装置が同時に実装された恰好となり、回路基板にお
ける実質的な実装密度を高めることができる。
得られる半導体装置１は、３つの半導体チップ２ａ，２
ｂ，２ｃが積層され、システム化された恰好となってい
る（図１参照）。このため、当該半導体装置１を回路基
板に実装した場合には、１チップのスペースに３つの半
導体装置が同時に実装された恰好となり、回路基板にお
ける実質的な実装密度を高めることができる。
【００４３】なお、本実施形態では、３枚のウエハＷf
1，Ｗf2，Ｗf3を積層してウエハユニットを構成してい
たが、２枚のウエハによって、あるいは４枚以上のウエ
ハによってウエハユニットを構成して半導体装置を得る
場合においても、本願発明の技術思想を適用することが
できる。
1，Ｗf2，Ｗf3を積層してウエハユニットを構成してい
たが、２枚のウエハによって、あるいは４枚以上のウエ
ハによってウエハユニットを構成して半導体装置を得る
場合においても、本願発明の技術思想を適用することが
できる。
【００４４】また、本実施形態では、第１および第２の
ウエハＷf1，Ｗf2にビアホール22ａ，22ｂを形成する際
に、各ウエハＷf1，Ｗf2の他面側を研磨するなどしてそ
の厚みを小さくしたが、ビアホール22ａ，22ｂの形成に
際して、必ずしも各ウエハＷf1，Ｗf2の厚みを小さくす
る必要はない。
ウエハＷf1，Ｗf2にビアホール22ａ，22ｂを形成する際
に、各ウエハＷf1，Ｗf2の他面側を研磨するなどしてそ
の厚みを小さくしたが、ビアホール22ａ，22ｂの形成に
際して、必ずしも各ウエハＷf1，Ｗf2の厚みを小さくす
る必要はない。
【００４５】さらに、第１のウエハＷf1の一面および第
２のウエハＷf2の一面に形成されたバンプ端子21ａ，21
ｂの配置、あるいは第２のウエハＷf2の他面に形成され
たバンプ端子23ｂおよび第３のウエハＷf3の一面に形成
されたバンプ端子21ｃの配置が鏡像関係となるように形
成されている場合には、必ずも集合配線板50Ａ，50Ｂを
採用して各ウエハＷf1，Ｗf2，Ｗf3を接続する必要はな
い。
２のウエハＷf2の一面に形成されたバンプ端子21ａ，21
ｂの配置、あるいは第２のウエハＷf2の他面に形成され
たバンプ端子23ｂおよび第３のウエハＷf3の一面に形成
されたバンプ端子21ｃの配置が鏡像関係となるように形
成されている場合には、必ずも集合配線板50Ａ，50Ｂを
採用して各ウエハＷf1，Ｗf2，Ｗf3を接続する必要はな
い。
【００４６】その他、第１および第２のウエハＷf1，Ｗ
f2のビアホール22ａ，22ｂは、これらのウエハＷf1，Ｗ
f2を接続する以前において、個々のウエハＷf1，Ｗf2の
状態で予め形成しておいてもよく、研磨などによる第１
および第２のウエハＷf1，Ｗf2の厚みの削減もまた、各
ウエハＷf1，Ｗf2を接続する以前において、個々のウエ
ハＷf1，Ｗf2の状態で予め行なっておいてもよい。
f2のビアホール22ａ，22ｂは、これらのウエハＷf1，Ｗ
f2を接続する以前において、個々のウエハＷf1，Ｗf2の
状態で予め形成しておいてもよく、研磨などによる第１
および第２のウエハＷf1，Ｗf2の厚みの削減もまた、各
ウエハＷf1，Ｗf2を接続する以前において、個々のウエ
ハＷf1，Ｗf2の状態で予め行なっておいてもよい。
【図１】本願発明に係る製造方法によって得られる半導
体装置の一例を表す断面図である。
体装置の一例を表す断面図である。
【図２】本願発明に係る半導体装置の製造方法を説明す
るための斜視図である。
るための斜視図である。
【図３】本願発明に係る半導体装置の製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図４】本願発明に係る半導体装置の製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図５】本願発明に係る半導体装置の製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図６】本願発明に係る半導体装置の製造方法を説明す
るための斜視図である。
るための斜視図である。
【図７】本願発明に係る半導体装置の製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図８】本願発明に係る半導体装置の製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図９】従来の半導体装置の一例を表す断面図である。
【図１０】従来の半導体装置の他の例を表す断面図であ
る。
る。
１ 半導体装置 Ｗf1 第１のウエハ Ｗf2 第２のウエハ Ｗf3 第３のウエハ 30 異方性導電膜 30ａ 導電成分（異方性導電膜の） 30ｂ 樹脂成分（異方性導電膜の） ４ 外部端子 50Ａ 第１の集合配線板 50Ｂ 第２の集合配線板 21ａ バンプ端子（第１の半導体チップまたはウエハ
の） 21ｂ，23ｂ バンプ端子（第２の半導体チップまたはウ
エハの） 21ｃ バンプ端子（第３の半導体チップまたはウエハ
の） 50ａ，51ａ バンプ端子（第１の集合配線板または配線
板の） 50ｂ，51ｂ バンプ端子（第２の集合配線板または配線
板の） Ａ１ 領域（第１のウエハの） Ａ２ 領域（第１の集合配線板の）
の） 21ｂ，23ｂ バンプ端子（第２の半導体チップまたはウ
エハの） 21ｃ バンプ端子（第３の半導体チップまたはウエハ
の） 50ａ，51ａ バンプ端子（第１の集合配線板または配線
板の） 50ｂ，51ｂ バンプ端子（第２の集合配線板または配線
板の） Ａ１ 領域（第１のウエハの） Ａ２ 領域（第１の集合配線板の）
Claims (8)
- 【請求項１】 回路素子およびこれに導通する端子部が
形成された領域が一面側に複数設けられたウエハどうし
を、各々の領域の端子部どうしが互いに対向した状態で
電気的に導通するようにして接続する工程と、 一方のウエハにおける他面側に、当該ウエハの一面側に
設けられた各端子部に対して電気的に導通する複数の外
部端子を形成する工程と、 一方のウエハおよび他方のウエハを接続したウエハユニ
ットを、上記各領域毎に分割して個々の半導体装置とす
る工程と、 を含むことを特徴とする、半導体装置の製造方法。 - 【請求項２】 上記一方のウエハと上記他方のウエハと
を接続する工程は、上記一方のウエハの各端子部の配置
に対応して一面側に複数の端子部が形成され、かつ上記
他方のウエハの各端子部の配置に対応して他面側に複数
の端子部が形成された集合配線板を、上記各ウエハの間
に介在させ、上記集合配線板の端子部と上記各ウエハの
端子部のそれぞれとを電気的に接続する工程を含んでい
る、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 上記各ウエハと上記集合配線板との接続
は、絶縁性樹脂成分内に導体成分を分散させた形態を有
する異方性導電接着剤の上記導体成分を、各ウエハの端
子部と上記集合配線板の端子部との間に介在させて端子
部どうしを電気的に接続するとともに、上記一方のウエ
ハの一面と上記集合配線板の一面の間および上記他方の
ウエハの一面と上記集合配線板の他面との間の双方に、
上記樹脂成分を介在させて機械的に接続することによっ
て行なわれる、請求項２に記載の半導体装置の製造方
法。 - 【請求項４】 上記ウエハどうしの接続は、絶縁性樹脂
成分内に導体成分を分散させた形態を有する異方性導電
接着剤の上記導体成分を、上記各ウエハの端子部の間に
介在させて端子部どうしを電気的に接続するとともに、
上記各ウエハの一面の間に上記樹脂成分を介在させて機
械的に接続することによって行なわれる、請求項１に記
載の半導体装置の製造方法。 - 【請求項５】 上記ウエハどうしの接続は、上記各ウエ
ハの端子部どうしを導体ペーストを用いて直接的かつ電
気的に接続するとともに、上記各ウエハの一面をどうし
を樹脂接着剤を用いて機械的に接続することによって行
なわれる、請求項１に記載の半導体装置の製造方法。 - 【請求項６】 上記外部端子を形成する工程は、上記一
方のウエハの他面から、当該ウエハの一面側に形成され
た端子部が臨むようにして孔を形成した後に、この孔内
に導体を充填してビアホールを形成する工程を含んでい
る、請求項１ないし５のいずれかに記載の半導体装置の
製造方法。 - 【請求項７】 上記一方のウエハには、上記ビアホール
から突出するようにして上記外部端子が設けられる、請
求項６に記載の半導体装置の製造方法。 - 【請求項８】 上記一方のウエハおよび他方のウエハか
らなるウエハユニットを分割する以前において、上記他
方のウエハの他面に、当該ウエハの一面側に設けられた
各端子部に導通する接続用端子部を形成するとともに、
第３のウエハを、これに設けられた端子部と上記各接続
用端子部とが導通するようにして積層する工程をさらに
含んでいる、請求項１ないし７のいずれかに記載の半導
体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10784999A JP4034468B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置の製造方法 |
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| JP10784999A JP4034468B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000299432A true JP2000299432A (ja) | 2000-10-24 |
| JP4034468B2 JP4034468B2 (ja) | 2008-01-16 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP10784999A Expired - Fee Related JP4034468B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP4034468B2 (ja) |
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