JP2010016374A - 積層チップパッケージおよびその製造方法 - Google Patents

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Abstract

【課題】積層チップパッケージを低コストで短時間に大量生産することを可能にする。
【解決手段】積層チップパッケージは、それぞれデバイスが形成された第１の面とその反対側の第２の面とを有する半導体チップを含み、積層された複数の階層部分を備えている。複数の階層部分は、半導体チップの第１の面同士が対向するように配置された対の階層部分を一対以上含んでいる。積層チップパッケージの製造方法は、各々が積層チップパッケージの複数の階層部分にそれぞれ対応する階層部分を複数含む複数の基礎構造物１１０を積層して積層基礎構造物を作製し、この積層基礎構造物を用いて複数の積層チップパッケージを作製する。積層基礎構造物を作製する工程では、それぞれ第１および第２の面を有する第１および第２の研磨前基礎構造物を作製し、これらを、第１の面同士が対向するように張り合わせ、第２の面を研磨して第１および第２の基礎構造物１１０を作製する。
【選択図】図８

Description

本発明は、積層された複数のチップを含む積層チップパッケージおよびその製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数のチップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数のチップを含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。
貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。
また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。
また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。
また、貫通電極方式では、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しいという問題点がある。すなわち、貫通電極方式によって製造された積層チップパッケージでは、上下のチップの貫通電極同士が例えば半田によって接続されている。そのため、この積層チップパッケージから不良チップを取り外す際には、不良チップと他のチップとの間の半田を加熱により溶融させる必要がある。しかし、これにより、良品チップ間の半田も溶融するため、良品チップ間の半田が酸化したり、流れ出したりして、良品チップ間の電気的接続の不良が発生するおそれがある。そのため、貫通電極方式では、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しく、その結果、積層チップパッケージの歩留まりが低くなると共に、コストが高くなる。
特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウェハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つ側面に配線を形成することが記載されている。
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書
Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月
特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。
特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数のチップを含む積層チップパッケージを低コストで短時間に大量生産することを可能にする積層チップパッケージおよびその製造方法を提供することにある。
本発明の第１の積層チップパッケージは、積層された複数の階層部分を備えている。複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面とを有する半導体チップを含んでいる。複数の階層部分は、半導体チップの第１の面同士が対向するように配置された対の階層部分を一対以上含んでいる。
本発明の第２の積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面と４つの側面を有する半導体チップと、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有している。複数の電極の各々は、配線が配置された本体の少なくとも１つの側面に配置され且つ絶縁部によって囲まれた端面を有している。配線は、複数の階層部分における複数の電極の端面に接続されている。複数の階層部分は、半導体チップの第１の面同士が対向するように配置された対の階層部分を一対以上含んでいる。
本発明の第２の積層チップパッケージにおいて、一対の階層部分は、第１の半導体チップを含む第１の階層部分と第２の半導体チップを含む第２の階層部分よりなり、第１の半導体チップは、所定の順序で配列された複数の第１の端子を有し、第２の半導体チップは、複数の第１の端子に対応して所定の順序で配列された複数の第２の端子を有し、第１の階層部分は、複数の電極として、複数の第１の端子に接続された複数の第１の電極を有し、第２の階層部分は、複数の電極として、複数の第２の端子に接続された複数の第２の電極を有していてもよい。この場合、第１の半導体チップと第２の半導体チップの第１の面同士が対向するように第１の階層部分と第２の階層部分が配置された状態で同一方向から見たときに、複数の第２の端子の配列の順序は複数の第１の端子の配列の順序とは逆であり、本体の少なくとも１つの側面に配置された複数の第１の電極の端面は、対応する複数の第１の端子の配列と同じ順序で配列され、本体の少なくとも１つの側面に配置された複数の第２の電極の端面は、対応する複数の第２の端子の配列とは逆の順序で配列されていてもよい。
本発明の第１の積層チップパッケージの製造方法は、積層された複数の階層部分を備え、複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面とを有する半導体チップを含み、複数の階層部分は、半導体チップの第１の面同士が対向するように配置された対の階層部分を一対以上含む積層チップパッケージを製造する方法である。
本発明の第１の積層チップパッケージの製造方法は、積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を、積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、複数の積層チップパッケージを作製する工程とを備えている。
積層基礎構造物を作製する工程は、
互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける第１の面に処理を施すことによって、複数の半導体チップ予定部が配列され、且つ半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第１の研磨前基礎構造物を作製する工程と、
互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける第１の面に処理を施すことによって、複数の半導体チップ予定部が配列され、且つ半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第２の研磨前基礎構造物を作製する工程と、
第１の研磨前基礎構造物の第１の面と第２の研磨前基礎構造物の第１の面とが対向するように、第１の研磨前基礎構造物と第２の研磨前基礎構造物とを張り合わせる工程と、
第１の研磨前基礎構造物が研磨により薄くされることによって形成された第１の基礎構造物と第２の研磨前基礎構造物が研磨により薄くされることによって形成された第２の基礎構造物との積層体が得られるように、張り合わされた状態の第１の研磨前基礎構造物と第２の研磨前基礎構造物のそれぞれの第２の面を研磨する工程とを含んでいる。
本発明の第１の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、更に、それぞれ第１の研磨前基礎構造物を作製する工程から研磨する工程までの一連の工程を経て作製された複数の積層体を張り合わせる工程を含んでいてもよい。
本発明の第２の積層チップパッケージの製造方法によって製造される積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面と４つの側面を有する半導体チップと、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有している。複数の電極の各々は、配線が配置された本体の少なくとも１つの側面に配置され且つ絶縁部によって囲まれた端面を有している。配線は、複数の階層部分における複数の電極の端面に接続されている。複数の階層部分は、半導体チップの第１の面同士が対向するように配置された対の階層部分を一対以上含んでいる。
本発明の第２の積層チップパッケージの製造方法は、積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を、積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、複数の積層チップパッケージを作製する工程とを備えている。
本発明の第２の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、
互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける第１の面に処理を施すことによって、複数の半導体チップ予定部が配列され、且つ半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第１の基礎構造物前ウェハを作製する工程と、
互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける第１の面に処理を施すことによって、複数の半導体チップ予定部が配列され、且つ半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第２の基礎構造物前ウェハを作製する工程と、
第１の基礎構造物前ウェハに対して、少なくとも１つの半導体チップ予定部に隣接するように延び、第１の基礎構造物前ウェハの第１の面において開口し、且つ溝の底部が第１の基礎構造物前ウェハの第２の面に達しない１以上の溝を形成し、１以上の溝を埋めるように、後に絶縁部の一部となる絶縁層を形成し、一部が絶縁層の上に配置されるように、複数の電極を形成して、第１の基礎構造物前ウェハの第１および第２の面に対応する第１および第２の面を有する第１の研磨前基礎構造物を作製する工程と、
第２の基礎構造物前ウェハに対して、少なくとも１つの半導体チップ予定部に隣接するように延び、第２の基礎構造物前ウェハの第１の面において開口し、且つ溝の底部が第２の基礎構造物前ウェハの第２の面に達しない１以上の溝を形成し、１以上の溝を埋めるように、後に絶縁部の一部となる絶縁層を形成し、一部が絶縁層の上に配置されるように、複数の電極を形成して、第２の基礎構造物前ウェハの第１および第２の面に対応する第１および第２の面を有する第２の研磨前基礎構造物を作製する工程と、
第１の研磨前基礎構造物の第１の面と第２の研磨前基礎構造物の第１の面とが対向するように、第１の研磨前基礎構造物と第２の研磨前基礎構造物とを張り合わせる工程と、
第１の研磨前基礎構造物が研磨により薄くされることによって形成された第１の基礎構造物と第２の研磨前基礎構造物が研磨により薄くされることによって形成された第２の基礎構造物との積層体が得られるように、張り合わされた状態の第１の研磨前基礎構造物と第２の研磨前基礎構造物のそれぞれの第２の面を研磨する工程とを含んでいる。
本発明の第２の積層チップパッケージの製造方法において、一対の階層部分は、第１の半導体チップを含む第１の階層部分と第２の半導体チップを含む第２の階層部分よりなり、第１の半導体チップは、所定の順序で配列された複数の第１の端子を有し、第２の半導体チップは、複数の第１の端子に対応して所定の順序で配列された複数の第２の端子を有し、第１の階層部分は、複数の電極として、複数の第１の端子に接続された複数の第１の電極を有し、第２の階層部分は、複数の電極として、複数の第２の端子に接続された複数の第２の電極を有していてもよい。この場合、第１の半導体チップと第２の半導体チップの第１の面同士が対向するように第１の階層部分と第２の階層部分が配置された状態で同一方向から見たときに、複数の第２の端子の配列の順序は複数の第１の端子の配列の順序とは逆であり、本体の少なくとも１つの側面に配置された複数の第１の電極の端面は、対応する複数の第１の端子の配列と同じ順序で配列され、本体の少なくとも１つの側面に配置された複数の第２の電極の端面は、対応する複数の第２の端子の配列とは逆の順序で配列されてもよい。
また、本発明の第２の積層チップパッケージの製造方法において、研磨する工程では、第１の研磨前基礎構造物における１以上の溝が露出するまで第１の研磨前基礎構造物の第２の面を研磨し、第２の研磨前基礎構造物における１以上の溝が露出するまで第２の研磨前基礎構造物の第２の面を研磨してもよい。
また、本発明の第２の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、更に、それぞれ第１の基礎構造物前ウェハを作製する工程から研磨する工程までの一連の工程を経て作製された複数の積層体を張り合わせる工程を含んでいてもよい。
第１の研磨前基礎構造物を作製する工程と第２の研磨前基礎構造物を作製する工程では、それぞれ、複数の電極の形成と同時に、絶縁層の上にアライメントマークを形成し、複数の積層体を張り合わせる工程では、アライメントマークを利用して、複数の積層体の位置合わせを行ってもよい。この場合、絶縁層は透明であってもよい。
また、本発明の第２の積層チップパッケージの製造方法において、複数の積層チップパッケージを作製する工程は、積層基礎構造物を切断することによって、複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に本体となる複数の本体予定部を含む本体集合体を作製する工程と、本体集合体における各本体予定部に対してそれぞれ配線を形成する工程と、配線の形成後、複数の本体予定部が互いに分離されてそれぞれ本体となることによって複数の積層チップパッケージが形成されるように、本体集合体を切断する工程とを含んでいてもよい。この場合、本体集合体を作製する工程において、溝が延びる方向に沿って切断面が形成されるように絶縁層を切断し、これにより、絶縁層の切断面によって絶縁部の少なくとも１つの端面の一部が形成され、且つ複数の電極の端面が露出してもよい。
また、配線を形成する工程では、複数の本体集合体を、複数の階層部分の積層方向に並べた後、この複数の本体集合体における各本体予定部に対してそれぞれ配線を形成してもよい。
また、第１の研磨前基礎構造物を作製する工程と第２の研磨前基礎構造物を作製する工程では、それぞれ、複数の電極の形成と同時に、絶縁層の上にアライメントマークを形成し、配線を形成する工程では、アライメントマークを利用して、複数の階層部分の積層方向に並べる複数の本体集合体の位置合わせを行ってもよい。この場合、絶縁層は透明であってもよい。
本発明の積層チップパッケージおよびその製造方法によれば、積層チップパッケージを低コストで短時間に大量生産することが可能になるという効果を奏する。
本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。 図１に示した積層チップパッケージに含まれる一対の階層部分を分解して示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハの一部を示す断面図である。 図３に示した工程に続く工程で作製される研磨前基礎構造物本体の一部を示す断面図である。 図４に示した工程に続く工程で作製される構造物の一部を示す断面図である。 図５に示した工程に続く工程で作製される研磨前基礎構造物の一部を示す断面図である。 図６に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図７に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図３に示した工程で作製される基礎構造物前ウェハを示す斜視図である。 図９に示した基礎構造物前ウェハにおける半導体チップ予定部の内部の構造の一例を示す断面図である。 図４に示した工程で作製される研磨前基礎構造物本体の一部を示す斜視図である。 図６に示した工程で作製される研磨前基礎構造物の一部を示す斜視図である。 図８に示した工程で作製される基礎構造物の一部を示す斜視図である。 図８に示した第１の基礎構造物における複数の端子および複数の電極の配置の一例を示す平面図である。 図８に示した第２の基礎構造物における複数の端子および複数の電極の配置の一例を示す平面図である。 図８に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図１６に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図１７に示した工程に続く工程で作製される積層基礎構造物の一部を示す断面図である。 図１７に示した工程に続く工程で作製される積層基礎構造物を示す斜視図である。 図１８に示した工程に続く工程で作製される本体集合体の一部を示す断面図である。 図２０に示した工程で作製される本体集合体の一例を示す斜視図である。 図２０に示した工程で作製される本体集合体の他の例を示す斜視図である。 図２０に示した工程で作製される本体集合体の一部を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法において、複数の本体集合体を並べる方法の一例を示す説明図である。 それぞれ治具が張り付けられた複数の本体集合体が並べられた状態を示す斜視図である。 それぞれ治具が張り付けられていない複数の本体集合体が並べられた状態を示す斜視図である。 配線が形成された後の本体集合体の一部を示す斜視図である。 本体集合体を切断して作製された複数の積層チップパッケージを示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの使用例を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの他の使用例を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの更に他の使用例を示す斜視図である。 本発明の第２の実施の形態に係る積層チップパッケージに含まれる１つの階層部分を示す斜視図である。 本発明の第２の実施の形態における研磨前基礎構造物本体の一部を示す斜視図である。 本発明の第３の実施の形態に係る積層チップパッケージの斜視図である。 本発明の第３の実施の形態に係る積層チップパッケージに含まれる１つの階層部分を示す斜視図である。 本発明の第３の実施の形態における研磨前基礎構造物本体の一部を示す断面図である。
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成について説明する。図１は、本実施の形態に係る積層チップパッケージの斜視図である。図１に示したように、本実施の形態に係る積層チップパッケージ１は、直方体形状の本体２を備えている。本体２は、上面２ａ、下面２ｂ、互いに反対側を向いた第１の側面２ｃおよび第２の側面２ｄ、ならびに互いに反対側を向いた第３の側面２ｅおよび第４の側面２ｆを有している。
積層チップパッケージ１は、更に、本体２の少なくとも１つの側面に配置された配線を備えている。図１に示した例では、積層チップパッケージ１は、本体２の第１の側面２ｃに配置された第１の配線３Ａと、本体２の第２の側面２ｄに配置された第２の配線３Ｂとを備えている。
本体２は、積層された複数の階層部分を含んでいる。図１には、一例として、本体２が、下から順に配置された８つの階層部分１１，１２，１３，１４，１５，１６，１７，１８を含んでいる例を示している。しかし、本体２に含まれる階層部分の数は８つに限らず、複数であればよい。以下の説明では、任意の階層部分に関しては、符号１０を付して表す。
本体２は、更に、最も上に配置された階層部分１８の上に積層された端子層２０を含んでいる。上下に隣接する２つの階層部分の間、および階層部分１８と端子層２０の間は、それぞれ、接着剤によって接合されている。階層部分１１〜１８と端子層２０は、いずれも、上面と、下面と、４つの側面とを有している。端子層２０は、上面と下面を有する端子層本体２１と、この端子層本体２１の上面に配置された複数のパッド状端子２２とを含んでいる。複数のパッド状端子２２は、積層チップパッケージ１における外部接続端子として機能する。複数のパッド状端子２２のうちのいくつかは、本体２の側面２ｃに配置された端面を有し、この端面に第１の配線３Ａが接続されている。複数のパッド状端子２２のうちの他のいくつかは、本体２の側面２ｄに配置された端面を有し、この端面に第２の配線３Ｂが接続されている。
図２は、図１に示した積層チップパッケージ１に含まれる一対の階層部分を分解して示す斜視図である。図２には、一対の階層部分として階層部分１１，１２の対を示しているが、階層部分１３，１４、階層部分１５，１６、階層部分１７，１８の各対も、図２に示した階層部分１１，１２の対と同様の構成である。
図２に示したように、階層部分１１，１２は、それぞれ半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。階層部分１１，１２は、それぞれに含まれる半導体チップ３０の第１の面３０ａ同士が対向するように配置されている。図１に示した積層チップパッケージ１は、半導体チップ３０の第１の面３０ａ同士が対向するように配置された対の階層部分１０を、４対含んでいる。
階層部分１１，１２は、それぞれ、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。絶縁部３１は、配線が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図２に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。また、この例では、絶縁部３１は、半導体チップ３０の第１の面３０ａも覆っている。
また、図２に示した例では、複数の電極３２は、複数の第１の電極３２Ａと、複数の第２の電極３２Ｂとを含んでいる。複数の第１の電極３２Ａの各々は、本体２の第１の側面２ｃに配置され且つ絶縁部３１によって囲まれた端面３２Ａａを有している。複数の第２の電極３２Ｂの各々は、本体２の第２の側面２ｄに配置され且つ絶縁部３１によって囲まれた端面３２Ｂａを有している。本体２の第１の側面２ｃに配置された第１の配線３Ａは、複数の階層部分１０における複数の第１の電極３２Ａの端面３２Ａａに接続されている。本体２の第２の側面２ｄに配置された第２の配線３Ｂは、複数の階層部分１０における複数の第２の電極３２Ｂの端面３２Ｂａに接続されている。以下、任意の電極に関しては符号３２を付して表し、任意の電極３２の端面に関しては符号３２ａを付して表す。
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ３０を含む積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。
また、積層チップパッケージ１は、互いに異なる種類のメモリを構成するメモリチップとしての複数の半導体チップ３０を含んでいてもよい。また、積層チップパッケージ１は、メモリチップとしての半導体チップ３０と、メモリチップを制御するコントローラとしての半導体チップ３０とを含んでいてもよい。
また、半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージ１は、特にＳｉＰを実現するのに適している。
半導体チップ３０の歩留まりが高い場合には、積層チップパッケージ１に不良の半導体チップ３０が含まれることによる積層チップパッケージ１のリワーク（作り直し）の可能性が低いため、本体２に含まれる階層部分の数を８や１６のように多くしてもよい。一方、半導体チップ３０の歩留まりが低い場合には、積層チップパッケージ１のリワークを容易にするために、本体２に含まれる階層部分の数は、２や４のように少ない方が好ましい。
次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法は、積層基礎構造物を作製する工程と、この積層基礎構造物を用いて、複数の積層チップパッケージ１を作製する工程とを備えている。積層基礎構造物を作製する工程では、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分１０を複数含み、後にそれら対応する階層部分１０のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を、積層チップパッケージ１の複数の階層部分１０の積層の順序に対応させて積層して、積層基礎構造物を作製する。複数の基礎構造物の各々は、同種の階層部分１０を複数含んでいてもよい。
以下、図３ないし図１９を参照して、本実施の形態に係る積層チップパッケージ１の製造方法における積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハを作製する。
図３は、１つの基礎構造物前ウェハを作製する工程を示している。この工程では、互いに反対側を向いた第１の面１００ａおよび第２の面１００ｂを有する１つの半導体ウェハ１００における第１の面１００ａに処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含み、後に複数の半導体チップ３０となる複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１における複数の半導体チップ予定部３０Ｐは、後に同種の複数の半導体チップ３０となるものであってもよい。基礎構造物前ウェハ１０１は、半導体ウェハ１００の第１の面１００ａに対応する第１の面１０１ａと、半導体ウェハ１００の第２の面１００ｂに対応する第２の面１０１ｂとを有している。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。
半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。基礎構造物前ウェハ１０１において、第１の面１０１ａは、デバイスが形成されているデバイス形成面である。複数の半導体チップ予定部３０Ｐの各々は、基礎構造物前ウェハ１０１の第１の面１０１ａに配置された複数のパッド状の端子３４を有している。
図９は、基礎構造物前ウェハ１０１を示す斜視図である。図９に示したように、基礎構造物前ウェハ１０１には、縦方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように横方向に延びる複数のスクライブライン１０２Ａと、横方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように縦方向に延びる複数のスクライブライン１０２Ｂとが形成されている。
図１０は、図９に示した基礎構造物前ウェハ１０１における半導体チップ予定部３０Ｐの内部の構造の一例を示す断面図である。ここでは、半導体チップ予定部３０Ｐに、デバイスとして、フラッシュメモリにおける複数のメモルセルが形成されている例を示す。図１０は、半導体チップ予定部３０Ｐに形成されたデバイスとしての複数のメモルセルのうちの１つを示している。このメモリセル４０は、半導体ウェハ１００よりなるＰ型シリコン基板４１の表面（半導体ウェハ１００の第１の面１００ａ）の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。
積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハ１０１は、いずれも、図３を参照して説明した工程によって作製される。
図４は、図３に示した工程に続く工程を示している。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａの全体を覆うように、フォトレジスト等よりなる保護膜１０３を形成する。次に、基礎構造物前ウェハ１０１に対して、少なくとも１つの半導体チップ予定部３０Ｐに隣接するように延び、且つ基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する１以上の溝１０４を形成する。ここでは、図４に示したように、複数の溝１０４を形成するものとする。隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。研磨前基礎構造物本体１０５は、複数の半導体チップ予定部３０Ｐを含んでいる。また、研磨前基礎構造物本体１０５は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０５ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０５ｂと、第１の面１０５ａにおいて開口する複数の溝１０４とを有している。研磨前基礎構造物本体１０５において、第１の面１０５ａは、デバイスが形成されているデバイス形成面である。
複数の溝１０４は、図９に示したスクライブライン１０２Ａ，１０２Ｂに沿って形成される。また、溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば１０〜１５０μｍの範囲内である。溝１０４の深さは、例えば３０〜１５０μｍの範囲内である。溝１０４は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。
図１１は、図４に示した工程で作製される研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、複数の溝１０４は、複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂとを含んでいる。複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂは、互いに直交する方向に延びている。なお、図１１には、１つの第１の溝１０４Ａと１つの第２の溝１０４Ｂのみを示している。第１の溝１０４Ａは、図９に示したスクライブライン１０２Ａに沿って形成され、第２の溝１０４Ｂは、図９に示したスクライブライン１０２Ｂに沿って形成されている。
図５は、図４に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の端子３４を覆うように、絶縁層１０６を形成する。この絶縁層１０６は、後に絶縁部３１の一部となるものである。次に、絶縁層１０６に、複数の端子３４を露出させるための複数の開口部１０６ａを形成する。
絶縁層１０６は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層１０６は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。絶縁層１０６が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１０６に開口部１０６ａを形成することができる。絶縁層１０６が感光性を有しない材料によって形成されている場合には、絶縁層１０６を選択的にエッチングすることによって、絶縁層１０６に開口部１０６ａを形成することができる。
また、絶縁層１０６は、複数の溝１０４を埋める第１層と、この第１層および複数の端子３４を覆う第２層とを含んでいてもよい。この場合には、開口部１０６ａは、第２層に形成される。第１層と第２層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第２層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第２層に開口部１０６ａを形成することができる。第２層が感光性を有しない材料によって形成されている場合には、第２層を選択的にエッチングすることによって、第２層に開口部１０６ａを形成することができる。
また、絶縁層１０６は、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁層１０６を形成することにより、後にダイシングソーによって絶縁層１０６を切断する場合に、絶縁層１０６の切断が容易になる。
また、絶縁層１０６は、透明であることが好ましい。絶縁層１０６が透明であることにより、後に絶縁層１０６の上に形成されるアライメントマークを、絶縁層１０６を通して容易に認識することが可能になる。
図６は、図５に示した工程に続く工程を示している。この工程では、一部が絶縁層１０６の上に配置されるように、複数の電極３２を形成する。各電極３２は、開口部１０６ａを通して端子３４に接続される。図１２は、図６に示した工程で作製される構造物の一部を示している。なお、図６および図１２には、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２同士が連結されている例を示している。しかし、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２は連結されていなくてもよい。
電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２は、例えばフレームめっき法によって形成される。この場合には、まず、絶縁層１０６の上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトリソグラフィによりフォトレジスト層をパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、電極３２の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。
図１２に示したように、複数の電極３２を形成する工程では、複数の電極３２の形成と同時に、絶縁層１０６の上に複数のアライメントマーク１０７を形成する。アライメントマーク１０７は、溝１０４の上方の位置に配置される。アライメントマーク１０７の材料および形成方法は、電極３２と同様である。
このようにして、図６および図１２に示す研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、研磨前基礎構造物本体１０５と、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、後に絶縁部３１の一部となる絶縁層１０６と、一部が絶縁層１０６の上に配置された複数の電極３２と、絶縁層１０６の上に配置された複数のアライメントマーク１０７とを備えている。また、研磨前基礎構造物１０９は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の研磨前基礎構造物１０９は、いずれも、図４ないし図６を参照して説明した工程によって作製される。
図７は、図６に示した工程に続く工程を示している。この工程では、２つの研磨前基礎構造物１０９を、それらの第１の面１０９ａ同士が対向するように、絶縁性の接着剤によって張り合わせて、２つの研磨前基礎構造物１０９を含む積層体を作製する。接着剤によって形成される絶縁層１１１は、電極３２を覆い、絶縁部３１の一部となる。絶縁層１１１は、透明であることが好ましい。以下、図７に示した２つの研磨前基礎構造物１０９のうちの下側の研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。また、第１の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第１の基礎構造物前ウェハ１０１と呼ぶ。また、図７に示した２つの研磨前基礎構造物１０９のうちの上側の研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。また、第２の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第２の基礎構造物前ウェハ１０１と呼ぶ。
次に、図７に示した積層体における両面、すなわち第１の研磨前基礎構造物１０９の第２の面１０９ｂおよび第２の研磨前基礎構造物１０９の第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図７において、破線は、研磨後の第２の面１０９ｂの位置を示している。
図８は、上述のようにして両面が研磨された後の積層体を示している。第１の研磨前基礎構造物１０９の第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が形成される。以下、この基礎構造物１１０を第１の基礎構造物１１０と呼ぶ。同様に、第２の研磨前基礎構造物１０９の第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が形成される。以下、この基礎構造物１１０を第２の基礎構造物１１０と呼ぶ。第１および第２の基礎構造物１１０の厚みは、それぞれ、例えば３０〜１００μｍである。各基礎構造物１１０は、研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。
上述のように２つの研磨前基礎構造物１０９を含む積層体の両面を研磨する工程では、積層体の一方の面を研磨した後、この研磨された面に、図８に示した板状の治具１１２を張り付けた後、他方の面の研磨を行う。このように積層体の研磨後の面に治具１１２を張り付けることにより、その後の工程において、積層体の取り扱いが容易になると共に積層体が損傷を受けることを防止することができる。また、絶縁層１０６，１１１が透明である場合には、治具１１２としてアクリル板、ガラス板等の透明なものを用いることにより、いずれも透明な治具１１２および絶縁層１０６，１１１を通して、積層体に含まれる２つの基礎構造物１１０におけるアライメントマーク１０７を見ることが可能になる。これにより、後で説明するように、図８に示した積層体を２つ以上積層する際に、アライメントマーク１０７を利用して、積層体同士の位置合わせを行うことが可能になる。
図１３は、図８に示した工程で作製される基礎構造物１１０の一部を示している。前述のように、複数の溝１０４が露出するまで、研磨前基礎構造物１０９の第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。半導体チップ３０の第１の面３０ａは半導体ウェハ１００の第１の面１００ａに対応し、半導体チップ３０の第２の面３０ｂは半導体ウェハ１００の第２の面１００ｂに対応する。半導体チップ３０の複数の端子３４は、第１の面３０ａに配置されている。
ここで、図１４および図１５を参照して、第１の基礎構造物１１０における複数の端子３４および複数の電極３２の配置と、第２の基礎構造物１１０における複数の端子３４および複数の電極３２の配置の一例について説明する。図１４は、第１の基礎構造物１１０の第１の面１１０ａ側から見たときの、第１の基礎構造物１１０の複数の端子３４および複数の電極３２を示している。図１５は、第２の基礎構造物１１０の第２の面１１０ｂ側から見たときの第２の基礎構造物１１０の複数の端子３４および複数の電極３２を示している。後に、図１４および図１５に示したスクライブライン１０２Ａに沿って基礎構造物１１０が切断されることにより、本体２の１つの側面に配置される複数の電極３２の端面が形成される。
ここで、図１４に示した第１の基礎構造物１１０に含まれる半導体チップ３０を第１の半導体チップ３０と呼び、図１５に示した第２の基礎構造物１１０に含まれる半導体チップ３０を第２の半導体チップ３０と呼ぶ。
図１４に示したように、第１の半導体チップ３０は、所定の順序で配列された複数の第１の端子３４を有している。ここで、図１４に示したように、複数の第１の端子３４のうち、半導体チップ３０の第１の面３０ａの１つの辺に沿って配列された９つの端子に着目する。図１４では、この９つの端子を、記号Ａ〜Ｉを付して示している。第１の半導体チップ３０において、端子Ａ〜Ｉは、図１４における左側から右側へ向かう方向にＡ〜Ｉの順に１列に配列されている。
図１５に示した第２の半導体チップ３０は、図１４に示した第１の半導体チップ３０の第１の端子３４に対応して所定の順序で配列された複数の第２の端子３４を有している。特に、第２の半導体チップ３０は、第１の半導体チップ３０の端子Ａ〜Ｉに対応し、これと同様に配列された端子Ａ〜Ｉを有している。半導体チップ３０の第１の面３０ａから見た場合には、第１の半導体チップ３０の端子Ａ〜Ｉの配列の順序と第２の半導体チップ３０の端子Ａ〜Ｉの配列の順序は同じである。しかし、第１の半導体チップ３０と第２の半導体チップ３０が、第１の面３０ａ同士が対向するように配置された状態では、図１４および図１５に示したように、同一方向例えば第２の半導体チップ３０の第２の面３０ｂ側から見たときに、第２の半導体チップ３０の端子Ａ〜Ｉの配列の順序は、第１の半導体チップ３０の端子Ａ〜Ｉの配列の順序とは逆になる。
ここで、後に図１４および図１５に示したスクライブライン１０２Ａの位置に形成されることになる複数の電極３２の端面についても、半導体チップ３０の端子Ａ〜Ｉに対応するものを記号Ａ〜Ｉで表す。図１４に示したように、第１の基礎構造物１１０では、同一方向から見たときに、スクライブライン１０２Ａの位置に形成されることになる複数の電極３２の端面Ａ〜Ｉは、対応する複数の端子Ａ〜Ｉの配列と同じ順序で配列されている。言い換えると、第１の基礎構造物１１０における複数の電極３２は、複数の電極３２の端面Ａ〜Ｉの配列が、対応する複数の端子Ａ〜Ｉの配列と同じ順序になるようなパターンで形成されている。
これに対し、図１５に示したように、第２の基礎構造物１１０では、同一方向から見たときに、スクライブライン１０２Ａの位置に形成されることになる複数の電極３２の端面Ａ〜Ｉは、対応する複数の端子Ａ〜Ｉの配列とは逆の順序で配列されている。言い換えると、第２の基礎構造物１１０における複数の電極３２は、複数の電極３２の端面Ａ〜Ｉの配列が、対応する複数の端子Ａ〜Ｉの配列とは逆の順序になるようなパターンで形成されている。
図１４および図１５に示した第１および第２の基礎構造物１１０を含む積層基礎構造物を用いて作製された積層チップパッケージ１では、同一方向から見たときに、第２の半導体チップ３０の端子Ａ〜Ｉの配列の順序は、第１の半導体チップ３０の端子Ａ〜Ｉの配列の順序とは逆であり、本体２の１つの側面に配置され、第１の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面は、対応する端子Ａ〜Ｉの配列と同じ順序で配列され、本体２の１つの側面に配置され、第２の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面は、対応する端子Ａ〜Ｉの配列とは逆の順序で配列される。その結果、本体２の１つの側面において、第１の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面と、第２の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面は、同じ順序で配列される。
ここで、積層チップパッケージ１に含まれる一対の階層部分において、同様に配列された複数の端子３４を有する第１および第２の半導体チップ３０を、第１の面３０ａ同士が対向するように配置し、第１および第２の半導体チップ３０における対応する端子３４同士を接続する場合について考える。この場合、図１４および図１５に示した第１および第２の基礎構造物１１０における複数の端子３４および複数の電極３２の配置の例によれば、本体２の１つの側面において、第１の半導体チップ３０の複数の端子３４に接続された複数の電極３２の端面と、第２の半導体チップ３０の複数の端子３４に接続された複数の電極３２の端面とが同じ順序で配列される。これにより、第１および第２の半導体チップ３０における対応する端子３４同士を配線３によって容易に接続することが可能になる。
なお、ここまで、図１４および図１５に示した半導体チップ３０の第１の面３０ａの１つの辺に沿って配列された複数の端子３４とそれに接続された複数の電極３２について説明してきたが、この説明は、上記の辺とは反対側の辺に沿って配列された複数の端子３４とそれに接続された複数の電極３２についても当てはまる。
図１６は、図８に示した工程に続く工程を示している。この工程では、図８に示したように、２つの基礎構造物１１０を含み、治具１１２に張り付けられた積層体を２つ用意し、これらを接着剤によって接合して、４つの基礎構造物１１０を含む新たな積層体を作製する。図１６において、符号１１６は、接着剤によって形成された接着層を示している。ここで、前述のように、絶縁層１０６，１１１が透明である場合には、治具１１２としてアクリル板、ガラス板等の透明なものを用いることにより、いずれも透明な治具１１２および絶縁層１０６，１１１を通して、積層体に含まれる２つの基礎構造物１１０におけるアライメントマーク１０７を見ることが可能になる。これにより、後で説明するように、それぞれ２つの基礎構造物１１０を含む２つの積層体を接合する際に、アライメントマーク１０７を利用して、積層体同士の位置合わせを行うことが可能になる。
図１７は、図１６に示した工程に続く工程を示している。この工程では、図１６に示したように４つの基礎構造物１１０を含む積層体を２つ用意し、これらを接着剤によって接合して、８つの基礎構造物１１０を含む新たな積層体を作製する。
図１８および図１９は、図１７に示した工程に続く工程を示す。この工程では、図１７に示した工程で作製された８つの基礎構造物１１０を含む積層体における最も上に配置された基礎構造物１１０の上に、更に端子用ウェハ１２０を積層して、積層基礎構造物１１５を作製する。端子用ウェハ１２０は、樹脂、セラミック等の絶縁材料によって形成された板状のウェハ本体１２１を有している。ウェハ本体１２１は、後に互いに分離されてそれぞれ端子層本体２１となる複数の端子層本体予定部２１Ｐを含んでいる。端子用ウェハ１２０は、更に、ウェハ本体１２１の上面に配置された複数組のパッド状端子２２を有している。１組のパッド状端子２２は、１つの端子層本体予定部２１Ｐに配置されている。なお、図１８および図１９には、隣接する２つの端子層本体予定部２１Ｐの境界において、２つの端子層本体予定部２１Ｐの各々に配置された複数のパッド状端子２２同士が連結されている例を示している。しかし、隣接する２つの端子層本体予定部２１Ｐの各々に配置された複数のパッド状端子２２は連結されていなくてもよい。ウェハ本体１２１は透明であってもよい。この場合、ウェハ本体１２１の上面において、隣接する２つの端子層本体予定部２１Ｐの境界の位置にアライメントマークを設けてもよい。
本実施の形態において、積層基礎構造物１１５を作製する工程は、第１の基礎構造物前ウェハ１０１を作製する工程と、第２の基礎構造物前ウェハ１０１を作製する工程と、第１の基礎構造物前ウェハ１０１を用いて第１の研磨前基礎構造物１０９を作製する工程と、第２の基礎構造物前ウェハ１０１を用いて第２の研磨前基礎構造物１０９を作製する工程と、第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９の第１の面１０９ａ同士が対向するように、第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９とを張り合わせる工程と、張り合わされた状態の第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９のそれぞれの第２の面１０９ｂを研磨する工程とを含んでいる。
第１および第２の基礎構造物前ウェハ１０１は、いずれも、図３を参照して説明した工程によって作製される。第１および第２の研磨前基礎構造物１０９は、いずれも、図４ないし図６を参照して説明した工程によって作製される。張り合わされた状態の第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９のそれぞれの第２の面１０９ｂを研磨する工程によって、第１の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第１の基礎構造物１１０と第２の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第２の基礎構造物１１０との積層体が得られる。
単独の状態の研磨前基礎構造物１０９に対して研磨を行って基礎構造物１１０を作製すると、基礎構造物１１０が例えば３０〜１００μｍのように薄くなるために、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。また、基礎構造物１１０において半導体チップ３０と絶縁層１０６の熱膨張係数が異なることから、基礎構造物１１０が薄くなると、基礎構造物１１０が丸まってしまい、この点からも、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。
本実施の形態では、第１の面１０９ａ同士が対向するように第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９とを張り合わせ、この張り合わされた状態の第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９のそれぞれの第２の面１０９ｂを研磨する。これにより、第１の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第１の基礎構造物１１０と第２の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第２の基礎構造物１１０との積層体が得られる。この第１および第２の基礎構造物１１０を含む積層体の強度は、単独の状態の基礎構造物１１０に比べて大きい。そのため、本実施の形態によれば、第１および第２の基礎構造物１１０の取り扱いが容易になると共に、第１および第２の基礎構造物１１０が損傷を受け難くなる。
また、本実施の形態では、第１の面１１０ａ同士が対向するように張り合わされた第１および第２の基礎構造物１１０を含む積層体が得られる。第１および第２の基礎構造物１１０に、それぞれ、単独の状態では基礎構造物１１０を丸めるように作用する応力が存在する場合、本実施の形態によれば、第１および第２の基礎構造物１１０の応力を相殺することができる。そのため、本実施の形態によれば、第１および第２の基礎構造物１１０の平坦性を維持することができる。
以下、積層基礎構造物１１５を用いて、複数の積層チップパッケージ１を作製する工程について説明する。この工程では、まず、図２０に示したように、ダイシングソーによって、図１３における第１の溝１０４Ａに沿って、積層基礎構造物１１５を切断して、複数の本体集合体１３０を作製する。図２１は本体集合体１３０の一例を示し、図２２は本体集合体１３０の他の例を示している。図２１および図２２に示したように、本体集合体１３０は、積層チップパッケージ１の複数の階層部分１０の積層方向と直交する一方向に配列され、それぞれ後に本体２となる複数の本体予定部２Ｐを含んでいる。図２１に示した本体集合体１３０は、端子用ウェハ１２０のウェハ本体１２１が透明で、ウェハ本体１２１の上面において、隣接する２つの端子層本体予定部２１Ｐの境界の位置に、アライメントマーク１２３が設けられた積層基礎構造物１１５を切断して得られたものである。図２２に示した本体集合体１３０は、ウェハ本体１２１の上面にアライメントマーク１２３が設けられていない積層基礎構造物１１５を切断して得られたものである。なお、図２１および図２２には、本体集合体１３０が５つの本体予定部２Ｐを含む例を示したが、本体集合体１３０に含まれる本体予定部２Ｐの数は複数であればよい。
積層基礎構造物１１５の切断は、積層基礎構造物１１５を板状の治具または一般的にウェハのダイシングの際に使用されるウェハシートに張り付けた状態で行ってもよい。図２０は、積層基礎構造物１１５を板状の治具１２５に張り付けた状態で、積層基礎構造物１１５の切断を行った例を示している。また、図２０では、治具１２５は切断されていないが、積層基礎構造物１１５と共に治具１２５も切断してもよい。
図２１および図２２に示したように、本体集合体１３０は、上面と、下面と、４つの側面を有している。本体集合体１３０の下面には、治具１２６を張り付けてもよい。この治具１２６は、積層基礎構造物１１５を切断する際に積層基礎構造物１１５に張り付けた治具１２５が切断されて形成されたものであってもよい。
積層基礎構造物１１５を切断する工程では、図１３における第１の溝１０４Ａが延びる方向に沿って切断面が形成されるように絶縁層１０６が切断される。図２３は、積層基礎構造物１１５を切断することによって作製された本体集合体１３０の一部を示している。図２３に示したように、絶縁層１０６は、切断されることにより、絶縁部３１の一部である絶縁層３１Ａとなる。また、絶縁層１０６の切断面、すなわち絶縁層３１Ａの切断面３１Ａａによって、絶縁部３１の端面３１ａの一部が形成される。
積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断される際に、電極３２を覆う絶縁層１１３も切断される。絶縁層１１３は、切断されることにより、絶縁部３１の他の一部である絶縁層３１Ｂとなる。また、絶縁層１１３の切断面、すなわち絶縁層３１Ｂの切断面３１Ｂａによって、絶縁部３１の端面３１ａの他の一部が形成される。
また、積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断されることによって、絶縁部３１の端面３１ａから複数の電極３２の端面３２ａが露出する。端面３２ａは、絶縁部３１によって囲まれている。
積層基礎構造物１１５を切断することにより、本体集合体１３０の４つの側面のうち、複数の本体予定部２Ｐが並ぶ方向に平行な２つの側面に、それぞれ、複数の電極３２の端面３２ａが現れる。より詳しく説明すると、本体集合体１３０の１つの側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ａの端面３２Ａａが現れ、この側面とは反対側の本体集合体１３０の側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ｂの端面３２Ｂａが現れる。
複数の積層チップパッケージ１を作製する工程では、積層基礎構造物１１５を切断した後、複数の電極３２の端面３２ａが現れる本体集合体１３０の２つの側面を研磨する。次に、本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３Ａ，３Ｂを形成する。この配線３Ａ，３Ｂを形成する工程では、複数の本体集合体１３０を、複数の階層部分１０の積層方向に並べた後、この複数の本体集合体１３０における各本体予定部２Ｐに対して同時に配線３Ａ，３Ｂを形成してもよい。これにより、短時間で、多数の本体予定部２Ｐに対して配線３Ａ，３Ｂを形成することが可能になる。
図２４は、複数の本体集合体１３０を並べる方法の一例を示している。この例では、チップの位置の認識および制御が可能なチップボンディング装置を利用して、テーブル１４２上において、それぞれ治具１２６が張り付けられた複数の本体集合体１３０を、位置合わせを行いながら複数の階層部分１０の積層方向に並べている。図２４において、符号１４１は、チップを保持するためのヘッドを示している。この例では、治具１２６が張り付けられた状態の本体集合体１３０をヘッド１４１によって保持し、本体集合体１３０の位置の認識および制御を行いながら、本体集合体１３０をテーブル１４２上の所望の位置に配置している。図２５は、それぞれ治具１２６が張り付けられた複数の本体集合体１３０が、複数の階層部分１０の積層方向に並べられた状態を表している。なお、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。
複数の本体集合体１３０を並べる際には、チップボンディング装置が備えている画像認識装置によって、本体集合体１３０の外縁の位置や、本体集合体１３０の側面に現れている電極３２の端面３２ａの位置を認識することにより、本体集合体１３０の位置の認識および制御を行うことが可能になる。
また、それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を、位置合わせを行いながら、複数の階層部分１０の積層方向に並べてもよい。図２６は、このようにして並べられた複数の本体集合体１３０を表している。この場合も、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。
それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を並べる場合において、絶縁部３１および端子層本体２１となる部分が透明で、アライメントマーク１０７，１２３の少なくとも一方を観察可能な場合には、チップボンディング装置が備えている画像認識装置によって、アライメントマーク１０７，１２３の少なくとも一方を認識することにより、本体集合体１３０の位置の認識および制御を行ってもよい。この場合には、画像認識装置によって、図２４において符号１４３で示す矢印方向からアライメントマークを観察する。
次に、図２７を参照して、配線３Ａ，３Ｂを形成する工程について説明する。この工程では、本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３Ａ，３Ｂを形成する。配線３Ａ，３Ｂは、例えばフレームめっき法によって形成される。この場合には、まず、配線３Ａを形成すべき本体集合体１３０の側面上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトレジストフィルムをフォトリソグラフィによりパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、配線３Ａの一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３Ａが形成される。次に、配線３Ｂを形成すべき本体集合体１３０の側面上に、配線３Ａの形成方法と同様の方法によって配線３Ｂを形成する。図２７は、配線３Ａ，３Ｂが形成された後の本体集合体１３０の一部を示している。
次に、図２８を参照して、本体集合体１３０を切断する工程について説明する。この工程では、本体集合体１３０に含まれる複数の本体予定部２Ｐが互いに分離されてそれぞれ本体２となることによって複数の積層チップパッケージ１が形成されるように、本体集合体１３０を切断する。このようにして、図２８に示したように、積層チップパッケージ１が複数個同時に製造される。
本実施の形態に係る積層チップパッケージ１は、そのままの状態で、１つの電子部品として使用することが可能である。例えば、積層チップパッケージ１は、複数の複数のパッド状端子２２が下を向くように配線基板上に配置することにより、フリップチップ法によって配線基板に実装することができる。
また、例えば、積層チップパッケージ１を使用する装置に、積層チップパッケージ１を収容する凹部が設けられている場合には、複数のパッド状端子２２が上を向くようにして、凹部内に積層チップパッケージ１を挿入し、複数のパッド状端子２２を装置内の回路に接続することができる。
図２９は、積層チップパッケージ１の使用例を示している。この例では、積層チップパッケージ１の複数のパッド状端子２２にそれぞれボンディングワイヤ１６０の一端を接続している。ボンディングワイヤ１６０の他端は、積層チップパッケージ１を使用する装置における端子に接続される。
図３０および図３１は、積層チップパッケージ１の他の使用例を示している。この例では、複数のピン１６１を有するリードフレームに積層チップパッケージ１を取り付け、積層チップパッケージ１をモールド樹脂によって封止している。積層チップパッケージ１の複数のパッド状端子２２は、複数のピン１６１に接続されている。モールド樹脂は、積層チップパッケージ１を保護する保護層１６２となる。図３０は、複数のピン１６１が水平方向に延びている例を示している。図３１は、複数のピン１６１が下方に向けて折り曲げられた例を示している。
以上説明したように、本実施の形態によれば、積層された複数のチップ３０を含み、高集積化の可能な積層チップパッケージ１を実現することができる。本実施の形態に係る積層チップパッケージ１は、上面、下面および４つの側面を有する本体２と、この本体２の少なくとも１つの側面に配置された配線３とを備えている。本体２は、積層された複数の階層部分１０を含んでいる。複数の階層部分１０の各々は、デバイスが形成された第１の面とその反対側の第２の面と４つの側面を有する半導体チップ３０と、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。絶縁部３１は、配線３が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。複数の電極３２の各々は、配線３が配置された本体２の少なくとも１つの側面に配置され且つ絶縁部３１によって囲まれた端面３２ａを有している。配線３は、複数の階層部分１０における複数の電極３２の端面３２ａに接続されている。
本実施の形態では、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。
また、本実施の形態では、複数の半導体チップ３０間の電気的接続を、本体２の少なくとも１つの側面に配置された配線３によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、チップ３０が熱によって損傷を受けることを防止することができる。
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
また、貫通電極方式では、上下のチップの貫通電極同士が例えば半田によって接続されているため、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しい。これに対し、本実施の形態では、積層チップパッケージ１に１つ以上の不良の半導体チップ３０が含まれていた場合に、その不良チップを良品のチップと容易に交換することが可能である。すなわち、不良チップを良品のチップと交換する場合には、まず、例えば研磨によって配線３を除去する。次に、少なくとも不良の半導体チップ３０を含む階層部分１０と他の階層部分１０とが分離するように、本体２を分解して、不良の半導体チップ３０を取り出す。本実施の形態では、上下に隣接する２つの階層部分１０は接着剤によって接合されているので、これらの分離は容易である。次に、不良の半導体チップ３０の代りに良品の半導体チップ３０を用いて、本体２を再構築する。次に、再構築された本体２において配線３を形成すべき側面を研磨した後、この側面に配線３を形成する。
また、本実施の形態に係る積層チップパッケージの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージのコストを低減することができる。
以上のことから、本実施の形態によれば、積層チップパッケージ１を低コストで短時間に大量生産することが可能になる。
また、本実施の形態に係る積層チップパッケージの製造方法によれば、積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ１を、高い歩留まりで製造することが可能になる。
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。本実施の形態に係る積層チップパッケージ１の外観は、第１の実施の形態と同様に、図１に示したようになる。
図３２は、本実施の形態における１つの階層部分１０を示す斜視図である。本実施の形態では、半導体チップ３０の第３の側面３０ｅと第４の側面３０ｆは、それぞれ、本体２の第３の側面２ｅと第４の側面２ｆに配置されている。半導体チップ３０の第１の側面３０ｃと第２の側面３０ｄは、それぞれ、本体の第１の側面２ｃと第２の側面２ｄに向いている。また、本実施の形態では、絶縁部３１は、半導体チップ３０の４つの側面のうち、第１の側面３０ｃと第２の側面３０ｄを覆っているが、第３の側面３０ｅと第４の側面３０ｆは覆っていない。
次に、図３３を参照して、本実施の形態に係る積層チップパッケージ１の製造方法が第１の実施の形態とは異なる点について説明する。図３３は、本実施の形態において、図４に示した工程で作製される研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、図４に示した工程において、複数の溝１０４として、図９に示した複数のスクライブライン１０２Ａに沿った複数の第１の溝１０４Ａのみを形成する。すなわち、本実施の形態では、第１の実施の形態では形成していた、複数のスクライブライン１０２Ｂに沿った複数の第２の溝１０４Ｂ（図１１参照）を形成しない。本実施の形態では、図２８に示した工程において、スクライブライン１０２Ｂに沿って本体集合体１３０が切断され、これにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。また、スクライブライン１０２Ｂに沿って本体集合体１３０が切断されることにより、半導体チップ３０の第３の側面３０ｅと第４の側面３０ｆが形成される。
本実施の形態によれば、第１の実施の形態に比べて、１つの階層部分１０において半導体チップ３０が占める領域の割合を大きくすることができ、その結果、積層チップパッケージ１における集積度を大きくすることが可能になる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図３４は、本実施の形態に係る積層チップパッケージ１の斜視図である。図３４に示したように、本実施の形態に係る積層チップパッケージ１は、本体２の少なくとも１つの側面に配置された配線３として、本体２の第１の側面２ｃに配置された配線３Ａのみを備え、第１および第２の実施の形態では本体２の第２の側面２ｄに配置されていた配線３Ｂ（図１参照）は備えていない。また、本実施の形態では、端子層２０に含まれる複数のパッド状端子２２は、全て、本体２の側面２ｃに配置された端面を有するものになっている。複数のパッド状端子２２の端面には、配線３Ａが接続されている。
図３５は、本実施の形態における１つの階層部分１０を示す斜視図である。図３５に示したように、本実施の形態では、半導体チップ３０の第２の側面３０ｄ、第３の側面３０ｅ、第４の側面３０ｆは、それぞれ、本体２の第２の側面２ｄ、第３の側面２ｅ、第４の側面２ｆに配置されている。半導体チップ３０の第１の側面３０ｃは、本体の第１の側面２ｃに向いている。また、本実施の形態では、絶縁部３１は、半導体チップ３０の４つの側面のうち、第１の側面３０ｃを覆っているが、第２の側面３０ｄ、第３の側面３０ｅおよび４の側面３０ｆは覆っていない。
また、本実施の形態では、階層部分１０は、半導体チップ３０に接続された複数の電極３２として、複数の第１の電極３２Ａのみを含んでいる。複数の電極３２Ａの各々は、本体２の第１の側面２ｃに配置され且つ絶縁部３１によって囲まれた端面３２Ａａを有している。本体２の第１の側面２ｃに配置された配線３Ａは、複数の階層部分１０における複数の電極３２Ａの端面３２Ａａに接続されている。
次に、図３６を参照して、本実施の形態に係る積層チップパッケージ１の製造方法が第１の実施の形態とは異なる点について説明する。図３６は、本実施の形態における研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、図３に示した工程で基礎構造物前ウェハ１０１を作製した後、基礎構造物前ウェハ１０１の第１の面１０１ａの全体を覆うように、フォトレジスト等よりなる保護膜１０３を形成する。次に、基礎構造物前ウェハ１０１に対して、少なくとも１つの半導体チップ予定部３０Ｐに隣接するように延び、且つ基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。これにより、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
本実施の形態では、複数の溝１０４として、図９に示した複数のスクライブライン１０２Ａのうち、１つ置きのスクライブライン１０２Ａに沿った複数の第１の溝１０４Ａのみを形成する。すなわち、本実施の形態では、隣り合う２つの溝１０４Ａの間に存在する２つの半導体チップ予定部３０Ｐの間には溝は形成されない。図３６において、符号２０２を付した一点鎖線は、隣り合う２つの溝１０４Ａの間に存在する２つの半導体チップ予定部３０Ｐの境界を示している。
本実施の形態では、積層基礎構造物１１５を切断して、複数の本体集合体１３０を作製する工程（図２０参照）において、複数のスクライブライン１０２Ａの各々に沿って積層基礎構造物１１５が切断される。溝１０４Ａが形成されたスクライブライン１０２Ａの位置では、図２３に示したように、溝１０４Ａ内に形成された絶縁層１０６が切断されて絶縁層３１Ａが形成され、電極３２を覆う絶縁層１１３が切断されて絶縁層３１Ｂが形成される。また、絶縁層３１Ａの切断面３１Ａａと絶縁層３１Ｂの切断面３１Ｂａとによって、絶縁部３１の端面３１ａが形成される。
一方、溝１０４Ａが形成されていないスクライブライン１０２Ａの位置、すなわち図３６において符号２０２を付した一点鎖線で示す位置では、複数の本体集合体１３０を作製する工程（図２０参照）において、スクライブライン１０２Ａに沿って積層基礎構造物１１５が切断されることにより、半導体チップ３０の第２の側面３０ｄが形成される。
また、第２の実施の形態と同様に、本実施の形態においても、複数のスクライブライン１０２Ｂに沿った複数の第２の溝１０４Ｂ（図１１参照）は形成されない。本実施の形態では、図２８に示した工程において、スクライブライン１０２Ｂに沿って本体集合体１３０が切断され、これにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。また、スクライブライン１０２Ｂに沿って本体集合体１３０が切断されることにより、半導体チップ３０の第３の側面３０ｅと第４の側面３０ｆが形成される。
本実施の形態によれば、第１および第２の実施の形態に比べて、１つの階層部分１０において半導体チップ３０が占める領域の割合を大きくすることができ、その結果、積層チップパッケージ１における集積度を大きくすることが可能になる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、複数の本体集合体１３０を並べて、この複数の本体集合体１３０における各本体予定部２Ｐに対して同時に配線３を形成したが、複数の本体集合体１３０を並べずに、１つの本体集合体１３０における各本体予定部２Ｐに対して配線３を形成してもよい。
また、配線３が形成された後の本体集合体１３０を切断して本体２を形成した後、本体集合体１３０を切断することによって本体２に形成された面に、更に他の配線を形成してもよい。
また、積層チップパッケージ１の本体２は、端子層２０を含まずに、配線３の一部が外部接続端子を兼ねていてもよい。
１…積層チップパッケージ、２…本体、３Ａ，３Ｂ…配線、１１〜１８…階層部分、３０…半導体チップ、３１…絶縁部、３２…電極、１０１…基礎構造物前ウェハ、１０４…溝、１０９…研磨前基礎構造物、１１０…基礎構造物、１１５…積層基礎構造物。

Claims (15)

  1. 積層された複数の階層部分を備え、
    前記複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面とを有する半導体チップを含み、
    前記複数の階層部分は、前記半導体チップの第１の面同士が対向するように配置された対の階層部分を一対以上含むことを特徴とする積層チップパッケージ。
  2. 上面、下面および４つの側面を有する本体と、
    前記本体の少なくとも１つの側面に配置された配線とを備え、
    前記本体は、積層された複数の階層部分を含み、
    前記複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面と４つの側面を有する半導体チップと、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
    前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
    前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
    前記配線は、前記複数の階層部分における複数の電極の端面に接続され、
    前記複数の階層部分は、前記半導体チップの第１の面同士が対向するように配置された対の階層部分を一対以上含むことを特徴とする積層チップパッケージ。
  3. 一対の階層部分は、第１の半導体チップを含む第１の階層部分と第２の半導体チップを含む第２の階層部分よりなり、
    前記第１の半導体チップは、所定の順序で配列された複数の第１の端子を有し、
    前記第２の半導体チップは、前記複数の第１の端子に対応して所定の順序で配列された複数の第２の端子を有し、
    前記第１の階層部分は、前記複数の電極として、前記複数の第１の端子に接続された複数の第１の電極を有し、
    前記第２の階層部分は、前記複数の電極として、前記複数の第２の端子に接続された複数の第２の電極を有し、
    前記第１の半導体チップと第２の半導体チップの第１の面同士が対向するように前記第１の階層部分と第２の階層部分が配置された状態で同一方向から見たときに、前記複数の第２の端子の配列の順序は前記複数の第１の端子の配列の順序とは逆であり、前記本体の前記少なくとも１つの側面に配置された複数の第１の電極の端面は、対応する複数の第１の端子の配列と同じ順序で配列され、前記本体の前記少なくとも１つの側面に配置された複数の第２の電極の端面は、対応する複数の第２の端子の配列とは逆の順序で配列されていることを特徴とする請求項２記載の積層チップパッケージ。
  4. 積層された複数の階層部分を備え、前記複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面とを有する半導体チップを含み、前記複数の階層部分は、前記半導体チップの第１の面同士が対向するように配置された対の階層部分を一対以上含む積層チップパッケージを製造する方法であって、
    前記積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を、前記積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して、積層基礎構造物を作製する工程と、
    前記積層基礎構造物を用いて、複数の積層チップパッケージを作製する工程とを備え、
    前記積層基礎構造物を作製する工程は、
    互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける前記第１の面に処理を施すことによって、複数の半導体チップ予定部が配列され、且つ前記半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第１の研磨前基礎構造物を作製する工程と、
    互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける前記第１の面に処理を施すことによって、複数の半導体チップ予定部が配列され、且つ前記半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第２の研磨前基礎構造物を作製する工程と、
    前記第１の研磨前基礎構造物の第１の面と前記第２の研磨前基礎構造物の第１の面とが対向するように、前記第１の研磨前基礎構造物と前記第２の研磨前基礎構造物とを張り合わせる工程と、
    前記第１の研磨前基礎構造物が研磨により薄くされることによって形成された第１の基礎構造物と前記第２の研磨前基礎構造物が研磨により薄くされることによって形成された第２の基礎構造物との積層体が得られるように、張り合わされた状態の前記第１の研磨前基礎構造物と前記第２の研磨前基礎構造物のそれぞれの第２の面を研磨する工程とを含むことを特徴とする積層チップパッケージの製造方法。
  5. 前記積層基礎構造物を作製する工程は、更に、それぞれ前記第１の研磨前基礎構造物を作製する工程から前記研磨する工程までの一連の工程を経て作製された複数の積層体を張り合わせる工程を含むことを特徴とする請求項４記載の積層チップパッケージの製造方法。
  6. 上面、下面および４つの側面を有する本体と、
    前記本体の少なくとも１つの側面に配置された配線とを備え、
    前記本体は、積層された複数の階層部分を含み、
    前記複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面と４つの側面を有する半導体チップと、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
    前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
    前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
    前記配線は、前記複数の階層部分における複数の電極の端面に接続され、
    前記複数の階層部分は、前記半導体チップの第１の面同士が対向するように配置された対の階層部分を一対以上含む積層チップパッケージを製造する方法であって、
    前記積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を、前記積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して、積層基礎構造物を作製する工程と、
    前記積層基礎構造物を用いて、複数の積層チップパッケージを作製する工程とを備え、
    前記積層基礎構造物を作製する工程は、
    互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける前記第１の面に処理を施すことによって、複数の半導体チップ予定部が配列され、且つ前記半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第１の基礎構造物前ウェハを作製する工程と、
    互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける前記第１の面に処理を施すことによって、複数の半導体チップ予定部が配列され、且つ前記半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第２の基礎構造物前ウェハを作製する工程と、
    前記第１の基礎構造物前ウェハに対して、少なくとも１つの半導体チップ予定部に隣接するように延び、前記第１の基礎構造物前ウェハの第１の面において開口し、且つ溝の底部が前記第１の基礎構造物前ウェハの第２の面に達しない１以上の溝を形成し、前記１以上の溝を埋めるように、後に前記絶縁部の一部となる絶縁層を形成し、一部が前記絶縁層の上に配置されるように、前記複数の電極を形成して、前記第１の基礎構造物前ウェハの第１および第２の面に対応する第１および第２の面を有する第１の研磨前基礎構造物を作製する工程と、
    前記第２の基礎構造物前ウェハに対して、少なくとも１つの半導体チップ予定部に隣接するように延び、前記第２の基礎構造物前ウェハの第１の面において開口し、且つ溝の底部が前記第２の基礎構造物前ウェハの第２の面に達しない１以上の溝を形成し、前記１以上の溝を埋めるように、後に前記絶縁部の一部となる絶縁層を形成し、一部が前記絶縁層の上に配置されるように、前記複数の電極を形成して、前記第２の基礎構造物前ウェハの第１および第２の面に対応する第１および第２の面を有する第２の研磨前基礎構造物を作製する工程と、
    前記第１の研磨前基礎構造物の第１の面と前記第２の研磨前基礎構造物の第１の面とが対向するように、前記第１の研磨前基礎構造物と前記第２の研磨前基礎構造物とを張り合わせる工程と、
    前記第１の研磨前基礎構造物が研磨により薄くされることによって形成された第１の基礎構造物と前記第２の研磨前基礎構造物が研磨により薄くされることによって形成された第２の基礎構造物との積層体が得られるように、張り合わされた状態の前記第１の研磨前基礎構造物と前記第２の研磨前基礎構造物のそれぞれの第２の面を研磨する工程とを含むことを特徴とする積層チップパッケージの製造方法。
  7. 一対の階層部分は、第１の半導体チップを含む第１の階層部分と第２の半導体チップを含む第２の階層部分よりなり、
    前記第１の半導体チップは、所定の順序で配列された複数の第１の端子を有し、
    前記第２の半導体チップは、前記複数の第１の端子に対応して所定の順序で配列された複数の第２の端子を有し、
    前記第１の階層部分は、前記複数の電極として、前記複数の第１の端子に接続された複数の第１の電極を有し、
    前記第２の階層部分は、前記複数の電極として、前記複数の第２の端子に接続された複数の第２の電極を有し、
    前記第１の半導体チップと第２の半導体チップの第１の面同士が対向するように前記第１の階層部分と第２の階層部分が配置された状態で同一方向から見たときに、前記複数の第２の端子の配列の順序は前記複数の第１の端子の配列の順序とは逆であり、前記本体の前記少なくとも１つの側面に配置された複数の第１の電極の端面は、対応する複数の第１の端子の配列と同じ順序で配列され、前記本体の前記少なくとも１つの側面に配置された複数の第２の電極の端面は、対応する複数の第２の端子の配列とは逆の順序で配列されることを特徴とする請求項６記載の積層チップパッケージの製造方法。
  8. 前記研磨する工程では、前記第１の研磨前基礎構造物における１以上の溝が露出するまで前記第１の研磨前基礎構造物の第２の面を研磨し、前記第２の研磨前基礎構造物における１以上の溝が露出するまで前記第２の研磨前基礎構造物の第２の面を研磨することを特徴とする請求項６記載の積層チップパッケージの製造方法。
  9. 前記積層基礎構造物を作製する工程は、更に、それぞれ前記第１の基礎構造物前ウェハを作製する工程から前記研磨する工程までの一連の工程を経て作製された複数の積層体を張り合わせる工程を含むことを特徴とする請求項６記載の積層チップパッケージの製造方法。
  10. 前記第１の研磨前基礎構造物を作製する工程と前記第２の研磨前基礎構造物を作製する工程では、それぞれ、前記複数の電極の形成と同時に、前記絶縁層の上にアライメントマークを形成し、
    前記複数の積層体を張り合わせる工程では、前記アライメントマークを利用して、前記複数の積層体の位置合わせを行うことを特徴とする請求項９記載の積層チップパッケージの製造方法。
  11. 前記絶縁層は透明であることを特徴とする請求項１０記載の積層チップパッケージの製造方法。
  12. 前記複数の積層チップパッケージを作製する工程は、
    前記積層基礎構造物を切断することによって、前記複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に前記本体となる複数の本体予定部を含む本体集合体を作製する工程と、
    前記本体集合体における各本体予定部に対してそれぞれ前記配線を形成する工程と、
    前記配線の形成後、複数の本体予定部が互いに分離されてそれぞれ前記本体となることによって複数の前記積層チップパッケージが形成されるように、前記本体集合体を切断する工程とを含み、
    前記本体集合体を作製する工程において、前記溝が延びる方向に沿って切断面が形成されるように前記絶縁層を切断し、これにより、前記絶縁層の前記切断面によって前記絶縁部の前記少なくとも１つの端面の一部が形成され、且つ前記複数の電極の端面が露出することを特徴とする請求項６記載の積層チップパッケージの製造方法。
  13. 前記配線を形成する工程では、複数の前記本体集合体を、前記複数の階層部分の積層方向に並べた後、この複数の本体集合体における各本体予定部に対してそれぞれ前記配線を形成することを特徴とする請求項１２記載の積層チップパッケージの製造方法。
  14. 前記第１の研磨前基礎構造物を作製する工程と前記第２の研磨前基礎構造物を作製する工程では、それぞれ、前記複数の電極の形成と同時に、前記絶縁層の上にアライメントマークを形成し、
    前記配線を形成する工程では、前記アライメントマークを利用して、前記複数の階層部分の積層方向に並べる前記複数の本体集合体の位置合わせを行うことを特徴とする請求項１３記載の積層チップパッケージの製造方法。
  15. 前記絶縁層は透明であることを特徴とする請求項１４記載の積層チップパッケージの製造方法。
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