JP6300301B2 - 半導体装置および半導体装置の製造方法 - Google Patents

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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81122—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors by detecting inherent features of, or outside, the semiconductor or solid-state body
    • H01L2224/81129—Shape or position of the other item
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    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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Description

半導体装置および半導体装置の製造方法に関する。
特許文献１は、複数の半導体チップの集合体である半導体ウエハを積層させたウエハ積層構造物を開示している。積層された各半導体ウエハは、各半導体ウエハに形成されたバンプおよびシリコン貫通ビアによってそれぞれが接続されている。ウエハ積層構造物は、半導体チップの間に設定された所定のダイシングラインに沿って切断されて、半導体チップが個片化される。
特開２０１１−７１４４１号公報
複数の半導体チップを積み重ねた構造を有する半導体装置では、その製造工程において、複数の半導体ウエハを積層した後に貫通電極を形成するＶｉａ−Ｌａｓｔ（Ｂａｃｋ−Ｖｉａ）方式が採用されることがある。
Ｖｉａ−Ｌａｓｔ方式では、複数の半導体装置を積層した後、露光機（たとえば、赤外線顕微鏡）によって検出されたアライメントマークに基づいて貫通電極を形成するためのマスクが配置される。より具体的には、露光機から半導体ウエハに対して照射された光（赤外線）には、半導体ウエハをそのまま通過（透過）するものと、アライメントマークによって反射されるものとがある。露光機は、この反射光により、アライメントマークを検出している。貫通電極を形成するためのマスクは、このように検出されたアライメントマークを指標として配置される。そして、当該マスクを介することにより半導体ウエハに貫通電極が形成される。
しかしながら、半導体装置の集積化・複雑化が進むに伴って、アライメントマークが形成される位置によっては、不必要な情報（たとえば、複数の配線層を形成するための導電材料等）が露光機によって検出される結果、アライメントマークを正確に検出することが困難となる場合がある。したがって、このような問題に対して何ら対策を施していない特許文献１に記載の発明では、貫通電極を形成するためのマスクの位置合わせが困難となり、貫通電極を正確な位置に形成できなくなる問題を生じる。
そこで、本発明の目的は、複数の半導体チップを積み重ねた構造を有する半導体装置において、正確な位置に貫通電極を形成できる半導体装置およびその製造方法を提供することである。
上記目的を達成するための半導体装置は、接合対象物と、前記接合対象物の表面に互いの表面が対向するように配置されたチップとを備える半導体装置であって、前記チップは、前記チップの前記表面に形成された多層配線構造と、前記接合対象物と電気的に接続されるように前記多層配線構造に形成された接続電極と、前記接続電極と電気的に分離されるように前記多層配線構造に形成されたアライメント集合体と、前記接続電極と電気的に分離されるように前記多層配線構造に形成され、前記アライメント集合体よりも上層の位置で前記アライメント集合体を覆うように形成された導電体膜とを含む。
このような半導体装置は、たとえば、以下のような半導体装置の製造方法により製造できる。
半導体装置の製造方法は、半導体基板の表面に、外部との電気接続のための接続電極を表面に有する多層配線構造を形成する工程と、前記半導体基板を前記表面を下方に向けた姿勢で、接合対象物に積層する積層工程とを含み、前記多層配線構造を形成する工程は、前記多層配線構造にアライメント集合体を形成する工程と、前記アライメント集合体よりも上層の位置で、前記アライメントマークを覆うように導電体膜を形成する工程とを含む。
この製造方法によれば、半導体基板は、表面を下方に向けた姿勢で、接合対象物に積層される。したがって、接合対象物に積層された半導体基板の裏面を法線方向から見た場合、多層配線構造に形成されたアライメント集合体の下側から当該アライメント集合体を覆う導電体膜が形成された構成が得られる。このアライメント集合体と導電体膜とによって、一つのアライメントマークが構成されている。
この構成の下で、アライメントマークを検出する場合、露光機から半導体基板の裏面に向かって光が照射される。導電体膜およびアライメント集合体が形成された領域以外の領域に入射した入射光は、導電体膜およびアライメント集合体によって反射されることなく、そのまま半導体基板および／または接合対象物を透過するため、露光機によって検出されないか、または検出されたとしても不必要な情報が多数含まれる。
一方、導電体膜およびアライメント集合体が形成された領域に入射した入射光は、当該導電体膜およびアライメント集合体の両方により反射される。この反射光は、導電体膜およびアライメント集合体の各反射面から半導体基板を通過して露光機に至る光路を通り、当該露光機により検出される。しかも、導電体膜は、アライメント集合体の下側に配置されているため、導電体膜よりもさらに下方の層で光が反射されることを効果的に抑制できる。これにより、導電体膜およびアライメント集合体が形成された領域と、そうでない領域とのコントラストを取り易くなるので、露光機によって導電体膜およびアライメント集合体によって反射された反射光（すなわち、アライメントマーク）を良好に検出できる。その結果、後の工程において、貫通電極を形成するためのマスクを半導体基板の裏面に正確に配置できるので、貫通電極を正確な位置に形成できる。
前記半導体装置において、前記チップは、半導体基板に形成された貫通電極をさらに含んでいてもよい。
前記半導体装置の製造方法において、前記積層工程の後、前記半導体基板の前記裏面に、貫通電極を形成するための開口が選択的に形成されたマスクを配置するマスク配置工程と、前記マスクを介して前記半導体基板に貫通電極を形成する貫通電極形成工程をさらに含んでいてもよい。
この製造方法によれば、半導体基板を接合対象物に積層した後に貫通電極が形成されるＶｉａ−Ｌａｓｔ（Ｂａｃｋ−Ｖｉａ）方式が採用されている。貫通電極を形成するためのマスクは、露光機によって検出された前述のアライメントマークを指標として配置される。その結果、当該マスクを半導体基板の裏面上に正確に配置できるので、半導体基板の適切な位置に貫通電極を形成できる。
前記半導体装置の製造方法は、前記マスクには、前記アライメント集合体に対応したマークがさらに形成されており、前記積層工程の後、前記マスク配置工程に先立って、前記アライメント集合体を露光機によって検出する検出工程と、前記検出工程の後、前記マスク配置工程に先立って、検出された前記アライメント集合体と前記マークとに基づいて、前記半導体基板の前記裏面に対する前記マスクの配置位置を決定する工程とをさらに含むことが好ましい。
前記半導体装置において、前記導電体膜は、前記接続電極と同一の層に形成されていてもよい。
前記半導体装置の製造方法は前記導電体膜を形成する工程は、前記導電体膜を前記接続電極と同一の層に形成する工程を含んでいてもよい。この製造方法によれば、導電体膜と接続電極とを同一の工程で形成できるので、製造工程を簡略化できる。
前記半導体装置において、前記接続電極は、前記多層配線構造に形成されたバンプを介して前記接合対象物と電気的に接続されていてもよい。
前記半導体装置の製造方法は、前記積層工程に先立って、前記接続電極と電気的に接続されるようにバンプを前記接続電極上に形成する工程をさらに含み、前記積層工程は、前記バンプを前記接合対象物に電気的に接続する工程を含んでいてもよい。
前記半導体装置において、前記導電体膜は、前記バンプと同一の層に形成されていてもよい。
前記半導体装置の製造方法において、前記バンプ形成工程は、前記導電体膜と同一の層に前記バンプを形成する工程を含んでいてもよい。この製造方法によれば、バンプと接続電極とを同一の工程で形成できるので、製造工程を簡略化できる。
前記半導体装置において、前記アライメント集合体は、前記多層配線構造に形成された複数のアライメントマークの集合体であり、前記アライメント集合体は、前記複数のアライメントマークが合わさって、前記チップの前記表面を法線方向からみた平面視において、露光機の分解能以上の大きさになるように形成されていてもよい。
前記半導体装置の製造方法において、前記アライメント集合体を形成する工程は、前記半導体基板の前記表面を法線方向からみた平面視において、露光機の分解能以上の大きさになるように、複数のアライメントマークの集合体を選択的に前記多層配線構造に形成する工程を含んでいてもよい。
この製造方法によれば、露光機によってアライメント集合体を良好に検出できる。
前記半導体装置において、前記アライメント集合体は、前記平面視において、前記導電体膜と同一形状に形成されていてもよい。
前記半導体装置の製造方法において、前記アライメント集合体を形成する工程は、前記アライメント集合体を前記平面視において、前記導電体膜と同一形状に形成する工程をさらに含んでいてもよい。
前記半導体装置の製造方法において、前記半導体基板は、スクライブ領域により区画された素子形成領域を含み、前記アライメント集合体を形成する工程は、前記素子形成領域に前記アライメント集合体を形成する工程を含んでいてもよい。
前記半導体装置の製造方法において、前記アライメント集合体を形成する工程は、前記スクライブ領域に前記アライメント集合体を形成する工程をさらに含んでいてもよい。
この製造方法によれば、素子形成領域およびスクライブ領域の両方に形成されたアライメント集合体によって、アライメントマークを検出できる。その結果、貫通電極を形成するためのマスクを半導体基板の裏面により一層正確に配置できる。
前記半導体装置の製造方法において、前記半導体基板は、スクライブ領域により区画された素子形成領域を含み、前記アライメント集合体を形成する工程は、前記スクライブ領域に前記アライメント集合体を形成する工程を含んでいてもよい。
この製造方法によれば、スクライブ領域にアライメント集合体を形成すればよいので、素子形成領域のデザインルールの制限を受けることがない。その結果、半導体装置の設計の自由度を高めつつ、貫通電極を形成するためのマスクを半導体基板の裏面に正確に配置できる。
前記半導体装置の製造方法は、前記半導体基板に設定された前記スクライブ領域に沿って前記半導体基板をダイシングする工程をさらに含んでいてもよい。
図１は、本発明の第１実施形態に係る半導体装置を示す模式的な平面図である。 図２Ａは、図１に示す切断面線II−IIから見た断面図である。 図２Ｂは、図２Ａに示す第１アライメント形成領域を拡大した断面図である。 図３は、本発明の第１実施形態に係るウエハ構造物を示す模式的な平面図である。 図４Ａは、図１に示す半導体装置の製造工程の一例を説明するための断面図である。 図４Ｂは、図４Ａの次の工程を説明するための断面図である。 図４Ｃは、図４Ｂの次の工程を説明するための断面図である。 図４Ｄは、図４Ｃの次の工程を説明するための断面図である。 図４Ｅは、図４Ｄの次の工程を説明するための断面図である。 図４Ｆは、図４Ｅの次の工程を説明するための断面図である。 図４Ｇは、図４Ｆの次の工程を説明するための断面図である。 図４Ｈは、図４Ｇの次の工程を説明するための断面図である。 図４Ｉは、図４Ｈの次の工程を説明するための断面図である。 図４Ｊは、図４Ｉの次の工程を説明するための断面図である。 図４Ｋは、図４Ｊの次の工程を説明するための断面図である。 図４Ｌは、図４Ｋの次の工程を説明するための断面図である。 図４Ｍは、図４Ｌの次の工程を説明するための断面図である。 図４Ｎは、図４Ｍの次の工程を説明するための断面図である。 図４Ｏは、図４Ｎの次の工程を説明するための断面図である。 図５は、図４Ｊの工程を説明するための図である。 図６は、図４Ｊの工程を説明するための図である。 図７は、本発明の第２実施形態に係る半導体装置の第１アライメント形成領域を示す断面図である。 図８は、本発明の第３実施形態に係る半導体装置の第１アライメント形成領域を示す断面図である。 図９は、本発明の第４実施形態に係る半導体装置の第１アライメント形成領域を示す断面図である。 図１０は、本発明の第５実施形態に係るウエハ構造物を示す模式的な平面図である。 図１１は、本発明の第６実施形態に係るウエハ構造物を示す模式的な平面図である。 図１２Ａは、本発明の第７実施形態に係る半導体装置の第１アライメント形成領域を示す平面図である。 図１２Ｂは、図１２Ａに示す第１アライメント形成領域を説明するための断面図である。 図１３Ａは、本発明の第１変形例に係るアライメントマークを示す平面図である。 図１３Ｂは、図１３Ａに示すアライメントマークを説明するための断面図である。 図１４Ａは、本発明の第２変形例に係るアライメントマークを示す平面図である。 図１４Ｂは、図１４Ａに示すアライメントマークを説明するための断面図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。まず、図１〜図２Ｂを参照して、半導体装置１の構成について説明し、次に、図３を参照して、半導体装置１を形成するためのウエハ構造物１０１の構成について説明する。
＜半導体装置＞
図１は、本発明の第１実施形態に係る半導体装置１を示す模式的な平面図である。
半導体装置１は、図１の平面視において、四角形状に形成されていて、素子形成領域２と、終端領域２１とを含む。
終端領域２１は、半導体装置１の各辺の終端部に形成されおり、後述するウエハ構造物１０１から半導体装置１を個片化する際に、ダイシングブレードにより切断されなかった領域である。この終端領域２１により素子形成領域２が平面視矩形状に区画されている。素子形成領域２の内方には、第１アライメント形成領域５と、複数の表面バンプ電極４１とが形成されている。
第１アライメント形成領域５は、平面視四角状のアライメントマークＡＭ１が形成された領域である。第１アライメント形成領域５は、この実施形態では、素子形成領域２の四隅に形成されている。なお、第１アライメント形成領域５は、素子形成領域２の一辺の長手方向に沿う領域において、その途中部に形成されている例を採用してもよい。
複数の表面バンプ電極４１は、半導体装置１の最表面に形成されている。複数の表面バンプ電極４１は、平面視円形状に形成されており、互いに間隔を空けるように行方向および列方向に整列して形成されている。つまり、複数の表面バンプ電極４１は、素子形成領域２において行列状に形成されている。表面バンプ電極４１は、半導体装置１の外部端子として機能する。つまり、表面バンプ電極４１に電力が供給されると、半導体装置１に電力が供給される。
図２Ａは、図１に示す切断面線II−IIから見た断面図である。図２Ｂは、図２Ａに示す第１アライメント形成領域５を拡大した断面図である。
この実施形態では、半導体装置１は、複数の半導体チップが積層された構成を有している。この実施形態では、複数の半導体チップとして３つの半導体チップ（第１〜第３半導体チップ２０ａ，２０ｂ，２０ｃ）が積層された例について説明するが、３つ以上の半導体チップが積層されていてもよい。この場合、第１半導体チップ２０ａが、第２半導体チップ２０ｂに対する本発明の接合対象物であり、第１および第２半導体チップ２０ｂが、第３半導体チップ２０ｃに対する本発明の接合対象物である。
各半導体チップ２０ａ，２０ｂ，２０ｃは、シリコン基板からなる半導体基板１０ａ，１０ｂ，１０ｃを含む。各半導体基板１０ａ，１０ｂ，１０ｃの素子形成領域２には、トランジスタ、ＭＯＳＦＥＴ、レジスタ、キャパシタ等の各種の半導体素子、受動素子等が選択的に形成されている。以下では、半導体基板１０ａ，１０ｂ，１０ｃの半導体素子、受動素子等が選択的に形成された側の各表面を、それぞれアクティブ面１５ａ，１５ｂ，１５ｃという。
第１半導体チップ２０ａは、第１半導体基板１０ａのアクティブ面１５ａを上方に向けた姿勢で、支持基板として最下層に配置されている。第１半導体チップ２０ａは、アクティブ面１５ａ上に形成された配線層１１ａと、配線層１１ａ上に形成された絶縁層１２ａとを含む。第１半導体基板１０ａの膜厚Ｔ１は、たとえば７００μｍ〜８００μｍである。
配線層１１ａは、多層配線構造を有している。配線層１１ａの素子形成領域２には、トップメタル１６と、第１アライメント形成領域５に形成された本発明のアライメント集合体（複数のアライメントマークの集合体）としての複数のアライメント用メタル１３とが形成されている。
アライメント用メタル１３は、配線層１１ａの最表面よりも下層（この実施形態では、第２層目）に形成されている。この実施形態では、第１アライメント形成領域５において、複数のアライメント用メタル１３が同一の層に互いに間隔を空けて形成されている。アライメント用メタル１３は、第１および第２半導体チップ２０ａ，２０ｂと電気的に分離して形成されている。
なお、この実施形態では、図２Ｂの断面視において、複数のアライメント用メタル１３が同一の層に互いに間隔を空けて形成されている例を示しているが、複数のアライメント用メタル１３のうちの一部のアライメント用メタル１３が一体的に連なって形成されていてもよい。
トップメタル１６は、配線層１１ａの最表面から露出するように形成されている。トップメタル１６は、第１半導体基板１０ａのアクティブ面１５ａに形成された半導体素子等と電気的に接続されている。
絶縁層１２ａは、トップメタル１６を覆うように配線層１１ａ上に形成されている。絶縁層１２ａの膜厚は、たとえば３μｍ〜５μｍである。絶縁層１２ａは、ポリイミド、カーボンポリイミド等の有機絶縁材料を含む有機絶縁層からなることが好ましいが、酸化シリコン、窒化シリコン等の絶縁材料によって形成されていてもよい。なお、この実施形態では、一つの層からなる絶縁層１２ａについて説明するが、複数層に亘って形成された絶縁層が採用されてもよい。素子形成領域２における絶縁層１２ａには、複数のバンプ電極４ａが形成されている。
複数のバンプ電極４ａは、図２Ａに示すように、貫通孔１７に埋設された導電材料を含む。貫通孔１７は、トップメタル１６を露出させるように、絶縁層１２ａを厚さ方向に貫通して形成されている。バンプ電極４ａの導電材料は、絶縁層１２ａの表面と面一になるように貫通孔１７に埋設されている。バンプ電極４ａは、トップメタル１６（配線層１１ａ）を介して、第１半導体基板１０ａのアクティブ面１５ａに形成された半導体素子等と電気的に接続されている。バンプ電極４ａの導電材料としては、Ｃｕ（銅），Ａｕ（金），Ｓｎ（錫），ＳｎＡｇ（錫銀）等を例示できる。なお、この実施形態では、複数のバンプ電極４ａが、平面視で表面バンプ電極４１と重なる位置に同一の形状で形成されている例を示しているが、異なる位置に形成されていてもよい。
第２半導体チップ２０ｂは、アクティブ面１５ｂが第１半導体チップ２０ａのアクティブ面１５ａと対向するように、第１半導体チップ２０ａ上に積層されている。第２半導体チップ２０ｂは、アクティブ面１５ｂ上に形成された配線層１１ｂと、配線層１１ｂ上に形成された絶縁層１２ｂとを含む。
第２半導体チップ２０ｂが前述の第１半導体チップ２０ａの構成と異なる点は、第１アライメント形成領域５に、複数のアライメント用メタル１３に加えて、本発明の導電体膜としてのアライメント用トップメタル１４がさらに形成されている点、第２半導体基板１０ｂが第１半導体基板１０ａよりも薄く形成されている点、および第２半導体基板１０ｂに本発明の貫通電極としての複数の第１ビア電極２５が形成されている点である。その他の構成は、前述の第１半導体チップ２０ａの構成と同等である。
第２半導体チップ２０ｂは、第２半導体チップ２０ｂのバンプ電極４ｂと第１半導体チップ２０ａのバンプ電極４ａとが互いに接続されるように、第１半導体チップ２０ａ上に積層されている。つまり、第１および第２半導体チップ２０ａ，２０ｂは、バンプ電極４ａ，４ｂを介して電気的および機械的に接続されている。第２半導体基板１０ｂの膜厚Ｔ２は、たとえば１０μｍ〜１００μｍである。
図２Ｂに示すように、アライメント用トップメタル１４は、複数のアライメント用メタル１３が形成された層よりも上層（図２Ｂの断面視で、アライメント用メタル１３が形成された層よりも下側の層）に形成されている。換言すると、複数のアライメント用メタル１３は、第１アライメント形成領域５において、アライメント用トップメタル１４と第２半導体基板１０ｂの表面との間に形成されている。アライメント用トップメタル１４は、アライメント用メタル１３が配置された領域を覆うように形成されていて、複数のアライメント用メタル１３によって形成される集合パターンと同一のパターンで形成されている。なお、この実施形態では、アライメント用トップメタル１４は、第１アライメント形成領域５において、配線層１１ｂの表面から露出するように最上層配線として形成されている。
アライメント用メタル１３およびアライメント用トップメタル１４によって、一つのアライメントマークＡＭ１が構成されている。このアライメントマークＡＭ１は、露光機によって検出される。露光機としては、赤外線により当該アライメントマークＡＭ１を検出する赤外線顕微鏡を例示できる。したがって、アライメント用メタル１３およびアライメント用トップメタル１４は、露光機の分解能以上の大きさになるように形成されていることが好ましい。すなわち、露光機の分解能がｘμｍである場合、アライメント用メタル１３およびアライメント用トップメタル１４の大きさは、平面視において当該露光機の分解能以上の大きさの面積（すなわち、ｘμｍ２以上の面積）になるように形成されていることが好ましい。また、露光機として赤外線顕微鏡が使用される場合には、アライメント用メタル１３およびアライメント用トップメタル１４は、赤外線を反射する導電材料により形成されていることが好ましい。アライメント用メタル１３およびアライメント用トップメタル１４の導電材料としては、Ａｌ（アルミニウム），Ｃｕ，Ｗ（タングステン）等を例示できる。
図２Ａに示すように、第２半導体基板１０ｂには、配線層１１ｂと電気的に接続されるように第１ビア電極２５が形成されている。この実施形態では、複数の第１ビア電極２５が、平面視でバンプ電極４ａ，４ｂと重なる位置に同一の形状で形成された例を示している。なお、第１ビア電極２５は、シリコン基板を貫通して形成された貫通電極としてのＴＳＶ（Through Silicon Via）である。
第１ビア電極２５は、貫通孔２６に埋設された導電材料を含む。貫通孔２６は、その底部が第２半導体基板１０ｂの配線層１１ｂに至るように、第２半導体基板１０ｂを厚さ方向に貫通して形成されている。貫通孔２６の側面を含む第２半導体基板１０ｂの裏面には、絶縁膜２７が形成されている。絶縁膜２７は、たとえばシリコン酸化膜である。第１ビア電極２５の導電材料は、貫通孔２６の側面に形成された絶縁膜２７を介して貫通孔２６に埋め込まれている。第１ビア電極２５の導電材料としては、Ｃｕ，Ａｕ，Ｓｎ，ＳｎＡｇ等を例示できる。
なお、第１ビア電極２５は、平面視においてバンプ電極４ａ，４ｂと重なる位置に形成されている必要はなく、たとえば引き回し配線等（図示せず）を介してバンプ電極４ａ，４ｂと異なる位置に形成されている例を採用してもよい。また、第１ビア電極２５は、バンプ電極４ａ，４ｂと異なる形状、大きさで形成されていてもよい。
第２半導体基板１０ｂの裏面上には、裏面側絶縁層２９と、複数の第１ビア電極２５と電気的に接続されるように形成された複数の裏面側バンプ電極３０とが形成されている。
裏面側絶縁層２９は、第１ビア電極２５を覆うように、第２半導体基板１０ｂの裏面上に形成されている。裏面側絶縁層２９の膜厚は、たとえば３μｍ〜５μｍである。裏面側絶縁層２９は、ポリイミド、カーボンポリイミド等の有機絶縁材料を含む有機絶縁層からなることが好ましいが、酸化シリコン、窒化シリコン等の絶縁材料によって形成されていてもよい。
複数の裏面側バンプ電極３０は、貫通孔３３に埋設された導電材料を含む。貫通孔３３は、第１ビア電極２５を露出させるように、裏面側絶縁層２９を厚さ方向に貫通して形成されている。裏面側バンプ電極３０の導電材料は、裏面側絶縁層２９の表面と面一になるように貫通孔３３に埋設されている。裏面側バンプ電極３０は、第１ビア電極２５と電気的に接続されるように一体的に連なって形成されている。つまり、裏面側バンプ電極３０は、第１ビア電極２５を介して、第１および第２半導体チップ２０ａ，２０ｂと電気的に接続されている。裏面側バンプ電極３０の導電材料としては、Ｃｕ，Ａｕ，Ｓｎ，ＳｎＡｇ等を例示できる。
この実施形態では、複数の裏面側バンプ電極３０が、第１ビア電極２５上に形成されている例を示しているが、複数の裏面側バンプ電極３０は、たとえば引き回し配線を介して、第１ビア電極２５と異なる位置に形成されている例を採用してもよい。
第３半導体チップ２０ｃは、アクティブ面１５ｃが第２半導体チップ２０ｂの裏面（すなわち、アクティブ面１５ｂと反対側の面）と対向するように、第２半導体チップ２０ｂの裏面上に積層されている。第３半導体チップ２０ｃは、アクティブ面１５ｃ上に形成された配線層１１ｃと、配線層１１ｃ上に形成された絶縁層１２ｃとを含む。
第３半導体チップ２０ｃが前述の第２半導体チップ２０ｂの構成と異なる点は、第３半導体基板１０ｃに本発明の貫通電極としての複数の第２ビア電極３８が形成されている点、および第３半導体基板１０ｃの裏面に表面バンプ電極４１が形成されている点である。その他の構成は、前述の第２半導体チップ２０ｂの構成と同等である。なお、第３半導体基板１０ｃは、前述の第２半導体基板１０ｂと同様に、第１半導体チップ２０ａの第１半導体基板１０ａよりも薄く形成されており、その膜厚Ｔ３は、たとえば１０μｍ〜１００μｍである。
第３半導体チップ２０ｃは、バンプ電極４ｃと裏面側バンプ電極３０とが接続されるように第２半導体基板１０ｂの裏面上に積層されている。つまり、第２および第３半導体チップ２０ｂ，２０ｃは、バンプ電極４ｃおよび裏面側バンプ電極３０を介して電気的および機械的に接続されている。
この実施形態では、複数の第２ビア電極３８が、平面視でバンプ電極４ｃと重なる位置に同一の形状になるように形成された例を示している。なお、第２ビア電極３８は、第１ビア電極２５と同様、ＴＳＶである。
第２ビア電極３８は、貫通孔３９に埋設された導電材料を含む。貫通孔３９は、その底部が第３半導体チップ２０ｃの配線層１１ｃに至るように、第３半導体基板１０ｃを厚さ方向に貫通して形成されている。貫通孔３９の側面を含む第３半導体基板１０ｃの裏面には、絶縁膜４０が形成されている。絶縁膜４０は、たとえばシリコン酸化膜である。第２ビア電極３８の導電材料は、貫通孔３９の側面に形成された絶縁膜４０を介して貫通孔３９に埋め込まれている。第２ビア電極３８の導電材料としては、Ｃｕ，Ａｕ，Ｓｎ，ＳｎＡｇ等を例示できる。
なお、第２ビア電極３８は、バンプ電極４ｃと重なる位置に形成されている必要はなく、たとえば引き回し配線等（図示せず）を介してバンプ電極４ｃと異なる位置に形成されている例を採用してもよい。また、第２ビア電極３８は、バンプ電極４ｃと異なる形状、大きさで形成されていてもよい。
表面バンプ電極４１は、各第２ビア電極３８を覆うように第３半導体基板１０ｃの裏面上に形成されている。表面バンプ電極４１の導電材料としては、Ｃｕ，Ａｕ，Ｓｎ，ＳｎＡｇ等を例示できる。
以上に説明した半導体装置１は、次に説明するウエハ構造物１０１をダイシング（個片化）することにより得ることができる。
＜ウエハ構造物＞
図３は、本発明の第１実施形態に係るウエハ構造物１０１を示す模式的な平面図である。なお、図３では、ウエハ構造物１０１において４つの素子形成領域２を含む領域Ｄ（二点鎖線で囲まれた領域）を拡大して示している。
図３に示すように、ウエハ構造物１０１には、複数の半導体装置１が規則的に整列するように形成されていて、当該複数の半導体装置１を区画するようにスクライブ領域３が形成されている。
ウエハ構造物１０１において、各半導体装置１は、互いに間隔を空けるように行方向および列方向にそれぞれ整列して形成されている。つまり、各半導体装置１は、ウエハ構造物１０１において、行列状に形成されている。
スクライブ領域３は、ダイシングブレードによるダイシングカットが行われる領域である。スクライブ領域３は、図３に示すように、各半導体装置１を区画するようにメッシュ状に形成されている。スクライブ領域３に沿ってウエハ構造物１０１がダイシングされることにより、素子形成領域２と終端領域２１とを含む半導体装置１が個片化されて、図１〜図２Ｂに示した半導体装置１が得られる。
以上に説明した半導体装置１およびウエハ構造物１０１は、図４Ａ〜図４Ｏに示す工程により製造できる。
＜半導体装置の製造方法＞
図４Ａ〜図４Ｏは、図１に示す半導体装置１の製造工程の一例を説明するための断面図である。
図４Ａに示すように、半導体装置１を製造するためには、接合対象物としての第１半導体チップ２０ａを形成するための第１半導体基板１０ａが準備される。次に、第１半導体基板１０ａに素子形成領域２、スクライブ領域３および第１アライメント形成領域５が設定される。次に、素子形成領域２における第１半導体基板１０ａに、トランジスタ、ＭＯＳＦＥＴ、レジスタ、キャパシタ等の各種の半導体素子、受動素子等が選択的に形成される。これにより、第１半導体基板１０ａの表面に、半導体素子、受動素子等が選択的に形成されたアクティブ面１５ａが形成される。
次に、図４Ｂに示すように、第１半導体基板１０ａ上に、アクティブ面１５ａに形成された半導体素子等と電気的に接続される配線層１１ａ（多層配線構造）が形成される。配線層１１ａを形成する際、第１アライメント形成領域５に、アクティブ面１５ａと電気的に分離されるように、アライメント用メタル１３が同時に作り込まれる。この実施形態では、配線層１１ａの第２層目に形成される引き回し配線等と同時に複数のアライメント用メタル１３が形成される。次に、配線層１１ａの最上層に、最上層配線としてのトップメタル１６が配線層１１ａの表面から露出するように形成される。
次に、図４Ｃに示すように、トップメタル１６を覆うように絶縁材料（たとえば、感光性ポリイミド）が堆積されて、絶縁層１２ａが形成される。次に、フォトリソグラフィによって、貫通孔１７に対応するパターンで絶縁層１２ａが露光される。次に、絶縁層１２ａに熱処理（キュア処理）が施される。これにより、絶縁層１２ａの厚みが熱収縮すると共に、絶縁層１２ａが硬化して膜質が安定する。これにより、貫通孔１７が形成（現像）される。
次に、図４Ｄに示すように、貫通孔１７および絶縁層１２ａの表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。次に、シード膜成膜後の貫通孔１７を埋め戻すように、導電材料が絶縁層１２ａ上にめっき成膜される。次に、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により、絶縁層１２ａ上にめっき成膜された導電材料およびシード膜の不要な部分が除去される。これにより、絶縁層１２ａの表面と面一な表面を有する複数のバンプ電極４ａが形成されて、複数の第１半導体チップ２０ａを含む第１半導体ウエハ１００ａが得られる。
次に、図４Ｅに示すように、第１半導体チップ２０ａと接続される第２半導体チップ２０ｂを形成するための第２半導体基板１０ｂが準備される。次に、第２半導体基板１０ｂに、前述の図４Ａの工程と同様に、素子形成領域２、スクライブ領域３および第１アライメント形成領域５が設定される。次に、素子形成領域２における第２半導体基板１０ｂに、トランジスタ、ＭＯＳＦＥＴ、レジスタ、キャパシタ等の各種の半導体素子、受動素子等が選択的に形成される。これにより、第２半導体基板１０ｂの表面に、半導体素子、受動素子等が選択的に形成されたアクティブ面１５ｂが形成される。
次に、図４Ｆに示すように、第２半導体基板１０ｂ上に、アクティブ面１５ｂに形成された半導体素子等と電気的に接続される配線層１１ｂ（多層配線構造）が形成される。配線層１１ｂを形成する際、第１アライメント形成領域５に、アクティブ面１５ｂと電気的に分離されるように、アライメント用メタル１３が同時に作り込まれる。この実施形態では、配線層１１ｂの第２層目に形成される引き回し配線等と同時に複数のアライメント用メタル１３が形成される。次に、配線層１１ｂの最上層に、最上層配線としてのトップメタル１６およびアライメント用トップメタル１４が配線層１１ｂの表面から露出するように同時に形成される。このとき、トップメタル１６は、アクティブ面１５ｂと電気的に接続されるように形成され、アライメント用トップメタル１４は、アクティブ面１５ｂと電気的に分離されるように形成される。
次に、図４Ｇに示すように、トップメタル１６およびアライメント用トップメタル１４を覆うように絶縁材料（たとえば、感光性ポリイミド）が堆積されて、絶縁層１２ｂが形成される。次に、フォトリソグラフィによって、貫通孔１７に対応するパターンで絶縁層１２ｂが露光される。次に、絶縁層１２ｂに熱処理（キュア処理）が施される。これにより、絶縁層１２ｂの厚みが熱収縮すると共に、絶縁層１２ｂが硬化して膜質が安定する。これにより、貫通孔１７が形成（現像）される。
次に、図４Ｈに示すように、貫通孔１７および絶縁層１２ｂの表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。次に、シード膜成膜後の貫通孔１７を埋め戻すように、導電材料が絶縁層１２ｂ上にめっき成膜される。次に、ＣＭＰ法により、絶縁層１２ｂ上にめっき成膜された導電材料およびシード膜の不要な部分が除去される。これにより、絶縁層１２ｂの表面と面一な表面を有する複数のバンプ電極４ｂが形成されて、複数の第２半導体チップ２０ｂを含む第２半導体ウエハ１００ｂが得られる。
次に、図４Ｉに示すように、第２半導体ウエハ１００ｂが第１半導体ウエハ１００ａ上に積層される。このとき、第２半導体ウエハ１００ｂは、アクティブ面１５ｂが、第１半導体チップ２０ａのアクティブ面１５ａと対向するように積層される。より具体的には、第１および第２半導体ウエハ１００ａ，１００ｂは、互いのバンプ電極４ａ，４ｂ、および互いの絶縁層１２ａ，１２ｂがそれぞれ接続されるように積み重ねられる。このとき、第１および第２半導体ウエハ１００ａ，１００ｂは、それぞれの接合面がプラズマクリーニングされた後、所定の接着温度で熱圧着される。なお、第１半導体ウエハ１００ａとして回路のない基板（たとえばＳｉ基板やガラス基板等）が採用される場合でも、同様である。
次に、第２半導体基板１０ｂの裏面（すなわち、アクティブ面１５ｂと反対側の面）に対して、砥石による研削、およびＣＭＰ法による研磨が実行されて、第２半導体基板１０ｂが薄化される。
次に、図４Ｊに示すように、第１ビア電極２５を形成すべき領域に選択的に開口２２ａを有するマスク２２が第２半導体基板１０ｂの裏面上に配置される。
次に、図４Ｋに示すように、マスク２２を介して第２半導体基板１０ｂの裏面がエッチングされて、貫通孔２６が形成される。貫通孔２６が形成された後、マスク２２は除去される。
次に、図４Ｌに示すように、ＣＶＤ法により貫通孔２６の側面を含む第２半導体基板１０ｂの裏面全域にシリコン酸化膜からなる絶縁膜２７が形成される。次に、貫通孔２６を含む絶縁膜２７の表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。次に、シード膜成膜後の貫通孔２６を埋め戻すように、導電材料が絶縁膜２７上にめっき成膜される。次に、ＣＭＰ法により、絶縁膜２７上にめっき成膜された導電材料およびシード膜の不要な部分が除去される。これにより、絶縁膜２７の表面と面一な表面を有する第１ビア電極２５が形成される。
次に、図４Ｍに示すように、第１ビア電極２５を覆うように絶縁材料（たとえば、感光性ポリイミド）が第２半導体基板１０ｂの裏面に堆積されて、裏面側絶縁層２９が形成される。次に、フォトリソグラフィによって、貫通孔３３に対応するパターンで絶縁層１２ｂが露光される。次に、裏面側絶縁層２９に熱処理（キュア処理）が施される。これにより、裏面側絶縁層２９の厚みが熱収縮すると共に、裏面側絶縁層２９が硬化して膜質が安定する。これにより、貫通孔３３が形成（現像）される。
次に、貫通孔３３および裏面側絶縁層２９の表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。シード膜成膜後の貫通孔３３を埋め戻すように、導電材料が裏面側絶縁層２９上にめっき成膜される。次に、ＣＭＰ法により、裏面側絶縁層２９上にめっき成膜された導電材料およびシード膜の不要な部分が除去される。これにより、裏面側バンプ電極３０が、裏面側絶縁層２９の表面と面一な表面を有するように形成される。
次に、図４Ｎに示すように、図４Ｅ〜図４Ｈと同様の工程を経て形成された複数の第３半導体ウエハ１００ｃが第２半導体ウエハ１００ｂ（第２半導体基板１０ｂ）の裏面上に積層される。このとき、第３半導体ウエハ１００ｃは、第３半導体ウエハ１００ｃのアクティブ面１５ｃと、第２半導体ウエハ１００ｂの裏面とが互いに対向するように積層される。より具体的には、第２および第３半導体ウエハ１００ｂ，１００ｃは、バンプ電極４ｃおよび裏面側バンプ電極３０、ならびに、絶縁層１２ｃおよび裏面側絶縁層２９がそれぞれ互いに接続されるように積み重ねられる。このとき、第２および第３半導体ウエハ１００ｂ，１００ｃは、それぞれの接合面がプラズマクリーニングされた後、所定の接着温度で熱圧着される。
次に、第３半導体基板１０ｃの裏面（すなわち、アクティブ面１５ｃと反対側の面）に対して、砥石による研削、およびＣＭＰ法による研磨が実行されて、第３半導体基板１０ｃが薄化される。
次に、図４Ｏに示すように、第３半導体基板１０ｃの裏面に第２ビア電極３８が形成される。第２ビア電極３８を形成するには、まず、前述の図４Ｊと同様に、第３半導体基板１０ｃの裏面に第２ビア電極３８を形成すべき領域に選択的に開口を有するマスク（図示せず）が形成される。次に、当該マスクを介して第３半導体基板１０ｃの裏面がエッチングされて、貫通孔３９が形成される。貫通孔３９が形成された後、マスクは除去される。
次に、ＣＶＤ法により貫通孔３９の側面を含む第３半導体基板１０ｃの裏面全域にシリコン酸化膜からなる絶縁膜４０が形成される。次に、貫通孔３９を含む絶縁膜４０の表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。次に、シード膜成膜後の貫通孔３９を埋め戻すように、導電材料が絶縁膜４０上にめっき成膜される。次に、ＣＭＰ法により、絶縁膜４０上にめっき成膜された導電材料およびシード膜の不要な部分が除去される。これにより、絶縁膜４０の表面と面一な第２ビア電極３８が形成される。
次に、各第２ビア電極３８上に、導電材料を選択的にめっき成膜することにより、表面バンプ電極４１が形成される。これにより、第１〜第３半導体ウエハ１００ａ，１００ｂ，１００ｃが積層されたウエハ構造物１０１（図３参照）が形成される。
次に、ダイシングブレードＤＢによってウエハ構造物１０１がスクライブ領域３に沿って切断される。これにより、図１〜図２Ｂに示すように、第１〜第３半導体チップ２０ａ，２０ｂ，２０ｃが積層された構造を有する半導体装置１が製造される。
次に、図５および図６を参照して、図４Ｊのマスク２２の位置合わせの工程について、より具体的に説明する。図５および図６は、図４Ｊの工程を説明するための図である。
図５に示すように、図４Ｊの工程では、マスク２２を配置する工程に先立って、アライメントマークＡＭ１（アライメント用メタル１３およびアライメント用トップメタル１４）を検出する工程が実行される。アライメントマークＡＭ１を検出するに際しては、露光機としての赤外線顕微鏡（図示せず）から第２半導体ウエハ１００ｂの裏面（第２半導体基板１０ｂの裏面）に向かって赤外線ＩＲが照射される。
第１アライメント形成領域５以外の領域に入射した入射光Ｃは、アライメント用トップメタル１４およびアライメント用メタル１３によって反射されることなく、そのまま第２半導体ウエハ１００ｂおよび／または第１半導体ウエハ１００ａを透過するため、赤外線顕微鏡によって検出されないか、または検出されたとしても不必要な情報が多数含まれる。
一方、第１アライメント形成領域５に入射した入射光には、アライメント用トップメタル１４が形成された領域に入射する入射光Ａ１と、アライメント用メタル１３が形成された領域に入射する入射光Ｂ１とが含まれる。各入射光Ａ１，Ｂ１は、アライメント用トップメタル１４およびアライメント用メタル１３により反射される。アライメント用トップメタル１４に反射された反射光Ａ２、およびアライメント用メタル１３に反射された反射光Ｂ２は、アライメント用メタル１３およびアライメント用トップメタル１４の各反射面から第２半導体基板１０ｂを通過して赤外線顕微鏡に至る光路を通り、赤外線顕微鏡により検出される。
アライメント用メタル１３の直上の層には、如何なる導電材料も形成されておらず、配線層１１ｂと、第２半導体基板１０ｂとが存在しているだけであるので、反射光Ｂ２が当該光路において、他の導電材料に遮られるということがない。しかも、アライメント用トップメタル１４は、アライメント用メタル１３を覆うように当該アライメント用メタル１３の直下に配置されているため、アライメント用トップメタル１４よりもさらに下方の層で赤外線ＩＲが到達して、反射されることを効果的に抑制できる。これにより、アライメント用トップメタル１４およびアライメント用メタル１３が形成された領域と、そうでない領域とのコントラストを取り易くなる。その結果、赤外線顕微鏡によってアライメント用トップメタル１４およびアライメント用メタル１３によって反射された反射光Ａ２，Ｂ２（すなわち、アライメントマークＡＭ１）を良好に検出できる。なお、この実施形態では、アライメント用トップメタル１４よりも下層（たとえば、絶縁層１２ａ，１２ｂや配線層１１ａ等）に他の導体膜が形成されていてもよい。
図６に示すように、マスク２２には、開口２２ａに加えて、アライメントマークＡＭ１に対応したマーク２３が形成されている。図４Ｊに示すマスク２２の配置工程は、第２半導体基板１０ｂの裏面に対する配置位置が決定された後、図５の工程で検出されたアライメントマークＡＭ１と、マスク２２に形成されたマーク２３とに基づいて実行される。この実施形態では、アライメントマークＡＭ１に対応したマークとして、マスク２２にプリントされた当該アライメントマークＡＭ１と同一形状のマーク２３がマスク２２に形成されている。
このように、半導体装置１の製造方法では、第２半導体基板１０ｂを第１半導体基板１０ａ上に積層した後に第１ビア電極２５が形成されるＶｉａ−Ｌａｓｔ（Ｂａｃｋ−Ｖｉａ）方式が採用されている。第１ビア電極２５を形成するためのマスク２２は、赤外線顕微鏡によって良好に検出されたアライメントマークＡＭ１と、マスク２２に形成されたマーク２３を指標として配置される。その結果、マスク２２を第２半導体基板１０ｂの裏面上に正確に配置できるので、図４Ｋ〜図４Ｌの工程において、第２半導体基板１０ｂの適切な位置に第１ビア電極２５を形成できる。
以上のように、第１実施形態の半導体装置１の製造方法によれば、赤外線顕微鏡によってアライメント用メタル１３およびアライメント用トップメタル１４によって反射された反射光Ａ２，Ｂ２（すなわち、アライメントマークＡＭ１）を良好に検出できる。その結果、図４Ｊの工程において、第１ビア電極２５を形成するためのマスク２２を第２半導体基板１０ｂの裏面上に正確に配置できるので、図４Ｋ〜図４Ｌの工程において、第１ビア電極２５を正確な位置に形成できる。
また、図５および図６に示した工程と同様の工程を第３半導体基板１０ｃに第２ビア電極３８を形成する工程にも適用できる。その結果、図４Ｏの工程において、第２ビア電極３８を正確な位置に形成できる。
また、図４Ｂおよび図４Ｆの工程において、アライメント用メタル１３を配線層１１ａ，１１ｂ，１１ｃと同一の工程で作り込むことができ、また、アライメント用トップメタル１４とトップメタル１６とを同一の工程で形成できるので、製造工程を簡略化できる。
図７は、本発明の第２実施形態に係る半導体装置４２の第１アライメント形成領域５を示す断面図である。第２実施形態に係る半導体装置４２が、前述の第１実施形態に係る半導体装置１と異なる点は、複数のアライメント用メタル１３に代えて、複数のアライメント用メタル４４が形成されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１の構成と同等である。図７において、前述の図１〜図６に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
アライメント用メタル４４は、配線層１１ｂを構成する各層に選択的に複数形成されている。換言すれば、第２半導体基板１０ｂの表面とアライメント用トップメタル１４との間の領域に、複数のアライメント用メタル４４が選択的に形成されている。複数のアライメント用メタル４４は、たとえば、図１の平面視において、複数のアライメント用メタル４４の全体が合わさって、アライメント用トップメタル１４と同一形状に形成されている。
より具体的には、この実施形態では、配線層１１ｂは、第１パターンが形成された第１配線層１１１と、第２パターンが形成された第２配線層１１２とが複数周期に亘って交互に重ね合わせられて形成されている。
第１配線層１１１の第１パターンは、平面視四角形状のアライメント用メタル４４と、アライメント用メタル４４が形成されていない平面視四角形状の空白領域４５とが交互に配置された構成を有している。一方、第２パターンは、当該第１パターンの空白領域４５に対応する位置にアライメント用メタル４４が形成され、また、第１パターンのアライメント用メタル４４が形成された領域に対応する位置に空白領域４５が形成されている。このような第１および第２配線層１１１，１１２が複数周期に亘って交互に積み重ねられることにより、複数のアライメント用メタル４４は、複数のアライメント用メタル４４の全体が合わさって、アライメント用トップメタル１４と平面視において同一形状になるように形成されている。
なお、この実施形態では、第１配線層１１１と第２配線層１１２とが複数周期に亘って交互に積み重ねられている例について説明しているが、第１配線層１１１が連続して積み重ねられていてもよいし、第２配線層１１２が連続して積み重ねられていていよい。
このように、配線層１１ｂを構成する各層ごと（第１配線層１１１および第２配線層１１２）に複数のアライメント用メタル４４が形成されている場合であっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。また、この実施形態では、配線層１１ｂを構成する各層ごとに複数のアライメント用メタル４４が形成されているので、より強い反射光Ｂ２（図５および図６参照）を赤外線顕微鏡により検出できる。
むろん、このような複数のアライメント用メタル４４を第３半導体チップ２０ｃの配線層１１ｃに適用してもよい。
図８は、本発明の第３実施形態に係る半導体装置５１の第１アライメント形成領域５を示す断面図である。
第３実施形態に係る半導体装置５１が、前述の第１実施形態に係る半導体装置１と異なる点は、アライメント用トップメタル１４に代えて、アライメント用バンプ１１４が形成されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１の構成と同等である。図８において、前述の図１〜図７に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図８に示すように、アライメント用バンプ１１４は、複数のアライメント用メタル１３を覆うように絶縁層１２ｂに形成されている。アライメント用バンプ１１４は、たとえば半導体装置５１を法線方向から見た平面視において、四角形状に形成されている。
アライメント用バンプ１１４は、貫通孔１１７に埋設された導電材料を含む。貫通孔１１７は、配線層１１ｂを厚さ方向に貫通して形成されている。アライメント用バンプ１１４の導電材料は、絶縁層１２ｂの表面と面一になるように貫通孔１１７に埋設されている。アライメント用バンプ１１４は、第１および第２半導体チップ２０ａ，２０ｂのいずれからも電気的に分離して形成されている。アライメント用バンプ１１４は、たとえば、第２半導体チップ２０ｂのバンプ電極４ｂの導電材料と同一の材料で形成されている。
以上のように、第３実施形態に係る半導体装置の構成によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
このようなアライメント用バンプ１１４は、前述の第１実施形態における図４Ｆおよび図４Ｇの工程を変更することにより得ることができる。すなわち、図４Ｆの工程において、トップメタル１６を形成するためのマスク（図示せず）のレイアウトを変更してアライメント用トップメタル１４を形成せずに、図４Ｇの工程において、貫通孔１１７を形成すべき領域に対応したパターンをさらに露光する。これにより、貫通孔１１７を形成できる。その後、図４Ｇの工程において、貫通孔１１７に下地電極膜としてのシード膜をスパッタ法により成膜し、導電材料をめっき成膜することにより、アライメント用バンプ１１４を形成できる。この製造方法によれば、バンプ電極４とアライメント用バンプ１１４とを同一の工程で形成できるので、製造工程を簡略化できる。
図９は、本発明の第４実施形態に係る半導体装置６１の第１アライメント形成領域５を示す断面図である。
第４実施形態に係る半導体装置６１が、前述の第１実施形態に係る半導体装置１と異なる点は、第２半導体基板１０ｂの第１アライメント形成領域５に、アライメント用ビア１２５がさらに形成されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１の構成と同等である。図９において、前述の図１〜図８に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図９に示すように、アライメント用ビア１２５は、アライメント用メタル１３およびアライメント用トップメタル１４を覆うように第２半導体基板１０ｂの裏面上に形成されている。アライメント用ビア１２５は、たとえば半導体装置６１を法線方向から見た平面視において、アライメント用トップメタル１４と同一の形状（すなわち平面視四角形状）で形成されている。
アライメント用ビア１２５は、アライメント用貫通孔１２６に埋設された導電材料を含む。アライメント用貫通孔１２６は、その底部が第２半導体基板１０ｂの配線層１１ｂに至るように、第２半導体基板１０ｂを厚さ方向に貫通して形成されている。絶縁膜２７は、この実施形態では、さらにアライメント用貫通孔１２６の側面に形成されている。アライメント用ビア１２５の導電材料は、アライメント用貫通孔１２６の側面に形成された絶縁膜２７を介してアライメント用貫通孔１２６に埋め込まれている。アライメント用ビア１２５は、前述の第１ビア電極２５と同一の導電材料で形成されている。
以上のように、第４実施形態に係る半導体装置の構成によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
このようなアライメント用ビア１２５は、前述の第１実施形態における図４Ｊの工程において、マスク２２に代えて、第１ビア電極２５およびアライメント用ビア１２５を形成すべき領域に選択的に開口を有するマスクを第２半導体基板１０ｂの裏面上に配置することにより形成できる。たとえば、図６に示すように、マスク２２にはアライメントマークＡＭ１に対応したマーク２３が形成されているが、当該マーク２３をアライメント用ビア１２５を形成するための開口に変更すれば、第１ビア電極２５を形成する工程と同時に、アライメント用ビア１２５も形成できる。よって、この製造方法によれば、第１ビア電極２５とアライメント用ビア１２５とを同一の工程で形成できるので、製造工程を簡略化できる。
また、第３半導体ウエハ１００ｃに第２ビア電極３８を形成するためのマスクは、前述の図５および図６で説明した工程と同様の工程を経て、第３半導体ウエハ１００ｃの裏面上に配置される。このとき、第１アライメント形成領域５に入射した入射光Ａ１，Ｂ１（図５および図６参照）は、アライメント用トップメタル１４を透過したとしても、当該アライメント用トップメタル１４の下方に形成されたアライメント用ビア１２５によって反射される。これにより、アライメントマークＡＭ１をより一層良好に検出できるので、第２ビア電極３８を正確な位置に形成できる。
図１０は、本発明の第５実施形態に係るウエハ構造物２０１を示す模式的な平面図である。
第５実施形態に係るウエハ構造物２０１が、前述の第１実施形態に係るウエハ構造物１０１と異なる点は、第１アライメント形成領域５に加えて、スクライブ領域３に第２アライメント形成領域７が形成されている点である。その他の構成は、前述の第１実施形態に係るウエハ構造物１０１の構成と同等である。図１０において、前述の図１〜図９に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図１０に示すように、第２アライメント形成領域７は、行方向に延びるスクライブ領域３と列方向に延びるスクライブ領域３とが交差する領域に形成されている。第２アライメント形成領域７には、前述のアライメント用メタル１３およびアライメント用トップメタル１４と同様の構成で、アライメント用メタルおよびアライメント用トップメタル（図示せず）が形成されている。
なお、この実施形態では、行方向に延びるスクライブ領域３と列方向に延びるスクライブ領域３とが交差する領域に第１アライメント形成領域５が形成された例を示しているが、第２アライメント形成領域７は、スクライブ領域３内であれば、どの箇所に配置されていてもよい。
このような第２アライメント形成領域７は、マスクのレイアウトを変更するだけで前述の第１アライメント形成領域５と同時に作り込むことができるので、製造工程が増加することがない。また、第２アライメント形成領域７をさらに形成した場合、図５および図６の工程において、第１アライメント形成領域５に形成されたアライメントマークＡＭ１に加えて、第２アライメント形成領域７に形成されたアライメントマークＡＭ１をさらに検出できるので、マスク２２のより正確な位置合わせを実行できる。
なお、当該第２アライメント形成領域７に形成されたアライメントマークＡＭ１（アライメント用メタルおよびアライメント用トップメタル）は、ダイシングブレードＤＢによるダイシング（図４Ｏの工程参照）により除去される。この場合、個片化された半導体装置の終端領域２１（図１参照）に、当該第２アライメント形成領域７に形成されたアライメント用メタルの一部、または、アライメント用トップメタルの一部が残存していてもよい。
図１１は、本発明の第６実施形態に係るウエハ構造物３０１を示す模式的な平面図である。
第６実施形態に係るウエハ構造物３０１が、前述の第５実施形態に係るウエハ構造物２０１と異なる点は、第１アライメント形成領域５が形成されていない点である。その他の構成は、前述の第５実施形態に係るウエハ構造物２０１の構成と同等である。図１１において、前述の図１〜図１０に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
このような第２アライメント形成領域７は、スクライブ領域３に第２アライメント形成領域７を形成する工程のみを実行することにより形成できる。
この製造方法によれば、スクライブ領域３に第２アライメント形成領域７を形成すればよいので、素子形成領域２のデザインルールの制限を受けることがない。その結果、半導体装置の設計の自由度を高めつつ、第１ビア電極２５（第２ビア電極３８）を形成するためのマスク２２を第２半導体ウエハ１００ｂ（第３半導体ウエハ１００ｃ）の裏面に正確に配置できる。
なお、当該第２アライメント形成領域７に形成されたアライメントマークＡＭ１（アライメント用メタルおよびアライメント用トップメタル）は、ダイシングブレードＤＢによるダイシング（図４Ｏの工程参照）により除去される。この場合、個片化された半導体装置の終端領域２１（図１参照）に、当該第２アライメント形成領域７に形成されたアライメント用メタルの一部、または、アライメント用トップメタルの一部が残存していてもよい。
図１２Ａは、本発明の第７実施形態に係る半導体装置８１の第１アライメント形成領域５を示す平面図である。図１２Ｂは、図１２Ａに示す第１アライメント形成領域５を説明するための断面図である。
第７実施形態に係る半導体装置８１が、前述の第１実施形態に係る半導体装置１と異なる点は、アライメント用メタル１３およびアライメント用トップメタル１４に代えて、アライメント用メタル７１およびアライメント用トップメタル７２が形成されている点、およびトップメタル１６に代えて、複数の層からなるトップメタル７０が形成されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１の構成と同等である。図１２Ａおよび図１２Ｂにおいて、前述の図１〜図１１に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図１２Ｂに示すように、トップメタル７０は、複数の導電材料が堆積された複数の金属層を含む。この実施形態では、複数の層として２つの層からなるトップメタル７０について説明する。トップメタル７０は、この実施形態では、上層メタル７０ａと下層メタル７０ｂとを含む。上層メタル７０ａおよび下層メタル７０ｂは、Ｃｕ，Ａｌ等を含む導電材料からなる。
図１２Ａに示すように、この実施形態に係る第１アライメント形成領域５には、平面視ストライプ状の複数のアライメント用メタル７１（実線参照）と、平面視ストライプ状の複数のアライメント用トップメタル７２（点線参照）とが形成されている。図１２Ｂに示すように、アライメント用トップメタル７２は、トップメタル７０の上層メタル７０ａと同一の層に形成されており、アライメント用メタル７１は、トップメタル７０の下層メタル７０ｂと同一の層に形成されている。
アライメント用メタル７１およびアライメント用トップメタル７２は、いずれも赤外線顕微鏡の分解能未満の大きさのラインアンドスペースで形成されている。より具体的には、各アライメント用メタル７１は互いに間隔を空けるようにストライプ状に形成されていて、各アライメント用メタル７１の間の領域を覆うように、アライメント用トップメタル７２が形成されている。アライメント用メタル７１およびアライメント用トップメタル７２は、ストライプ方向に対して短手方向の端部が互いに重なりあるように形成されていることが好ましい。
アライメント用メタル７１およびアライメント用トップメタル７２は、複数のアライメント用メタル７１および複数のアライメント用トップメタル７２の全体が合わさることにより、赤外線顕微鏡の分解能以上の大きさを有する一つのアライメントマークＡＭ２が形成されている。
このようなアライメント用メタル７１およびアライメント用トップメタル７２は、トップメタル７０を形成する工程と同一の工程で形成できる。特に、このようなアライメント用メタル７１およびアライメント用トップメタル７２を複数形成して、赤外線顕微鏡の分解能以上の大きさを有する一つのアライメントマークＡＭ２とする方法は、トップメタル７０や、アライメントマークＡＭ２を赤外線顕微鏡の分解能未満の大きさでしか形成できない場合に有効である。
すなわち、通常、赤外線顕微鏡の分解能未満のアライメントマークＡＭ２（アライメント用メタル７１およびアライメント用トップメタル７２）のみを配置した場合では、図５および図６の工程において、検出限界によりアライメントマークＡＭ２を検出することはできない。そこで、この実施形態のように、赤外線顕微鏡の分解能未満のアライメント用メタル７１およびアライメント用トップメタル７２を複数形成することにより、良好にアライメントマークＡＭ２を検出できる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の各実施形態では、平面視四角形状のアライメントマークＡＭ１，ＡＭ２が形成された例について説明したが、図１３Ａ（図１３Ｂ）および図１４Ａ（図１４Ｂ）に示すようなアライメントマークＡＭ３，ＡＭ４が形成された例を採用してもよい。
図１３Ａは、本発明の第１変形例に係るアライメントマークＡＭ３を示す平面図である。図１３Ｂは、図１３Ａに示すアライメントマークＡＭ３を説明するための断面図である。
第１変形例に係るアライメントマークＡＭ３が、前述の各実施形態に係るアライメントマークＡＭ１，ＡＭ２と異なる点は、平面視四角形状のアライメントマークＡＭ１に代えて、平面視十字状のアライメントマークＡＭ３が形成されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１の構成と同等である。図１３Ａおよび図１３Ｂにおいて、前述の図１〜図１２Ｂに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図１３Ａに示すように、第１変形例に係るアライメントマークＡＭ３は、第１アライメント形成領域５において、平面視十字状に形成されている。第１アライメント形成領域５には、図１３Ｂに示すように、二つの長方形状のアライメント用メタル１１３が、互いに間隔を空けて異なる層に形成されている。当該二つのアライメント用メタル１１３は、互いの重心の位置で直角に交わるように配置されている。
このように十字状のアライメントマークＡＭ３がウエハ構造物１０１，２０１，３０１の第１アライメント形成領域５（第２アライメント形成領域７）に形成されていてもよい。また、前述の各実施形態において説明した平面視四角形状のアライメントマークＡＭ１、および当該十字のアライメントマークＡＭ３の両方をウエハ構造物１０１，２０１，３０１の第１アライメント形成領域５（第２アライメント形成領域７）に採用してもよい。
なお。この変形例では、二つのアライメント用メタル１１３により一つの十字状のアライメントマークＡＭ３が形成されている例について説明したが、複数の層に配置された複数のアライメント用メタルにより一つの十字状のアライメントマークＡＭ３が形成されている例を採用してもよい。
図１４Ａは、本発明の第２変形例に係るアライメントマークＡＭ４を示す平面図である。図１４Ｂは、図１４Ａに示すアライメントマークＡＭ４を説明するための断面図である。
第２変形例に係るアライメントマークＡＭ４が、前述の第１実施形態に係るアライメントマークＡＭ１と異なる点は、アライメントマークＡＭ４がアライメント用メタル１３に代えて、赤外線顕微鏡の分解能未満の大きさの複数のアライメント用メタル２１３を含む点である。
第２変形例に係るアライメント用メタル２１３は、赤外線顕微鏡でアライメントマークを検出する際に、赤外線顕微鏡の分解能以上の大きさを有する一つのアライメントマークＡＭ４となるように一定のラインアンドスペースで形成されている。
このような複数のアライメント用メタル２１３は、前述の図４Ｂおよび図４Ｆの工程において、アライメント用メタル１３を形成するためのマスクのレイアウトを変更するだけで得ることができる。特に、このようなアライメント用メタル２１３を複数形成して、赤外線顕微鏡の分解能以上の大きさを有する一つのアライメントマークＡＭ４とする方法は、アライメントマークを赤外線顕微鏡の分解能未満の大きさでしか形成できない場合に有効である。
また、前述の第３実施形態では、アライメント用バンプ１１４が形成されている例について説明したが、さらに、前述の第１実施形態において説明したアライメント用トップメタル１４が形成されていてもよい。この場合、図５および図６の工程において、反射光Ａ２をより強くできる。また、アライメント用トップメタル１４およびアライメント用バンプ１１４の両方により、入射光Ａ１がさらに下方の層に透過することを遮ることができる。よって、より良好にアライメントマークＡＭ１を形成できる。むろん、このような構成を第３半導体チップ２０ｃ（第３半導体ウエハ１００ｃ）に適用してもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の例を以下に示す。
［項１］接合対象物と、前記接合対象物の表面に互いの表面が対向するように配置されたチップとを備える半導体装置であって、前記チップは、前記チップの前記表面に形成された多層配線構造と、前記接合対象物と電気的に接続されるように前記多層配線構造に形成された接続電極と、前記接続電極と電気的に分離されるように前記多層配線構造に形成されたアライメント集合体と、前記接続電極と電気的に分離されるように前記多層配線構造に形成され、前記アライメント集合体よりも上層の位置で前記アライメント集合体を覆うように形成された導電体膜とを含む、半導体装置。
［項２］前記チップは、半導体基板に形成された貫通電極をさらに含む、項１に記載の半導体装置。
［項３］前記導電体膜は、前記接続電極と同一の層に形成されている、項１または２に記載の半導体装置。
［項４］前記接続電極は、前記多層配線構造に形成されたバンプを介して前記接合対象物と電気的に接続されている、項１〜３のいずれか一項に記載の半導体装置。
［項５］前記導電体膜は、前記バンプと同一の層に形成されている、項４に記載の半導体装置。
［項６］前記アライメント集合体は、前記多層配線構造に形成された複数のアライメントマークの集合体であり、前記アライメント集合体は、前記複数のアライメントマークが合わさって、前記チップの前記表面を法線方向からみた平面視において、露光機の分解能以上の大きさになるように形成されている、項１〜５のいずれか一項に記載の半導体装置。
［項７］前記アライメント集合体は、前記平面視において、前記導電体膜と同一形状に形成されている、項６に記載の半導体装置。
［項８］半導体基板の表面に、外部との電気接続のための接続電極を表面に有する多層配線構造を形成する工程と、前記半導体基板を前記表面を下方に向けた姿勢で、接合対象物に積層する積層工程とを含み、前記多層配線構造を形成する工程は、前記多層配線構造にアライメント集合体を形成する工程と、前記アライメント集合体よりも上層の位置で、前記アライメント集合体を覆うように導電体膜を形成する工程とを含む、半導体装置の製造方法。
［項９］前記積層工程の後、前記半導体基板の裏面に、貫通電極を形成するための開口が選択的に形成されたマスクを配置するマスク配置工程と、前記マスクを介して前記半導体基板に貫通電極を形成する貫通電極形成工程をさらに含む、項８に記載の半導体装置の製造方法。
［項１０］前記マスクには、前記アライメント集合体に対応したマークがさらに形成されており、前記積層工程の後、前記マスク配置工程に先立って、前記アライメント集合体を露光機によって検出する検出工程と、前記検出工程の後、前記マスク配置工程に先立って、検出された前記アライメント集合体と前記マークとに基づいて、前記半導体基板の前記裏面に対する前記マスクの配置位置を決定する工程とをさらに含む、項９に記載の半導体装置の製造方法。
［項１１］前記導電体膜を形成する工程は、前記導電体膜を前記接続電極と同一の層に形成する工程を含む、項８〜１０のいずれか一項に記載の半導体装置の製造方法。
［項１２］前記積層工程に先立って、前記接続電極と電気的に接続されるようにバンプを前記接続電極上に形成するバンプ形成工程をさらに含み、前記積層工程は、前記バンプを前記接合対象物に電気的に接続する工程を含む、項８〜１１のいずれか一項に記載の半導体装置の製造方法。
［項１３］前記バンプ形成工程は、前記導電体膜と同一の層に前記バンプを形成する工程を含む、項１２に記載の半導体装置の製造方法。
［項１４］前記アライメント集合体を形成する工程は、前記半導体基板の前記表面を法線方向から見た平面視において、露光機の分解能以上の大きさになるように、複数のアライメントマークの集合体を前記多層配線構造に選択的に形成する工程を含む、項８〜１３のいずれか一項に記載の半導体装置の製造方法。
［項１５］前記アライメント集合体を形成する工程は、前記アライメント集合体を前記平面視において、前記導電体膜と同一形状に形成する工程をさらに含む、項１４に記載の半導体装置の製造方法。
［項１６］前記半導体基板は、スクライブ領域により区画された素子形成領域を含み、前記アライメント集合体を形成する工程は、前記素子形成領域に前記アライメント集合体を形成する工程を含む、項８〜１５のいずれか一項に記載の半導体装置の製造方法。
［項１７］前記アライメント集合体を形成する工程は、前記スクライブ領域に前記アライメント集合体を形成する工程をさらに含む、項１６に記載の半導体装置の製造方法。
［項１８］前記半導体基板は、スクライブ領域により区画された素子形成領域を含み、前記アライメント集合体を形成する工程は、前記スクライブ領域に前記アライメント集合体を形成する工程を含む、項８〜１５のいずれか一項に記載の半導体装置の製造方法。
［項１９］前記半導体基板に設定された前記スクライブ領域に沿って前記半導体基板をダイシングする工程を含む、項１６〜１８のいずれか一項に記載の半導体装置の製造方法。
１ 半導体装置
２ 素子形成領域
３ スクライブ領域
４ａ バンプ電極
４ｂ バンプ電極
４ｃ バンプ電極
１０ａ 第１半導体基板
１０ｂ 第２半導体基板
１０ｃ 第３半導体基板
１１ａ 配線層
１１ｂ 配線層
１１ｃ 配線層
１３ アライメント用メタル
１４ アライメント用トップメタル
１５ａ アクティブ面
１５ｂ アクティブ面
１５ｃ アクティブ面
１６ トップメタル
２０ａ 半導体チップ
２０ｂ 半導体チップ
２０ｃ 半導体チップ
２２ マスク
２２ａ 開口
２３ マーク
２５ 第１ビア電極
３８ 第２ビア電極
４２ 半導体装置
４４ アライメント用メタル
５１ 半導体装置
６１ 半導体装置
７０ トップメタル
７１ アライメント用メタル
７２ アライメント用トップメタル
８１ 半導体装置
１００ａ 半導体ウエハ
１００ｂ 半導体ウエハ
１００ｃ 半導体ウエハ
１０１ ウエハ構造物
１１３ アライメント用メタル
１１４ アライメント用バンプ
１２５ アライメント用ビア
２０１ ウエハ構造物
２１３ アライメント用メタル
３０１ ウエハ構造物
ＡＭ１ アライメントマーク
ＡＭ２ アライメントマーク
ＡＭ３ アライメントマーク
ＡＭ４ アライメントマーク
Ａ１ 入射光
Ａ２ 反射光
Ｂ１ 入射光
Ｂ２ 反射光
Ｃ 入射光
Ｄ 領域
ＩＲ 赤外線
Ｔ１ 膜厚
Ｔ２ 膜厚
Ｔ３ 膜厚

Claims (18)

  1. 接合対象物と、前記接合対象物の表面に互いの表面が対向するように配置されたチップとを備える半導体装置であって、
    前記チップは、
    前記チップの前記表面に形成された多層配線構造と、
    前記多層配線構造に形成されたバンプと、
    前記バンプを介して前記接合対象物と電気的に接続されるように前記多層配線構造に形成された接続電極と、
    前記接続電極と電気的に分離されるように前記多層配線構造に形成されたアライメント集合体と、
    前記接続電極と電気的に分離されるように前記多層配線構造において前記バンプと同一の層に形成され、前記アライメント集合体を挟んで前記チップの前記表面に対向するように、前記アライメント集合体よりも上層の位置で前記アライメント集合体を覆う導電体膜とを含む、半導体装置。
  2. 接合対象物と、前記接合対象物の表面に互いの表面が対向するように配置されたチップとを備える半導体装置であって、
    前記チップは、
    前記チップの前記表面に形成された多層配線構造と、
    前記接合対象物と電気的に接続されるように前記多層配線構造に形成された接続電極と、
    前記接続電極と電気的に分離されるように前記多層配線構造に形成された複数のアライメントマークの集合体からなり、かつ、前記複数のアライメントマークが合わさって、前記チップの前記表面を法線方向からみた平面視において、露光機の分解能以上の大きさになるように形成されたアライメント集合体と、
    前記接続電極と電気的に分離されるように前記多層配線構造に形成され、前記アライメント集合体を挟んで前記チップの前記表面に対向するように、前記アライメント集合体よりも上層の位置で前記アライメント集合体を覆う導電体膜とを含む、半導体装置。
  3. 前記アライメント集合体は、前記平面視において、前記導電体膜と同一形状に形成されている、請求項２に記載の半導体装置。
  4. 前記導電体膜は、前記接続電極と同一の層に形成されている、請求項２または３に記載の半導体装置。
  5. 前記チップは、半導体基板に形成された貫通電極をさらに含む、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 第１表面を有する第１チップと、第２表面を有し、前記第２表面を前記第１表面に対向させた姿勢で前記第１チップの前記第１表面の上に配置された第２チップとを備える半導体装置であって、
    前記第１チップは、
    前記第１表面の上に形成された第１アライメント集合体を含み、
    前記第２チップは、
    前記第２表面の上に形成された多層配線構造と、
    前記多層配線構造に形成された第２アライメント集合体と、
    前記多層配線構造に形成され、かつ、前記第２アライメント集合体を挟んで前記第２表面に対向するように、前記第２アライメント集合体よりも上層の位置で前記第２アライメント集合体を覆う導電体膜と、を含み、
    前記第２チップの前記導電体膜は、前記第１チップの前記第１表面の法線方向から見た平面視において、前記第１チップの前記第１アライメント集合体にも対向している、半導体装置。
  7. 前記第１チップは、第１半導体基板を含み、
    前記第２チップは、第２半導体基板、および、前記第２半導体基板に形成された貫通電極を含む、請求項６に記載の半導体装置。
  8. 前記第２半導体基板は、前記第１半導体基板の厚さよりも小さい厚さを有している、請求項７に記載の半導体装置。
  9. 第３表面を有し、前記第３表面を前記第２チップの裏面に対向させた姿勢で前記第２チップの前記裏面の上に配置された第３チップをさらに含む、請求項６〜８のいずれか一項に記載の半導体装置。
  10. 表面および裏面を有する半導体基板を用意する工程と、
    多層配線構造を前記半導体基板の前記表面に形成する多層配線構造形成工程であって、前記多層配線構造にアライメント集合体を形成する工程、前記アライメント集合体を挟んで前記半導体基板の前記表面に対向するように、前記アライメント集合体よりも上層の位置で、前記アライメント集合体を覆う導電体膜を前記多層配線構造に形成する工程、および、外部との電気接続のための接続電極を前記多層配線構造の表面に形成する工程を含む多層配線構造形成工程と、
    前記半導体基板の前記表面を接合対象物に対向させた姿勢で、前記半導体基板を前記接合対象物に積層する積層工程と、
    前記アライメント集合体を露光機によって検出する検出工程と、
    貫通電極を形成するための開口および前記アライメント集合体に対応したマークが選択的に形成されたマスクを用意し、検出された前記アライメント集合体および前記マークに基づいて、前記半導体基板の前記裏面に対する前記マスクの配置位置を決定し、前記半導体基板の前記裏面に前記マスクを配置するマスク配置工程と、
    前記マスクを介して前記半導体基板に貫通電極を形成する貫通電極形成工程と、を含む、半導体装置の製造方法。
  11. 前記導電体膜を形成する工程は、前記導電体膜を前記接続電極と同一の層に形成する工程を含む、請求項１０に記載の半導体装置の製造方法。
  12. 表面を有する半導体基板を用意する工程と、
    多層配線構造を前記半導体基板の前記表面に形成する多層配線構造形成工程であって、前記多層配線構造にアライメント集合体を形成する工程、前記アライメント集合体を挟んで前記半導体基板の前記表面に対向するように、前記アライメント集合体よりも上層の位置で、前記アライメント集合体を覆う導電体膜を前記多層配線構造に形成する工程、外部との電気接続のための接続電極を前記多層配線構造の表面に形成する工程、および、前記導電体膜と同一の層において前記接続電極と電気的に接続されるように、前記接続電極の上にバンプを形成するバンプ形成工程を含む多層配線構造形成工程と、
    前記半導体基板の前記表面を接合対象物に対向させた姿勢で、前記半導体基板を前記接合対象物に積層し、かつ、前記バンプを前記接合対象物に電気的に接続する積層工程と、を含む、半導体装置の製造方法。
  13. 表面を有する半導体基板を用意する工程と、
    多層配線構造を前記半導体基板の前記表面に形成する多層配線構造形成工程であって、前記半導体基板の前記表面を法線方向から見た平面視において、露光機の分解能以上の大きさになるように、複数のアライメントマークの集合体を前記多層配線構造に選択的に形成することにより、前記複数のアライメントマークからなるアライメント集合体を前記多層配線構造に形成する工程、前記アライメント集合体を挟んで前記半導体基板の前記表面に対向するように、前記アライメント集合体よりも上層の位置で、前記アライメント集合体を覆う導電体膜を前記多層配線構造に形成する工程、および、外部との電気接続のための接続電極を前記多層配線構造の表面に形成する工程を含む多層配線構造形成工程と、
    前記半導体基板の前記表面を接合対象物に対向させた姿勢で、前記半導体基板を前記接合対象物に積層する積層工程と、を含む、半導体装置の製造方法。
  14. 前記アライメント集合体を形成する工程は、前記アライメント集合体を前記平面視において、前記導電体膜と同一形状に形成する工程をさらに含む、請求項１３に記載の半導体装置の製造方法。
  15. 前記半導体基板は、スクライブ領域により区画された素子形成領域を含み、
    前記アライメント集合体を形成する工程は、前記素子形成領域に前記アライメント集合体を形成する工程を含む、請求項１０〜１４のいずれか一項に記載の半導体装置の製造方法。
  16. 前記アライメント集合体を形成する工程は、前記スクライブ領域に前記アライメント集合体を形成する工程を含む、請求項１５に記載の半導体装置の製造方法。
  17. 前記半導体基板は、スクライブ領域により区画された素子形成領域を含み、
    前記アライメント集合体を形成する工程は、前記スクライブ領域に前記アライメント集合体を形成する工程を含む、請求項１０〜１４のいずれか一項に記載の半導体装置の製造方法。
  18. 前記半導体基板に設定された前記スクライブ領域に沿って前記半導体基板をダイシングする工程をさらに含む、請求項１５〜１７のいずれか一項に記載の半導体装置の製造方法。
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