JP2011071441A - 半導体装置の製造方法、半導体装置およびウエハ積層構造物 - Google Patents

半導体装置の製造方法、半導体装置およびウエハ積層構造物 Download PDF

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晴夫 島本
Chuichi Miyazaki
忠一 宮崎
Shunei Uematsu
俊英 植松
Yoshiyuki Abe
由之 阿部
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Abstract

【課題】半導体チップの角部の損傷を防止することができる、半導体装置およびその製造方法、ならびにその半導体装置の製造に用いられるウエハ積層構造物を提供する。
【解決手段】第１の半導体ウエハＷ１および第２の半導体ウエハＷ２は、互いの表面が対向した状態で、アンダーフィルＵを挟んで接合される。この接合後、第２の半導体ウエハＷ２の裏面が研削される。この研削により、半導体ウエハＷ２の裏面に、溝Ｇ２に入り込んだアンダーフィルＵが露出する。その後、第１の半導体ウエハＷ１の裏面が研削される。この裏面研削により、半導体ウエハＷ１の裏面に、溝Ｇ１に入り込んだアンダーフィルＵが露出する。そして、ダイシングラインＬ上でダイシングされ、半導体装置が得られる。
【選択図】図２Ｑ

Description

本発明は、複数の半導体チップを積層した構造の半導体装置およびその製造方法、ならびに複数の半導体ウエハを積層した構造物に関する。
高集積化および高機能化された半導体装置として、マルチチップモジュール（ＭＣＭ：multichip module）が知られている。
従来の典型的なマルチチップモジュールでは、たとえば、複数の半導体チップが１つの基板上に並べて配置され、それらの半導体チップ間がワイヤで接続されている。また、近年では、複数の半導体チップが１つの基板上に積み重ねられて、それらの半導体チップ間がワイヤで接続されることにより、小型化（実装面積の縮小化）を実現したものが提供されている。
これらの構造では、半導体チップの数が増えるほど、また、半導体チップにおける集積度が上がるほど、半導体チップ間を接続するワイヤの数が増える。ワイヤの端部が接合されるパッドは、通常、半導体チップの表面の周縁部に一列に並べて配置されている。そして、ワイヤは、一方の半導体チップの周縁部と他方の半導体チップの周縁部とに跨るように設けられる。したがって、ワイヤ同士の接触を回避するとともに、ワイヤとワイヤの接合（ボンディング）時にワイヤを保持するキャピラリとの接触を防止するためには、互いに隣り合うパッド間に一定以上の間隔を設けなければならない。そのため、１つの半導体チップに配置可能なパッドの数（接続可能なワイヤの数）には上限があり、その上限に達すると、それ以上に半導体チップの数を増やしたり、半導体チップにおける集積度を上げたりすることはできない。また、ワイヤのインピーダンスの影響を排除することができず、半導体チップ間のデータ伝送の高速化、ひいては動作の高速化を図ることができない。よって、従来のマルチチップモジュールの構造では、その高集積化、高機能化および動作の高速化に限界がある。
そこで、半導体装置のさらなる高集積化、高機能化および動作の高速化を図るために、半導体チップ間の接続をシリコン貫通ビア（ＴＳＶ：Through Silicon Via）により達成する技術が開発されつつある。シリコン貫通ビアは、半導体チップ（シリコンチップ）をその厚さ方向に貫通するビアである。半導体チップには、複数のシリコン貫通ビアが設けられる。各シリコン貫通ビアの先端には、バンプが配置される。そして、複数の半導体チップが基板上に積み重ねられ、半導体チップの上面に配置されるバンプとその半導体チップに上方から対向する半導体チップの下面に配置されるバンプとが接合されることにより、それらの半導体チップ間の接続が達成される。
この技術を用いた構造では、半導体チップ間をワイヤで接続する構造と比較して、ワイヤよりも多くのシリコン貫通ビアを設けることができるので、半導体チップの数を増やすことができ、これにより、さらなる高集積化および高機能化を図ることができる。また、ワイヤよりも多くのシリコン貫通ビアを設けることができるので、半導体チップ間で送受されるデータ量の増大を図ることができる。さらに、シリコン貫通ビアの長さがワイヤの長さよりも短いので、半導体装置の動作速度の向上（動作の高速化）を図ることができる。
特開２００５−１６６８０７号公報
図３Ａ〜３Ｏは、半導体チップ間がシリコン貫通ビアにより接続される構造の半導体装置の各製造工程を順に示す模式的な断面図である。
半導体チップ間がシリコン貫通ビアにより接続される構造の半導体装置は、複数の半導体チップが集合した半導体ウエハの状態でその製造が進められる。
図３Ａに示すように、半導体ウエハＷ１０１の表面に、別の半導体ウエハＷ１０２の表面が対向される。半導体ウエハＷ１０１，Ｗ１０２の表面には、それぞれ複数のバンプ１０１，１０２が互いに対応する位置に形成されている。そして、半導体ウエハＷ１０２が半導体ウエハＷ１０１に近づけられ、半導体ウエハＷ１０２の各バンプ１０２が半導体ウエハＷ１０１の各バンプ１０１に当接される。これにより、半導体ウエハＷ１０２は、半導体ウエハＷ１０１上に微小な間隔を空けた状態で支持される。
次いで、図３Ｂに示すように、半導体ウエハＷ１０１の表面と半導体ウエハＷ１０２の表面との間に、アンダーフィル（液状樹脂）が注入される。
その後、図３Ｃに示すように、半導体ウエハＷ１０２の裏面が研削される。
半導体ウエハＷ１０２が所定の厚さになると、図３Ｄに示すように、平面視で各バンプ１０２と同じ位置に、半導体ウエハＷ１０２を厚さ方向に貫通するシリコン貫通ビア１０３が形成される。具体的には、フォトリソグラフィおよびエッチングにより、半導体ウエハＷ１０２における平面視で各バンプ１０２と同じ位置に、半導体ウエハＷ１０２を貫通するホールが形成される。そして、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により、ホールの内面に、酸化シリコン（ＳｉＯ２）からなる絶縁膜が形成される。その後、各ホールがシリコン貫通ビア１０３の材料で埋め尽くされることにより、半導体ウエハＷ１０２を厚さ方向に貫通するシリコン貫通ビア１０３が形成される。
次いで、図３Ｅに示すように、各シリコン貫通ビア１０３上に、バンプ１０４が形成される。
その後、図３Ｆに示すように、半導体ウエハＷ１０２の裏面に、別の半導体ウエハＷ１０３の表面が対向される。半導体ウエハＷ１０３の表面には、半導体ウエハＷ１０２の裏面上の各バンプ１０４と対応する位置に、バンプ１０５が形成されている。そして、半導体ウエハＷ１０３が半導体ウエハＷ１０２に近づけられ、半導体ウエハＷ１０３の各バンプ１０５が半導体ウエハＷ１０２の各バンプ１０４に当接される。これにより、半導体ウエハＷ１０３は、半導体ウエハＷ１０２上に微小な間隔を空けた状態で支持される。この後、半導体ウエハＷ１０２の裏面と半導体ウエハＷ１０３の表面との間に、アンダーフィルが注入される。
その後は、半導体ウエハＷ１０３の裏面を研削し、半導体ウエハＷ１０３を薄化する工程（図３Ｃに示す工程に相当する工程）、半導体ウエハＷ１０３にシリコン貫通ビア１０６を形成する工程（図３Ｄに示す工程に相当する工程）、各シリコン貫通ビア１０６上にバンプ１０７を形成する工程（図３Ｅに示す工程に相当する工程）、半導体ウエハＷ１０３の裏面に別の半導体ウエハＷ１０４の表面を接合する工程（図３Ｆに示す工程に相当する工程）、半導体ウエハＷ１０４の裏面を研削し、半導体ウエハＷ１０４を薄化する工程（図３Ｃに示す工程に相当する工程）、半導体ウエハＷ１０４にシリコン貫通ビア１０８を形成する工程（図３Ｄに示す工程に相当する工程）および各シリコン貫通ビア１０８上にバンプ１０９を形成する工程（図３Ｅに示す工程に相当する工程）が行われる。その結果、図３Ｇに示す構造物が得られる。
次いで、図３Ｈに示すように、半導体ウエハＷ１０４の裏面に、別の半導体ウエハＷ１０５の表面が対向される。半導体ウエハＷ１０５の表面には、半導体ウエハＷ１０４の裏面上の各バンプ１０９と対応する位置に、バンプ１１０が形成されている。そして、半導体ウエハＷ１０５が半導体ウエハＷ１０４に近づけられ、半導体ウエハＷ１０５の各バンプ１１０が半導体ウエハＷ１０４の各バンプ１０９に当接される。これにより、半導体ウエハＷ１０５は、半導体ウエハＷ１０４上に微小な間隔を空けた状態で支持される。この後、半導体ウエハＷ１０４の裏面と半導体ウエハＷ１０５の表面との間に、アンダーフィルが注入される。
その後、図３Ｉに示すように、半導体ウエハＷ１０５の裏面が研削される。
半導体ウエハＷ１０５が所定の厚さになると、図３Ｊに示すように、平面視で各バンプ１１０と同じ位置に、半導体ウエハＷ１０５を厚さ方向に貫通するシリコン貫通ビア１１１が形成される。そして、各シリコン貫通ビア１１１上に、バンプ１１４が形成される。
その後、図３Ｋに示すように、半導体ウエハＷ１０５の裏面に、ガラス板１１２が貼り合わされる。
そして、図３Ｌに示すように、ガラス板１１２を土台にして、半導体ウエハＷ１０１の裏面が研削される。
半導体ウエハＷ１０１が所定の厚さになると、図３Ｍに示すように、半導体ウエハＷ１０１の裏面に、ダイシングテープ１１３が貼り付けられる。
その後、図３Ｎに示すように、半導体ウエハＷ１０５の裏面からガラス板１１２が除去される。
そして、図３Ｏに示すように、ダイシングブレード１１５により、半導体ウエハＷ１０１〜Ｗ１０５を含む構造物が切り分けられ、半導体チップ間がシリコン貫通ビアにより接続される構造の半導体装置が得られる。
しかしながら、この製造方法では、ダイシング時に、ダイシングブレード１１５が半導体ウエハＷ１０１〜Ｗ１０５に接触するので、ダイシングブレード１１５から半導体ウエハＷ１０１〜Ｗ１０５に直接に力が加わり、半導体チップ（半導体ウエハＷ１０１，Ｗ１０５）の角部に欠けやひび割れなどが生じる。また、半導体ウエハＷ１０１〜Ｗ１０５とアンダーフィルとの積層体を切断するので、とくに半導体チップの角部に欠けやひび割れなどが生じやすい。
また、この製造方法により製造された半導体装置では、ダイシング時に限らず、ハンドリングの際に、ハンドとの接触により、半導体チップの角部に欠けやひび割れなどの損傷を生じるおそれがある。
本発明の目的は、半導体チップの角部の損傷を防止することができる、半導体装置およびその製造方法、ならびにその半導体装置の製造に用いられるウエハ積層構造物を提供することである。
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、複数の半導体チップの集合体である第１および第２の半導体ウエハの各表面に、各半導体チップ間に設定されたダイシングライン上を延び、前記ダイシングラインよりも幅広な溝を形成する溝形成工程と、前記溝形成工程後、前記第１および第２の半導体ウエハを、互いの表面が対向するように配置する配置工程と、前記第１の半導体ウエハと前記第２の半導体ウエハとの間を、アンダーフィルにより封止する封止工程と、前記配置工程および前記封止工程後、前記第１および第２の半導体ウエハの各裏面を少なくとも前記溝が露出するまで研削する研削工程と、前記研削工程後、前記第１および第２の半導体ウエハならびにアンダーフィルを含む構造物を前記ダイシングライン上で切断するダイシング工程とを含む。
第１および第２の半導体ウエハは、互いの表面が対向した状態で、アンダーフィルを挟んで接合される。この接合後、第１および第２の半導体ウエハの各裏面が研削される。裏面の研削は、少なくとも溝が裏面に露出するまで行われる。
これにより、第１および第２の半導体ウエハの各裏面には、溝に入り込んだアンダーフィルが露出し、ダイシングライン上でアンダーフィルが第１の半導体ウエハの裏面と第２の半導体ウエハの裏面との間を貫通して設けられた構成が得られる。
すなわち、アンダーフィルは、第１の半導体ウエハと第２の半導体ウエハとの間を封止する封止層およびダイシングライン上に第１の半導体ウエハの裏面と第２の半導体ウエハの裏面との間を貫通して設けられた保護材となり、第１および第２の半導体ウエハ、封止層および保護材を備えるウエハ積層構造物が得られる。
その後、ウエハ積層構造物がダイシングされる。
これにより、第１および第２の半導体ウエハは、それぞれ複数の第１および第２の半導体チップに切り分けられる。そして、第１の半導体チップと、前記第１の半導体チップに対して互いの表面が対向するように配置された第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとの間を封止する封止層と、前記封止層と同一材料からなり、前記第１および第２の半導体チップの側面の全域を被覆し、少なくとも前記第１の半導体チップの裏面側の端面が前記第１の半導体チップの裏面と面一をなす保護材とを備える、半導体装置が得られる。
ウエハ積層構造物では、ダイシングライン上に保護材が設けられており、ダイシング時には、ダイシングライン上の保護材が切断される。これにより、ダイシングに用いられるダイシングブレードなどが半導体ウエハ（半導体チップ）に接触しないので、そのダイシングブレードなどの接触による半導体ウエハの損傷を生じない。
また、ダイシング後に得られる半導体装置では、半導体チップの側面の全域が保護材で覆われているので、ハンドリングの際に、ハンドとの接触による半導体チップの損傷を防止することができる。
よって、ダイシング時およびダイシング後において、半導体チップの角部の損傷を防止することができる。
溝の深さは、研削工程後の第１および第２の半導体ウエハの厚さ（半導体チップの厚さ）に２０μｍを加えた値に設定されるとよい。この場合、半導体ウエハの裏面の研削により、その裏面に溝を確実に露出させることができる。ただし、研削工程前の第１および第２の半導体ウエハの厚さ、ダイシングブレードの摩耗やダイシング時に使用されるダイシングテープの材質などを考慮して、溝の深さは、研削工程後の第１および第２の半導体ウエハの厚さに２０μｍを加えた値以外の最適値に設定される場合もある。
第１および第２の半導体ウエハの各表面に、表面バンプが形成されており、配置工程では、第１の半導体ウエハの表面バンプと第２の半導体ウエハの表面バンプとが当接されてもよい。
この場合に得られる半導体装置では、第１および第２の半導体チップの各表面に、表面バンプが形成されており、第１の半導体チップの表面バンプと第２の半導体チップの表面バンプとが当接している。これにより、第１の半導体チップと第２の半導体チップとの機械的および電気的な接続を達成することができる。
また、研削工程は、第１の半導体ウエハの裏面を研削する工程と、第２の半導体ウエハの裏面を研削する工程とに分けて行われてもよい。そして、第２の半導体ウエハの裏面の研削の終了後であって、第１の半導体ウエハの裏面の研削の開始前に、第２の半導体ウエハにおける平面視で前記バンプと同じ位置に、第２の半導体ウエハを厚さ方向に貫通する貫通ビアが形成され、その第２の半導体ウエハの裏面において露出する貫通ビア上に、裏面バンプが形成されてもよい。
この場合に得られる半導体装置では、第２の半導体チップにおいて、平面視で第２の半導体ウエハのバンプと同じ位置に、貫通ビアが厚さ方向に貫通して形成され、その第２の半導体チップの裏面において露出する貫通ビア上に、裏面バンプが形成されている。
さらに、複数の半導体チップの集合体である第３の半導体ウエハが第２の半導体ウエハに対して、前記第２の半導体ウエハの裏面に前記第３の半導体ウエハの表面が対向するように配置されてもよい。この場合、第３の半導体ウエハの表面には、各半導体チップ間に設定されたダイシングラインに沿って、ダイシングラインよりも幅広な溝が形成される。また、第３の半導体ウエハの表面には、表面バンプが形成されており、この表面バンプは、第２の半導体ウエハの裏面バンプに当接される。さらに、第２の半導体ウエハと第３の半導体ウエハとの間には、アンダーフィルが介在される。そして、第２の半導体ウエハと第３の半導体ウエハとがアンダーフィルを挟んで接合された後、第３の半導体ウエハの裏面が少なくとも溝が露出するまで研削されることにより、ダイシングライン上に、第１の半導体ウエハの裏面と第３の半導体ウエハの裏面との間を貫通する保護材が得られる。
この場合に得られる半導体装置は、表面に表面バンプが形成され、当該表面バンプが第２の半導体チップの裏面バンプに当接された第３の半導体チップと、第２の半導体チップと第３の半導体チップとの間を封止する第２の封止層とをさらに備えている。そして、保護材は、さらに第３の半導体チップの側面の全域を被覆している。したがって、第３の半導体チップの角部の損傷を防止することができる。また、第２の半導体チップの裏面バンプと第３の半導体チップの表面バンプの当接により、第２の半導体チップと第３の半導体チップとの機械的および電気的な接続を達成することができる。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図２Ａは、図１に示す半導体装置の製造途中の模式的な断面図である。 図２Ｂは、図２Ａの次の工程を示す模式的な断面図である。 図２Ｃは、図２Ｂの次の工程を示す模式的な断面図である。 図２Ｄは、図２Ｃの次の工程を示す模式的な断面図である。 図２Ｅは、図２Ｄの次の工程を示す模式的な断面図である。 図２Ｆは、図２Ｅの次の工程を示す模式的な断面図である。 図２Ｇは、図２Ｆの次の工程を示す模式的な断面図である。 図２Ｈは、図２Ｇの次の工程を示す模式的な断面図である。 図２Ｉは、図２Ｈの次の工程を示す模式的な断面図である。 図２Ｊは、図２Ｉの次の工程を示す模式的な断面図である。 図２Ｋは、図２Ｊの次の工程を示す模式的な断面図である。 図２Ｌは、図２Ｋの次の工程を示す模式的な断面図である。 図２Ｍは、図２Ｌの次の工程を示す模式的な断面図である。 図２Ｎは、図２Ｍの次の工程を示す模式的な断面図である。 図２Ｏは、図２Ｎの次の工程を示す模式的な断面図である。 図２Ｐは、図２Ｏの次の工程を示す模式的な断面図である。 図２Ｑは、図２Ｐの次の工程を示す模式的な断面図である。 図３Ａは、従来の半導体装置の製造工程を示す模式的な断面図である。 図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。 図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。 図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。 図３Ｅは、図３Ｄの次の工程を示す模式的な断面図である。 図３Ｆは、図３Ｅの次の工程を示す模式的な断面図である。 図３Ｇは、図３Ｆの次の工程を示す模式的な断面図である。 図３Ｈは、図３Ｇの次の工程を示す模式的な断面図である。 図３Ｉは、図３Ｈの次の工程を示す模式的な断面図である。 図３Ｊは、図３Ｉの次の工程を示す模式的な断面図である。 図３Ｋは、図３Ｊの次の工程を示す模式的な断面図である。 図３Ｌは、図３Ｋの次の工程を示す模式的な断面図である。 図３Ｍは、図３Ｌの次の工程を示す模式的な断面図である。 図３Ｎは、図３Ｍの次の工程を示す模式的な断面図である。 図３Ｏは、図３Ｎの次の工程を示す模式的な断面図である。
以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、支持基板２を備えている。支持基板２は、たとえば、シリコン（Ｓｉ）からなる。
支持基板２の表面には、複数の内部端子３が形成されている。内部端子３は、たとえば、アルミニウム（Ａｌ）を含む金属材料からなる。内部端子３は、後述する裏面バンプ１７の配置に対応して配置されている。
支持基板２の裏面には、内部端子３と同数の外部端子４が行列状に配置されている。外部端子４は、外部端子４は、たとえば、はんだなどの金属材料を用いてボール状に形成されている。内部端子３と外部端子４とは、支持基板２の表面に形成される配線（図示せず）および支持基板２を厚さ方向に貫通するビア（図示せず）を介して、１対１に電気的に接続されている。
支持基板２上には、５つの半導体チップＣ１〜Ｃ５が積層されている。半導体チップＣ１〜Ｃ５は、たとえば、シリコンを基材としている。半導体チップＣ１〜Ｃ５は、平面視で矩形状の同じ外形を有している。半導体チップＣ１〜Ｃ５の厚さは、たとえば、１０μｍである。
最上の第１の半導体チップＣ１は、素子形成面である表面を下方に向けた状態に設けられている。半導体チップＣ１の表面には、複数の表面バンプ５が形成されている。一部または全ての表面バンプ５は、図示しない配線などを介して、半導体チップＣ１に形成されたトランジスタなどの素子と電気的に接続されている。
第１の半導体チップＣ１の直下の第２の半導体チップＣ２は、その表面を上方に向けた状態に設けられている。これにより、半導体チップＣ２の表面は、半導体チップＣ１の表面と対向している。半導体チップＣ２の表面には、半導体チップＣ１の各表面バンプ５と対向する位置に、表面バンプ６が形成されている。一部または全ての表面バンプ６は、図示しない配線などを介して、半導体チップＣ２に形成されたトランジスタなどの素子と電気的に接続されている。
各表面バンプ６とこれに対向する表面バンプ５とは、その先端同士が当接状態で接合されている。これにより、第１の半導体チップＣ１が第２の半導体チップＣ２上に支持されるとともに、第１の半導体チップＣ１と第２の半導体チップＣ２とは、表面バンプ５，６を介して電気的に接続されている。
また、半導体チップＣ２には、平面視で各表面バンプ６と同じ位置に、シリコン貫通ビア７が厚さ方向に貫通して形成されている。言い換えれば、半導体チップＣ２には、半導体チップＣ１の各表面バンプ５と対向する位置に、シリコン貫通ビア７が表裏を貫通して形成されており、半導体チップＣ２の表面で露出する各シリコン貫通ビア７の端面上に、表面バンプ６が配置されている。なお、図示しないが、シリコン貫通ビア７とシリコン貫通ビア７が埋設されているビアホールの内面（半導体チップＣ２におけるシリコン貫通ビア７と接する周面）との間には、酸化シリコン（ＳｉＯ２）からなる絶縁膜が介在されている。絶縁膜は、熱酸化法またはＣＶＤ法により形成される。
さらに、半導体チップＣ２の裏面には、この裏面で露出する各シリコン貫通ビア７の端面上に、裏面バンプ８が配置されている。
第２の半導体チップＣ２の直下の第３の半導体チップＣ３は、その表面を上方に向けた状態に設けられている。これにより、半導体チップＣ３の表面は、第２の半導体チップＣ２の裏面と対向している。半導体チップＣ３の表面には、半導体チップＣ２の各裏面バンプ８と対向する位置に、表面バンプ９が形成されている。一部または全ての表面バンプ９は、図示しない配線などを介して、半導体チップＣ３に形成されたトランジスタなどの素子と電気的に接続されている。
各表面バンプ９とこれに対向する裏面バンプ８とは、その先端同士が当接状態で接合されている。これにより、半導体チップＣ１，Ｃ２が第３の半導体チップＣ３上に支持されるとともに、第２の半導体チップＣ２と第３の半導体チップＣ３とは、裏面バンプ８および表面バンプ９を介して電気的に接続されている。また、第１の半導体チップＣ１と第３の半導体チップＣ３とは、表面バンプ５，６，９、シリコン貫通ビア７および裏面バンプ８を介して電気的に接続されている。
また、半導体チップＣ３には、平面視で各表面バンプ９と同じ位置に、シリコン貫通ビア１０が厚さ方向に貫通して形成されている。言い換えれば、半導体チップＣ３には、半導体チップＣ２の各裏面バンプ８と対向する位置に、シリコン貫通ビア１０が表裏を貫通して形成されており、半導体チップＣ３の表面で露出する各シリコン貫通ビア１０の端面上に、表面バンプ９が配置されている。なお、図示しないが、シリコン貫通ビア１０とシリコン貫通ビア１０が埋設されているビアホールの内面（半導体チップＣ３におけるシリコン貫通ビア１０と接する周面）との間には、酸化シリコンからなる絶縁膜が介在されている。
さらに、半導体チップＣ３の裏面には、この裏面で露出する各シリコン貫通ビア１０の端面上に、裏面バンプ１１が配置されている。
第３の半導体チップＣ３の直下の第４の半導体チップＣ４は、その表面を上方に向けた状態に設けられている。これにより、半導体チップＣ４の表面は、第３の半導体チップＣ３の裏面と対向している。半導体チップＣ４の表面には、半導体チップＣ３の各裏面バンプ１１と対向する位置に、表面バンプ１２が形成されている。一部または全ての表面バンプ１２は、図示しない配線などを介して、半導体チップＣ４に形成されたトランジスタなどの素子と電気的に接続されている。
各表面バンプ１２とこれに対向する裏面バンプ１１とは、その先端同士が当接状態で接合されている。これにより、半導体チップＣ１〜Ｃ３が第４の半導体チップＣ４上に支持されるとともに、第３の半導体チップＣ３と第４の半導体チップＣ４とは、裏面バンプ１１および表面バンプ１２を介して電気的に接続されている。また、第１の半導体チップＣ１と第４の半導体チップＣ４とは、表面バンプ５，６，９，１２、シリコン貫通ビア７，１０および裏面バンプ８，１１を介して電気的に接続されている。さらに、第２の半導体チップＣ２と第４の半導体チップＣ４とは、表面バンプ９，１２、シリコン貫通ビア１０および裏面バンプ８，１１を介して電気的に接続されている。
また、半導体チップＣ４には、平面視で各表面バンプ１２と同じ位置に、シリコン貫通ビア１３が厚さ方向に貫通して形成されている。言い換えれば、半導体チップＣ４には、半導体チップＣ３の各裏面バンプ１１と対向する位置に、シリコン貫通ビア１３が表裏を貫通して形成されており、半導体チップＣ４の表面で露出する各シリコン貫通ビア１３の端面上に、表面バンプ１２が配置されている。なお、図示しないが、シリコン貫通ビア１３とシリコン貫通ビア１３が埋設されているビアホールの内面（半導体チップＣ４におけるシリコン貫通ビア１３と接する周面）との間には、酸化シリコンからなる絶縁膜が介在されている。絶縁膜は、熱酸化法またはＣＶＤ法により形成される。
さらに、半導体チップＣ４の裏面には、この裏面で露出する各シリコン貫通ビア１３の端面上に、裏面バンプ１４が配置されている。
第４の半導体チップＣ４の直下の第５の半導体チップＣ５は、その表面を上方に向けた状態に設けられている。これにより、半導体チップＣ５の表面は、第４の半導体チップＣ４の裏面と対向している。半導体チップＣ５の表面には、半導体チップＣ４の各裏面バンプ１４と対向する位置に、表面バンプ１５が形成されている。一部または全ての表面バンプ１５は、図示しない配線などを介して、半導体チップＣ５に形成されたトランジスタなどの素子と電気的に接続されている。
各表面バンプ１５とこれに対向する裏面バンプ１４とは、その先端同士が当接状態で接合されている。これにより、半導体チップＣ１〜Ｃ４が第５の半導体チップＣ５上に支持されるとともに、第４の半導体チップＣ４と第５の半導体チップＣ５とは、裏面バンプ１４および表面バンプ１５を介して電気的に接続されている。また、第１の半導体チップＣ１と第５の半導体チップＣ５とは、表面バンプ５，６，９，１２，１５、シリコン貫通ビア７，１０，１３および裏面バンプ８，１１，１４を介して電気的に接続されている。第２の半導体チップＣ２と第５の半導体チップＣ５とは、表面バンプ９，１２，１５、シリコン貫通ビア１０，１３および裏面バンプ８，１１，１４を介して電気的に接続されている。第３の半導体チップＣ３と第５の半導体チップＣ５とは、表面バンプ１２，１５、シリコン貫通ビア１３および裏面バンプ１１，１４を介して電気的に接続されている。
また、半導体チップＣ５には、平面視で各表面バンプ１５と同じ位置に、シリコン貫通ビア１６が厚さ方向に貫通して形成されている。言い換えれば、半導体チップＣ５には、半導体チップＣ４の各裏面バンプ１４と対向する位置に、シリコン貫通ビア１６が表裏を貫通して形成されており、半導体チップＣ５の表面で露出する各シリコン貫通ビア１６の端面上に、表面バンプ１５が配置されている。なお、図示しないが、シリコン貫通ビア１６とシリコン貫通ビア１６が埋設されているビアホールの内面（半導体チップＣ５におけるシリコン貫通ビア１６と接する周面）との間には、酸化シリコンまたは窒化シリコン（ＳｉＮ）からなる絶縁膜が介在されている。
さらに、半導体チップＣ４の裏面には、この裏面で露出する各シリコン貫通ビア１６の端面上に、裏面バンプ１７が配置されている。
表面バンプ５，６，９，１２，１５および裏面バンプ８，１１，１４，１７は、たとえば、銅（Ｃｕ）、ニッケル（Ｎｉ）または金（Ａｕ）からなり、その表面に、加熱により溶融可能な金属層が設けられる場合がある。また、表面バンプ５，６，９，１２，１５および裏面バンプ８，１１，１４，１７は、半田からなる場合もある。シリコン貫通ビア７，１０，１３，１６は、たとえば、銅（Ｃｕ）またはポリシリコンからなる。
半導体チップＣ１〜Ｃ５の各間には、それぞれ封止層（アンダーフィル）１８〜２１が介在されている。具体的には、第１の半導体チップＣ１の表面と第２の半導体チップＣ２の表面との間には、封止層１８が介在され、それらの間は、封止層１８により封止されている。第２の半導体チップＣ２の裏面と第３の半導体チップＣ３の表面との間には、封止層１９が介在され、それらの間は、封止層１９により封止されている。第３の半導体チップＣ３の裏面と第４の半導体チップＣ４の表面との間には、封止層２０が介在され、それらの間は、封止層２０により封止されている。第４の半導体チップＣ４の裏面と第５の半導体チップＣ５の表面との間には、封止層２１が介在され、それらの間は、封止層２１により封止されている。
また、半導体装置１では、半導体チップＣ１〜Ｃ５の側方を取り囲むように、封止層１８〜２１と同一材料からなる保護材２２が設けられている。半導体チップＣ１〜Ｃ５の側面は、それらの全域が保護材２２により一括して被覆されている。保護材２２の上端面（第１の半導体チップＣ１の裏面側の端面）は、第１の半導体チップＣ１の裏面と面一をなし、保護材２２の下端面（第５の半導体チップＣ５の裏面側の端面）は、第５の半導体チップＣ５の裏面と面一をなしている。
そして、半導体チップＣ１〜Ｃ５は、半導体チップＣ５の各裏面バンプ１７が支持基板２の表面の内部端子３に当接状態で接合されることにより、支持基板２上に積層状態で支持されるとともに、その内部端子３と電気的に接続されている。
図２Ａ〜２Ｑは、半導体装置の各製造工程を順に示す模式的な断面図である。
まず、図２Ａに示すように、半導体ウエハＷ１〜Ｗ５の表面に、それぞれ表面バンプ５，６，９，１２，１５が形成される。半導体ウエハＷ１〜Ｗ５は、それぞれ半導体チップＣ１〜Ｃ５の集合体である。
次に、図２Ｂに示すように、半導体ウエハＷ１〜Ｗ５の表面に、それぞれ溝Ｇ１〜Ｇ５が形成される。半導体ウエハＷ１〜Ｗ５において、溝Ｇ１〜Ｇ５は、それぞれ半導体チップＣ１〜Ｃ５間に設定されたダイシングラインＬよりも大きい幅を有し、ダイシングラインＬに沿って延びている。また、溝Ｇ１〜Ｇ５の深さは、半導体装置１として完成した後の半導体チップＣ１〜Ｃ５の厚さに２０μｍを加えた値に設定される。このような溝Ｇ１〜Ｇ５は、たとえば、ダイシング時に用いられるダイシングブレード３３（図２Ｑ参照）よりも厚いブレード３０を用いたハーフカットにより形成することができる。
そして、図２Ｃに示すように、第１の半導体ウエハＷ１の表面に、第２の半導体ウエハＷ２の表面が対向される。半導体ウエハＷ１と半導体ウエハＷ２との相対的な位置合わせが行われた後、半導体ウエハＷ２が半導体ウエハＷ１に近づけられ、半導体ウエハＷ２の各表面バンプ６が半導体ウエハＷ１の各表面バンプ５に当接される。これにより、半導体ウエハＷ２は、半導体ウエハＷ１上に微小な間隔を空けた状態で支持される。
次いで、図２Ｄに示すように、半導体ウエハＷ１の表面と半導体ウエハＷ２の表面との間に、アンダーフィル（液状樹脂）Ｕが注入される。アンダーフィルＵは、半導体ウエハＷ１と半導体ウエハＷ２との間を埋め尽くすとともに、溝Ｇ１，Ｇ２にも入り込み、溝Ｇ１，Ｇ２を埋め尽くす。
なお、アンダーフィルＵは、半導体ウエハＷ１と半導体ウエハＷ２との接合前に、半導体ウエハＷ１および／または半導体ウエハＷ２の表面に塗布されてもよい。この場合、半導体ウエハＷ１に対して半導体ウエハＷ２が接合されるのと同時に、アンダーフィルＵにより、半導体ウエハＷ１と半導体ウエハＷ２との間が埋め尽くされるとともに、溝Ｇ１，Ｇ２が埋め尽くされる。すなわち、この場合、半導体ウエハＷ１と半導体ウエハＷ２とが互いの表面が対向するように配置されて、これらが接合される工程と、半導体ウエハＷ１と半導体ウエハＷ２との間がアンダーフィルにより封止される工程とが同時に達成される。
その後、図２Ｅに示すように、砥石を用いて、半導体ウエハＷ２の裏面が研磨された後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、半導体ウエハＷ２の裏面がさらに研削される。この裏面研削は、半導体ウエハＷ２の裏面に溝Ｇ２が露出し、さらに、その溝Ｇ２の深さが所定の厚さ（たとえば、１０μｍ）になるまで続けられる。これにより、半導体ウエハＷ２の厚さは、半導体装置１として完成した後の半導体チップＣ２の厚さと等しくなる。
半導体ウエハＷ２の裏面研削後、図２Ｆに示すように、平面視で各表面バンプ６と同じ位置に、半導体ウエハＷ２を厚さ方向に貫通するシリコン貫通ビア７が形成される。具体的には、フォトリソグラフィおよびエッチングにより、半導体ウエハＷ２における平面視で各表面バンプ６と同じ位置に、半導体ウエハＷ２を貫通するホールが形成される。そして、熱酸化法またはＣＶＤ法により、ホールの内面に、酸化シリコンからなる絶縁膜が形成される。その後、各ホール（絶縁膜の内側）がシリコン貫通ビア７の材料で埋め尽くされることにより、半導体ウエハＷ２を厚さ方向に貫通するシリコン貫通ビア７が形成される。
次いで、図２Ｇに示すように、各シリコン貫通ビア７上に、裏面バンプ８が形成される。具体的には、めっき法により、各シリコン貫通ビア７上に裏面バンプ８の材料が選択的に成長された後、各材料の先端に加熱により溶融可能な金属が塗布されることにより、裏面バンプ８が得られる。
その後、図２Ｈに示すように、半導体ウエハＷ２の裏面に、第３の半導体ウエハＷ３の表面が対向される。半導体ウエハＷ２と半導体ウエハＷ３との相対的な位置合わせが行われた後、半導体ウエハＷ３が半導体ウエハＷ２に近づけられ、半導体ウエハＷ３の各表面バンプ９が半導体ウエハＷ２の各裏面バンプ８に当接される。これにより、半導体ウエハＷ３は、半導体ウエハＷ２上に微小な間隔を空けた状態で支持される。この後、半導体ウエハＷ２の裏面と半導体ウエハＷ３の表面との間に、アンダーフィルＵが注入される。
なお、アンダーフィルＵは、半導体ウエハＷ２と半導体ウエハＷ３との接合前に、半導体ウエハＷ２の裏面および／または半導体ウエハＷ３の表面に塗布されてもよい。この場合、半導体ウエハＷ２に対して半導体ウエハＷ３が接合されるのと同時に、アンダーフィルＵにより、半導体ウエハＷ２と半導体ウエハＷ３との間が埋め尽くされる。すなわち、この場合、半導体ウエハＷ２の裏面に半導体ウエハＷ３の表面が対向するように、半導体ウエハＷ２と半導体ウエハＷ３とが配置されて、これらが接合される工程と、半導体ウエハＷ２と半導体ウエハＷ３との間がアンダーフィルにより封止される工程とが同時に達成される。
その後は、半導体ウエハＷ３の裏面を研削し、半導体ウエハＷ３を薄化する工程（図２Ｅに示す工程に相当する工程）、半導体ウエハＷ３にシリコン貫通ビア１０を形成する工程（図２Ｆに示す工程に相当する工程）、各シリコン貫通ビア１０上に裏面バンプ１１を形成する工程（図２Ｇに示す工程に相当する工程）、半導体ウエハＷ３の裏面に第４の半導体ウエハＷ４の表面を接合する工程（図２Ｈに示す工程に相当する工程）、半導体ウエハＷ４の裏面を研削し、半導体ウエハＷ４を薄化する工程（図２Ｅに示す工程に相当する工程）、半導体ウエハＷ４にシリコン貫通ビア１３を形成する工程（図２Ｆに示す工程に相当する工程）および各シリコン貫通ビア１３上に裏面バンプ１４を形成する工程（図２Ｈに示す工程に相当する工程）が行われる。その結果、図２Ｉに示す構造物が得られる。
次いで、図２Ｊに示すように、半導体ウエハＷ４の裏面に、第５の半導体ウエハＷ５の表面が対向される。半導体ウエハＷ４と半導体ウエハＷ５との相対的な位置合わせが行われた後、半導体ウエハＷ５が半導体ウエハＷ４に近づけられ、半導体ウエハＷ５の各表面バンプ１５が半導体ウエハＷ４の各裏面バンプ１４に当接される。これにより、半導体ウエハＷ５は、半導体ウエハＷ４上に微小な間隔を空けた状態で支持される。この後、半導体ウエハＷ４の裏面と半導体ウエハＷ５の表面との間に、アンダーフィルＵが注入される。
なお、アンダーフィルＵは、半導体ウエハＷ４と半導体ウエハＷ５との接合前に、半導体ウエハＷ４の裏面および／または半導体ウエハＷ５の表面に塗布されてもよい。この場合、半導体ウエハＷ４に対して半導体ウエハＷ５が接合されるのと同時に、アンダーフィルＵにより、半導体ウエハＷ４と半導体ウエハＷ５との間が埋め尽くされる。すなわち、この場合、半導体ウエハＷ４の裏面に半導体ウエハＷ５の表面が対向するように、半導体ウエハＷ４と半導体ウエハＷ５とが配置されて、これらが接合される工程と、半導体ウエハＷ４と半導体ウエハＷ５との間がアンダーフィルにより封止される工程とが同時に達成される。
その後、図２Ｋに示すように、砥石を用いて、半導体ウエハＷ５の裏面が研磨された後、ＣＭＰ法により、半導体ウエハＷ５の裏面がさらに研削される。この裏面研削は、半導体ウエハＷ５の裏面に溝Ｇ５が露出し、さらに、その溝Ｇ５の深さが所定の厚さ（たとえば、１０μｍ）になるまで続けられる。これにより、半導体ウエハＷ５の厚さは、半導体装置１として完成した後の半導体チップＣ５の厚さと等しくなる。
裏面研削後、シリコン貫通ビア７を形成する工程と同様な工程が行われて、図２Ｌに示すように、平面視で各表面バンプ１５と同じ位置に、半導体ウエハＷ５を厚さ方向に貫通するシリコン貫通ビア１６が形成される。その後、裏面バンプ８を形成する工程と同様な工程が行われて、各シリコン貫通ビア１６上に、裏面バンプ１７が形成される。
その後、図２Ｍに示すように、半導体ウエハＷ５の裏面に、ガラス板３１が貼り合わされる。
そして、図２Ｎに示すように、ガラス板３１を土台にして、第１の半導体ウエハＷ１の裏面が研削される。この裏面研削は、半導体ウエハＷ１の裏面に溝Ｇ１が露出し、さらに、その溝Ｇ１の深さが所定の厚さ（たとえば、１０μｍ）になるまで続けられる。これにより、半導体ウエハＷ１の厚さは、半導体装置１として完成した後の半導体チップＣ１の厚さと等しくなる。
半導体ウエハＷ１の裏面研削後、図２Ｏに示すように、半導体ウエハＷ１の裏面に、ダイシングテープ３２が貼り付けられる。
その後、図２Ｐに示すように、半導体ウエハＷ５の裏面からガラス板３１が除去される。
そして、図２Ｑに示すように、ダイシングラインＬと同じ幅を有するダイシングブレード３３により、半導体ウエハＷ１〜Ｗ５を含む構造物が切り分けられ、図１に示す半導体装置１が得られる。
以上のように、第１の半導体ウエハＷ１および第２の半導体ウエハＷ２は、互いの表面が対向した状態で、アンダーフィルＵを挟んで接合される。この接合後、第２の半導体ウエハＷ２の裏面が研削される。この研削により、半導体ウエハＷ２の裏面に、溝Ｇ２に入り込んだアンダーフィルＵが露出する。その後、半導体ウエハＷ２における平面視で表面バンプ６と同じ位置に、半導体ウエハＷ２を厚さ方向に貫通するシリコン貫通ビア７が形成される。さらに、半導体ウエハＷ２の裏面において露出するシリコン貫通ビア７上に、裏面バンプ８が形成される。そして、第３の半導体ウエハＷ３が第２の半導体ウエハＷ２に対して、半導体ウエハＷ２の裏面に半導体ウエハＷ３の表面が対向するように配置される。そして、半導体ウエハＷ２と半導体ウエハＷ３との間に、アンダーフィルＵが注入され、この注入後に、半導体ウエハＷ３の裏面が研削されることにより、半導体ウエハＷ３の裏面に、溝Ｇ３に入り込んだアンダーフィルＵが露出する。その後、第３の半導体ウエハＷ３に対する処理と同様な処理が行われ、第４の半導体ウエハＷ４および第５の半導体ウエハＷが積層される。第５の半導体ウエハＷ１の裏面研削後、第１の半導体ウエハＷ１の裏面が研削される。この裏面研削により、半導体ウエハＷ１の裏面に、溝Ｇ１に入り込んだアンダーフィルＵが露出する。
これにより、第１の半導体ウエハＷ１および第５の半導体ウエハＷ５の裏面には、それぞれ溝Ｇ１，Ｇ５に入り込んだアンダーフィルＵが露出し、ダイシングラインＬ上でアンダーフィルＵが第１の半導体ウエハＷ１の裏面と第５の半導体ウエハＷ５の裏面との間を貫通して設けられた構成が得られる。
すなわち、アンダーフィルＵは、第１の半導体ウエハＷ１と第５の半導体ウエハＷ５との間を封止する封止層およびダイシングライン上に第１の半導体ウエハＷ１の裏面と第５の半導体ウエハＷ５の裏面との間を貫通して設けられた保護材となり、第１〜第５の半導体ウエハＷ１〜Ｗ５、ならびにアンダーフィルＵからなる封止層および保護材を備えるウエハ積層構造物が得られる。
その後、ウエハ積層構造物がダイシングされ、図１に示す半導体装置１が得られる。
ウエハ積層構造物では、ダイシングラインＬ上に保護材（アンダーフィルＵ）が設けられており、ダイシング時には、ダイシングラインＬ上の保護材が切断される。これにより、ダイシングに用いられるダイシングブレード３３が半導体ウエハＷ１〜Ｗ５（半導体チップＣ１〜Ｃ５）に接触しないので、そのダイシングブレード３３の接触による半導体ウエハＷ１〜Ｗ５の損傷を生じない。
また、ダイシング後に得られる半導体装置１では、半導体チップＣ１〜Ｃ５の側面の全域が保護材で覆われているので、ハンドリングの際に、ハンドとの接触による半導体チップＣ１〜Ｃ５の損傷を防止することができる。
よって、ダイシング時およびダイシング後において、半導体チップＣ１〜Ｃ５の角部の損傷を防止することができる。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図１に示す半導体装置１では、支持基板２上に、５つの半導体チップＣ１〜Ｃ５が積層されている。しかし、支持基板２上に積層される半導体チップの数は、複数であればよい。すなわち、本発明が適用可能な最小の構成は、支持基板２上に、第１の半導体チップＣ１および第２の半導体チップＣ２が積層された構成である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
５，６，９，１２，１５ 表面バンプ
７，１０，１３，１６ シリコン貫通ビア（貫通ビア）
８，１１，１４，１７ 裏面バンプ
１８〜２１ 封止層
２２ 保護材
Ｃ１〜Ｃ５ 半導体チップ
Ｇ１〜Ｇ５ 溝
Ｌ ダイシングライン
Ｕ アンダーフィル
Ｗ１〜Ｗ５ 半導体ウエハ

Claims (10)

  1. 複数の半導体チップの集合体である第１および第２の半導体ウエハの各表面に、各半導体チップ間に設定されたダイシングライン上を延び、前記ダイシングラインよりも幅広な溝を形成する溝形成工程と、
    前記溝形成工程後、前記第１および第２の半導体ウエハを、互いの表面が対向するように配置する配置工程と、
    前記第１の半導体ウエハと前記第２の半導体ウエハとの間を、アンダーフィルにより封止する封止工程と、
    前記配置工程および前記封止工程後、前記第１および第２の半導体ウエハの各裏面を少なくとも前記溝が露出するまで研削する研削工程と、
    前記研削工程後、前記第１および第２の半導体ウエハならびにアンダーフィルを含む構造物を前記ダイシングライン上で切断するダイシング工程とを含む、半導体装置の製造方法。
  2. 前記溝の深さは、前記研削工程後の前記第１および第２の半導体ウエハの厚さに２０μｍを加えた値に設定される、請求項１に記載の半導体装置の製造方法。
  3. 前記第１および第２の半導体ウエハの各表面には、表面バンプが形成されており、
    前記配置工程では、前記第１の半導体ウエハの前記表面バンプと前記第２の半導体ウエハの前記表面バンプとが当接される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記研削工程は、前記第１の半導体ウエハの裏面を研削する工程と、前記第２の半導体ウエハの裏面を研削する工程とに分けて行われ、
    前記第２の半導体ウエハの裏面の研削の終了後であって、前記第１の半導体ウエハの裏面の研削の開始前に、前記第２の半導体ウエハにおける平面視で前記バンプと同じ位置に、前記第２の半導体ウエハを厚さ方向に貫通する貫通ビアを形成するビア形成工程と、
    前記第２の半導体ウエハの裏面において露出する前記貫通ビア上に、裏面バンプを形成する裏面バンプ形成工程とをさらに含む、請求項３に記載の半導体装置の製造方法。
  5. 複数の半導体チップの集合体である第３の半導体ウエハの表面には、表面バンプが形成されており、
    前記第３の半導体ウエハの表面に、各半導体チップ間に設定されたダイシングラインに沿って、前記ダイシングラインよりも幅広な溝を形成する第２の溝形成工程と、
    前記第３の半導体ウエハを前記第２の半導体ウエハに対して、前記第２の半導体ウエハの裏面に前記第３の半導体ウエハの表面が対向するように配置して、前記第２の半導体ウエハの前記裏面バンプに、前記第３の半導体ウエハの前記表面バンプを当接させる第２の配置工程と、
    前記第２の半導体ウエハと前記第３の半導体ウエハとの間を、アンダーフィルにより封止する第２の封止工程と、
    前記第２の配置工程および前記第２の封止工程後、前記第３の半導体ウエハの裏面を少なくとも前記溝が露出するまで研削する第２の研削工程とをさらに含む、請求項４に記載の半導体装置の製造方法。
  6. 第１の半導体チップと、
    前記第１の半導体チップに対して互いの表面が対向するように配置された第２の半導体チップと、
    前記第１の半導体チップと前記第２の半導体チップとの間を封止する封止層と、
    前記封止層と同一材料からなり、前記第１および第２の半導体チップの側面の全域を被覆し、少なくとも前記第１の半導体チップの裏面側の端面が前記第１の半導体チップの裏面と面一をなす保護材とを含む、半導体装置。
  7. 前記第１および第２の半導体チップの各表面には、表面バンプが形成されており、
    前記第１の半導体チップの前記表面バンプと前記第２の半導体チップの前記表面バンプとが当接している、請求項６に記載の半導体装置。
  8. 前記第２の半導体チップには、平面視で前記第２の半導体ウエハの前記バンプと同じ位置に、貫通ビアが厚さ方向に貫通して形成され、
    前記第２の半導体チップの裏面において露出する前記貫通ビア上には、裏面バンプが形成されている、請求項７に記載の半導体装置。
  9. 表面に表面バンプが形成され、当該表面バンプが前記第２の半導体チップの前記裏面バンプに当接された第３の半導体チップと、
    前記第２の半導体チップと前記第３の半導体チップとの間を封止する第２の封止層とをさらに含み、
    前記保護材は、さらに前記第３の半導体チップの側面の全域を被覆している、請求項８に記載の半導体装置。
  10. 複数の半導体チップの集合体である第１の半導体ウエハと、
    複数の半導体チップの集合体であり、前記第１の半導体ウエハに対して互いの表面が対向するように配置された第２の半導体ウエハと、
    前記第１の半導体ウエハと前記第２の半導体ウエハとの間を封止する封止層と、
    前記第１および第２の半導体ウエハに共通に設定されたダイシングライン上に、前記第１の半導体ウエハの裏面と第２の半導体ウエハの裏面との間を貫通して設けられた保護材とを含む、ウエハ積層構造物。
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