JP2001326325A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】３次元への組立て段階における容易性に優れ
た、ウェハレベルの３次元集積回路を有する半導体装置
及びその製造方法を提供する。 【解決手段】半導体基板１０１，１０２，１０３は、そ
れぞれ主表面の素子領域１１に集積回路（ＭＯＳＦＥＴ
等）を有し、チップとして切り分けられている。素子領
域１１に関係するダマシン技術による埋め込み銅配線１
２と共に、少なくともその主表面側から裏面側に亘って
銅配線１２１，１２２が貫通するようにダマシン技術で
埋め込まれている部分がある。銅配線１２，１２１，１
２２には基板主表面側において接続箇所にバンプ電極１
５が設けられている。下層と上層の各半導体基板は、そ
れぞれ主表面側のバンプ電極１５と裏面側の銅配線（１
２１または１２２）を対向させ異方性導電フィルムＡＣ
Ｆを介して熱圧着接続する。
た、ウェハレベルの３次元集積回路を有する半導体装置
及びその製造方法を提供する。 【解決手段】半導体基板１０１，１０２，１０３は、そ
れぞれ主表面の素子領域１１に集積回路（ＭＯＳＦＥＴ
等）を有し、チップとして切り分けられている。素子領
域１１に関係するダマシン技術による埋め込み銅配線１
２と共に、少なくともその主表面側から裏面側に亘って
銅配線１２１，１２２が貫通するようにダマシン技術で
埋め込まれている部分がある。銅配線１２，１２１，１
２２には基板主表面側において接続箇所にバンプ電極１
５が設けられている。下層と上層の各半導体基板は、そ
れぞれ主表面側のバンプ電極１５と裏面側の銅配線（１
２１または１２２）を対向させ異方性導電フィルムＡＣ
Ｆを介して熱圧着接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、ウェハレベルの３
次元集積回路技術に係り、特に、ダマシン技術を用いた
配線構造を伴う半導体装置に関する。
次元集積回路技術に係り、特に、ダマシン技術を用いた
配線構造を伴う半導体装置に関する。
【０００２】
【従来の技術】素子の微細化が進む中、ＬＳＩ製品にお
ける動作速度の向上が著しく、その要求も実際厳しくな
ってきている。配線関係による信号遅延やクロストーク
を考慮すると、配線の長さは動作高速化を妨げる大きな
問題となる。
ける動作速度の向上が著しく、その要求も実際厳しくな
ってきている。配線関係による信号遅延やクロストーク
を考慮すると、配線の長さは動作高速化を妨げる大きな
問題となる。
【０００３】すなわち、配線が少なからず絡むパッケー
ジや配線基板では避けることのできない深刻な問題とな
る。このような状況から、一方ではシステムＬＳＩの技
術開発が進んでいる。システムＬＳＩは、周辺回路のＬ
ＳＩを取り込みながら１チップ化への技術を着実に進歩
させている。
ジや配線基板では避けることのできない深刻な問題とな
る。このような状況から、一方ではシステムＬＳＩの技
術開発が進んでいる。システムＬＳＩは、周辺回路のＬ
ＳＩを取り込みながら１チップ化への技術を着実に進歩
させている。
【０００４】しかし、システムＬＳＩの開発において
は、長い開発期間と、異種プロセス混合によるチップコ
スト上昇を招くことになる。これにより、昨今技術開発
の進歩が著しいメディア機器などが要望する短納期、低
コストを満足できないのが現状である。
は、長い開発期間と、異種プロセス混合によるチップコ
スト上昇を招くことになる。これにより、昨今技術開発
の進歩が著しいメディア機器などが要望する短納期、低
コストを満足できないのが現状である。
【０００５】
【発明が解決しようとする課題】上述の理由により、３
次元実装を主体とするシステム機能実装の要求が高ま
り、システムＬＳＩと実装技術の統合が重要になってき
た。メディア機器産業では、周波数（高速化）と納期
（短納期）で成長の度合いが決められる。このため、内
蔵されるＬＳＩも、実装やパッケージ技術によって可能
な限り接続長、配線長を短縮しなければならない。この
ような理由から、３次元実装モジュールは様々な工夫が
なされ実用化の段階に入ってきている。
次元実装を主体とするシステム機能実装の要求が高ま
り、システムＬＳＩと実装技術の統合が重要になってき
た。メディア機器産業では、周波数（高速化）と納期
（短納期）で成長の度合いが決められる。このため、内
蔵されるＬＳＩも、実装やパッケージ技術によって可能
な限り接続長、配線長を短縮しなければならない。この
ような理由から、３次元実装モジュールは様々な工夫が
なされ実用化の段階に入ってきている。
【０００６】例えば、３次元実装モジュールは、従来、
次のような構成が実用化、あるいは実用化段階にある。
例えば、ＴＣＰ（Tape Carrier Package）を積層し、チ
ップ積層間の接続はＴＣＰのアウターリードで達成す
る。または、ＴＣＰの積層間に配線用の枠体を配備し
て、チップ積層間の接続を達成する。その他、チップレ
ベルで積層し、チップ積層間を側面の導電材を介して接
続したもの等、様々な技術がある。
次のような構成が実用化、あるいは実用化段階にある。
例えば、ＴＣＰ（Tape Carrier Package）を積層し、チ
ップ積層間の接続はＴＣＰのアウターリードで達成す
る。または、ＴＣＰの積層間に配線用の枠体を配備し
て、チップ積層間の接続を達成する。その他、チップレ
ベルで積層し、チップ積層間を側面の導電材を介して接
続したもの等、様々な技術がある。
【０００７】また、ウェハレベルの３次元集積回路技術
も開発されている。集積回路ウェハにウェハ表面側から
裏面に抜けるポリシリコンの埋め込み配線（ビア電極）
を作り込んでおき、張り合わせ積層する他の集積回路ウ
ェハと所望の接続を達成する構成である。この技術は、
例えば月刊Semiconductor World 1999.11 の68〜71ペー
ジに開示されている。
も開発されている。集積回路ウェハにウェハ表面側から
裏面に抜けるポリシリコンの埋め込み配線（ビア電極）
を作り込んでおき、張り合わせ積層する他の集積回路ウ
ェハと所望の接続を達成する構成である。この技術は、
例えば月刊Semiconductor World 1999.11 の68〜71ペー
ジに開示されている。
【０００８】上記構成によれば、埋め込み配線の長さは
ウェハの厚さ（例えば１０μｍ程度）に依存する。この
結果、前者の３次元実装モジュールに比べて配線長、接
続長を格段に短くすることができる。
ウェハの厚さ（例えば１０μｍ程度）に依存する。この
結果、前者の３次元実装モジュールに比べて配線長、接
続長を格段に短くすることができる。
【０００９】上記ウェハレベルの３次元集積回路技術に
おいては、埋め込み配線を形成するために一辺が２〜３
μｍで深さが数１０μｍ程度の深溝を形成する。その
後、溝内を酸化し、内部に低抵抗のポリシリコンを埋め
込んで平坦化する。このようにして形成された埋め込み
配線上にバンプ電極を形成する。他のウェハにはこのバ
ンプ電極と対向する位置に配線電極が形成されている。
これら２つのウェハは位置合わせされた後、バンプ電極
と配線電極がそれぞれ接触、仮接着される。その後、ウ
ェハ間に液体接着剤が注入され、ウェハどうしが張り合
わせられる。
おいては、埋め込み配線を形成するために一辺が２〜３
μｍで深さが数１０μｍ程度の深溝を形成する。その
後、溝内を酸化し、内部に低抵抗のポリシリコンを埋め
込んで平坦化する。このようにして形成された埋め込み
配線上にバンプ電極を形成する。他のウェハにはこのバ
ンプ電極と対向する位置に配線電極が形成されている。
これら２つのウェハは位置合わせされた後、バンプ電極
と配線電極がそれぞれ接触、仮接着される。その後、ウ
ェハ間に液体接着剤が注入され、ウェハどうしが張り合
わせられる。
【００１０】しかしながら、埋め込み配線の低抵抗化は
十分とはいえず、また、バンプ電極と配線電極を接触さ
せる２つのウェハどうしの位置合わせが困難で、精度を
向上させるのに高価な設備が必要である。
十分とはいえず、また、バンプ電極と配線電極を接触さ
せる２つのウェハどうしの位置合わせが困難で、精度を
向上させるのに高価な設備が必要である。
【００１１】本発明は上記のような事情を考慮してなさ
れたもので、３次元への組立て段階における容易性に優
れた、ウェハレベルの３次元集積回路を有する半導体装
置及びその製造方法を提供しようとするものである。
れたもので、３次元への組立て段階における容易性に優
れた、ウェハレベルの３次元集積回路を有する半導体装
置及びその製造方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
主表面の素子領域に集積回路が形成されチップとして切
り分けられた第１半導体基板と、少なくとも前記第１半
導体基板においてその主表面側から裏面側に亘って貫通
するものを含む前記素子領域に関係する埋め込み銅配線
と、前記第１半導体基板の主表面側の前記銅配線に接続
されるバンプ電極と、主表面側を前記第１半導体基板の
裏面側と対向させる第２半導体基板と、前記第１半導体
基板の裏面側の銅配線が前記第２半導体基板における素
子領域に関係するバンプ電極と電気的に接続されるため
の異方性導電フィルム部材とを具備したことを特徴とす
る。
主表面の素子領域に集積回路が形成されチップとして切
り分けられた第１半導体基板と、少なくとも前記第１半
導体基板においてその主表面側から裏面側に亘って貫通
するものを含む前記素子領域に関係する埋め込み銅配線
と、前記第１半導体基板の主表面側の前記銅配線に接続
されるバンプ電極と、主表面側を前記第１半導体基板の
裏面側と対向させる第２半導体基板と、前記第１半導体
基板の裏面側の銅配線が前記第２半導体基板における素
子領域に関係するバンプ電極と電気的に接続されるため
の異方性導電フィルム部材とを具備したことを特徴とす
る。
【００１３】本発明の半導体装置の製造方法は、主表面
に素子が構成された第１半導体基板の所定箇所において
裏面側に配線を引き出すために所定深さのトレンチを形
成する工程と、前記トレンチの内壁に絶縁膜を形成する
工程と、前記第１半導体基板の主表面における配線溝パ
ターンを形成する工程と、少なくとも前記配線溝パター
ン内にバリア金属を形成する工程と、前記トレンチ及び
配線溝パターンを埋め込む銅配線部材を形成する工程
と、前記第１半導体基板の主表面最上層に保護膜を形成
する工程と、前記保護膜を選択的にエッチングして前記
銅配線部材に関係する第１バンプ電極群を形成する工程
と、前記第１半導体基板の主表面から前記トレンチと同
等の深さを有するようなカットラインを形成する工程
と、前記第１半導体基板の裏面側を前記カットライン及
び前記トレンチの銅配線部材が露出するまで研削及び研
磨する工程と、前記第１半導体基板がチップとして切り
分けられた形態に対向する第２半導体基板が準備され、
前記第１半導体基板の裏面側に露出した銅配線部材に各
々対向する第２バンプ電極群を有してそれぞれが電気的
に接続されるための異方性導電フィルム部材による圧着
工程とを具備したことを特徴とする。
に素子が構成された第１半導体基板の所定箇所において
裏面側に配線を引き出すために所定深さのトレンチを形
成する工程と、前記トレンチの内壁に絶縁膜を形成する
工程と、前記第１半導体基板の主表面における配線溝パ
ターンを形成する工程と、少なくとも前記配線溝パター
ン内にバリア金属を形成する工程と、前記トレンチ及び
配線溝パターンを埋め込む銅配線部材を形成する工程
と、前記第１半導体基板の主表面最上層に保護膜を形成
する工程と、前記保護膜を選択的にエッチングして前記
銅配線部材に関係する第１バンプ電極群を形成する工程
と、前記第１半導体基板の主表面から前記トレンチと同
等の深さを有するようなカットラインを形成する工程
と、前記第１半導体基板の裏面側を前記カットライン及
び前記トレンチの銅配線部材が露出するまで研削及び研
磨する工程と、前記第１半導体基板がチップとして切り
分けられた形態に対向する第２半導体基板が準備され、
前記第１半導体基板の裏面側に露出した銅配線部材に各
々対向する第２バンプ電極群を有してそれぞれが電気的
に接続されるための異方性導電フィルム部材による圧着
工程とを具備したことを特徴とする。
【００１４】本発明の半導体装置及びその製造方法によ
れば、銅配線による埋め込み配線で低抵抗化を図り、チ
ップに切り分けたものどうし異方性導電フィルム部材を
介して各対応するバンプ電極が積層チップ裏面の銅配線
部材と接続される。これにより、ウェハレベルの３次元
集積回路を実現する。
れば、銅配線による埋め込み配線で低抵抗化を図り、チ
ップに切り分けたものどうし異方性導電フィルム部材を
介して各対応するバンプ電極が積層チップ裏面の銅配線
部材と接続される。これにより、ウェハレベルの３次元
集積回路を実現する。
【００１５】
【発明の実施の形態】図１は、本発明の一実施形態に係
る半導体装置の構成を示す任意の断面図である。半導体
基板１０１，１０２，１０３は、それぞれ主表面の素子
領域１１に集積回路（ＭＯＳＦＥＴ等）が形成され、チ
ップとして切り分けられた同等の大きさのものである。
これは一例であり、積層が可能なら互いに同等の大きさ
でなくてもよい。
る半導体装置の構成を示す任意の断面図である。半導体
基板１０１，１０２，１０３は、それぞれ主表面の素子
領域１１に集積回路（ＭＯＳＦＥＴ等）が形成され、チ
ップとして切り分けられた同等の大きさのものである。
これは一例であり、積層が可能なら互いに同等の大きさ
でなくてもよい。
【００１６】半導体基板１０１，１０２には、それぞれ
素子領域１１に関係する埋め込み銅配線１２と共に少な
くともその主表面側から裏面側に亘って銅配線１２１，
１２２が貫通するように埋め込まれている部分がある。
銅配線１２１，１２２は、積層下の集積回路チップ（１
０２や１０３）と電気的に接続するために設けられる。
銅配線１２１，１２２は、周囲が酸化膜などの絶縁膜１
３で絶縁分離されている。また、本発明で銅配線とは、
銅を主体とする銅合金配線も含む。
素子領域１１に関係する埋め込み銅配線１２と共に少な
くともその主表面側から裏面側に亘って銅配線１２１，
１２２が貫通するように埋め込まれている部分がある。
銅配線１２１，１２２は、積層下の集積回路チップ（１
０２や１０３）と電気的に接続するために設けられる。
銅配線１２１，１２２は、周囲が酸化膜などの絶縁膜１
３で絶縁分離されている。また、本発明で銅配線とは、
銅を主体とする銅合金配線も含む。
【００１７】銅配線１２，１２１，１２２は、それぞれ
層間絶縁膜１４の平坦化処理を伴うダマシン技術による
埋め込み配線構造である。このような配線構造、少なく
とも銅配線１２には図示しないがバリア金属が含まれ
る。その他の素子領域に関係する配線としてアルミニウ
ム配線が含まれていてもよい（図示せず）。
層間絶縁膜１４の平坦化処理を伴うダマシン技術による
埋め込み配線構造である。このような配線構造、少なく
とも銅配線１２には図示しないがバリア金属が含まれ
る。その他の素子領域に関係する配線としてアルミニウ
ム配線が含まれていてもよい（図示せず）。
【００１８】上記銅配線１２，１２１，１２２には、基
板主表面側において接続が必要な箇所にバンプ電極１５
（例えば金バンプ）が設けられている。バンプ電極１５
周辺はパッシベーション膜１６で保護されている。図示
しないアルミニウム配線による電極にもバンプ電極が設
けられる。
板主表面側において接続が必要な箇所にバンプ電極１５
（例えば金バンプ）が設けられている。バンプ電極１５
周辺はパッシベーション膜１６で保護されている。図示
しないアルミニウム配線による電極にもバンプ電極が設
けられる。
【００１９】半導体基板１０２は、その主表面側を半導
体基板１０１の裏面側と対向させ、半導体基板１０２の
バンプ電極１５と半導体基板１０１の裏面側に露出した
銅配線１２１とが異方性導電フィルム（ＡＣＦ）を介し
て熱圧着接続されている。
体基板１０１の裏面側と対向させ、半導体基板１０２の
バンプ電極１５と半導体基板１０１の裏面側に露出した
銅配線１２１とが異方性導電フィルム（ＡＣＦ）を介し
て熱圧着接続されている。
【００２０】また、半導体基板１０３は、その主表面側
を半導体基板１０２の裏面側と対向させ、半導体基板１
０３のバンプ電極１５と半導体基板１０２の裏面側に露
出した銅配線１２２とが異方性導電フィルムＡＣＦを介
して熱圧着接続されている。
を半導体基板１０２の裏面側と対向させ、半導体基板１
０３のバンプ電極１５と半導体基板１０２の裏面側に露
出した銅配線１２２とが異方性導電フィルムＡＣＦを介
して熱圧着接続されている。
【００２１】上記のような積層チップ構成において、最
上層の半導体基板１０１には、例えばバンプ電極１５に
繋がる外部リード１７が設けられる。このような構成を
パッケージ製品とする。すなわち、ウェハレベルの３次
元集積回路の構成によって所望の機能ＩＣが達成され
る。
上層の半導体基板１０１には、例えばバンプ電極１５に
繋がる外部リード１７が設けられる。このような構成を
パッケージ製品とする。すなわち、ウェハレベルの３次
元集積回路の構成によって所望の機能ＩＣが達成され
る。
【００２２】上記構成によれば、集積回路の通常の埋め
込み配線に使う銅配線１２と同様、銅配線１２１，１２
２による埋め込み配線で低抵抗化が図れる。チップに切
り分けたものどうし異方性導電フィルムＡＣＦを介して
各対応するバンプ電極１５が接続される。これにより、
位置合わせは個々のチップどうしについてバンプ電極１
５と対向させたチップ裏面の銅配線とを接続するように
制御すればよい。また、異方性導電フィルムＡＣＦによ
る熱圧着接続は、個々のチップどうしであるから圧力の
均一性を出しやすく、確実性が高い。
込み配線に使う銅配線１２と同様、銅配線１２１，１２
２による埋め込み配線で低抵抗化が図れる。チップに切
り分けたものどうし異方性導電フィルムＡＣＦを介して
各対応するバンプ電極１５が接続される。これにより、
位置合わせは個々のチップどうしについてバンプ電極１
５と対向させたチップ裏面の銅配線とを接続するように
制御すればよい。また、異方性導電フィルムＡＣＦによ
る熱圧着接続は、個々のチップどうしであるから圧力の
均一性を出しやすく、確実性が高い。
【００２３】図２〜図５は、それぞれ本発明の一実施形
態に係る半導体装置の要部の製造方法を工程順に示す任
意の断面図である。前記図１と同様の箇所には同一の符
号を付して説明する。
態に係る半導体装置の要部の製造方法を工程順に示す任
意の断面図である。前記図１と同様の箇所には同一の符
号を付して説明する。
【００２４】図２に示すように、半導体集積回路ウェハ
Ｗ１は、主表面の素子領域１１にＭＯＳＦＥＴなどの素
子を含む集積回路が形成される。層間絶縁膜１４上にお
いて１層目の配線層となる配線溝を形成する前の段階
（破線のレベル）で、フォトリソグラフィ技術を用い所
定個所において裏面側に配線を引き出すために所定深さ
のトレンチＴＲを形成する。トレンチＴＲは、ウェハＷ
１の最終的な厚さよりある程度深く形成する。トレンチ
ＴＲは、素子分離領域２１下に形成すれば集積化に有利
である。
Ｗ１は、主表面の素子領域１１にＭＯＳＦＥＴなどの素
子を含む集積回路が形成される。層間絶縁膜１４上にお
いて１層目の配線層となる配線溝を形成する前の段階
（破線のレベル）で、フォトリソグラフィ技術を用い所
定個所において裏面側に配線を引き出すために所定深さ
のトレンチＴＲを形成する。トレンチＴＲは、ウェハＷ
１の最終的な厚さよりある程度深く形成する。トレンチ
ＴＲは、素子分離領域２１下に形成すれば集積化に有利
である。
【００２５】その後、トレンチＴＲ内壁に酸化膜等の絶
縁膜１３を形成する。次に再びフォトリソグラフィ技術
を用いてその他の配線溝パターン２２を形成する。少な
くとも配線溝パターン２２にはバリア金属２３をスパッ
タ法によって被覆する。
縁膜１３を形成する。次に再びフォトリソグラフィ技術
を用いてその他の配線溝パターン２２を形成する。少な
くとも配線溝パターン２２にはバリア金属２３をスパッ
タ法によって被覆する。
【００２６】上記トレンチＴＲ及び配線溝パターン２２
に、例えば無電解メッキ法により銅が埋め込まれる。こ
の銅の埋め込みは必要に応じてトレンチＴＲと配線溝パ
ターン２２に対して別々に行ってもよい。
に、例えば無電解メッキ法により銅が埋め込まれる。こ
の銅の埋め込みは必要に応じてトレンチＴＲと配線溝パ
ターン２２に対して別々に行ってもよい。
【００２７】その後、ＣＭＰ（Chemical Mechanical Po
lishing）法を用いて不要な箇所の銅を削除する。これ
により、銅配線１２，１２１のプラグが形成される。さ
らに、配線溝パターンの形成、銅の埋め込み、ＣＭＰ法
を経てダマシン技術による銅配線１２，１２１の配線構
造が形成される。または、図示しないが、プラグパター
ンを配したエッチング選択比の異なる膜を層間絶縁膜中
に設けて、プラグと配線パターンを同時にエッチング形
成し、配線部材（ここでは銅）を埋め込むデュアルダマ
シン技術を用いてもよい。また、このような技術を用い
て、必要とされるさらなる多層の配線構造を形成しても
よい。その他、素子領域に関係する配線としてアルミニ
ウム配線が含まれていてもよい。
lishing）法を用いて不要な箇所の銅を削除する。これ
により、銅配線１２，１２１のプラグが形成される。さ
らに、配線溝パターンの形成、銅の埋め込み、ＣＭＰ法
を経てダマシン技術による銅配線１２，１２１の配線構
造が形成される。または、図示しないが、プラグパター
ンを配したエッチング選択比の異なる膜を層間絶縁膜中
に設けて、プラグと配線パターンを同時にエッチング形
成し、配線部材（ここでは銅）を埋め込むデュアルダマ
シン技術を用いてもよい。また、このような技術を用い
て、必要とされるさらなる多層の配線構造を形成しても
よい。その他、素子領域に関係する配線としてアルミニ
ウム配線が含まれていてもよい。
【００２８】次に、半導体集積回路ウェハＷ１の主表面
の最上層は平坦化されその上にパッシベーション膜１６
を形成する。次に、パッシベーション膜１６に対しフォ
トリソグラフィ工程を経て、上記配線構造の所定箇所に
繋がるバンプ電極１５を形成する。図示しないアルミニ
ウム配線による電極にもバンプ電極が設けられる。バン
プ電極１５は例えば金バンプである。
の最上層は平坦化されその上にパッシベーション膜１６
を形成する。次に、パッシベーション膜１６に対しフォ
トリソグラフィ工程を経て、上記配線構造の所定箇所に
繋がるバンプ電極１５を形成する。図示しないアルミニ
ウム配線による電極にもバンプ電極が設けられる。バン
プ電極１５は例えば金バンプである。
【００２９】次に、図３に示すように、ダイシング工程
に入る。これにより、半導体集積回路ウェハＷ１の主表
面からトレンチＴＲと同等の深さを有するようなカット
ラインＣＬを形成する。次に、半導体集積回路ウェハＷ
１の主表面に保護テープ２４を張り付ける。そして、半
導体集積回路ウェハＷ１の主表面側を保持し、裏面側を
上記カットラインＣＬ及びトレンチＴＲの銅配線１２１
が露出するまで研削、研磨することにより、平坦化され
る。これにより、ウェハＷ１は所定の厚さにされる。
に入る。これにより、半導体集積回路ウェハＷ１の主表
面からトレンチＴＲと同等の深さを有するようなカット
ラインＣＬを形成する。次に、半導体集積回路ウェハＷ
１の主表面に保護テープ２４を張り付ける。そして、半
導体集積回路ウェハＷ１の主表面側を保持し、裏面側を
上記カットラインＣＬ及びトレンチＴＲの銅配線１２１
が露出するまで研削、研磨することにより、平坦化され
る。これにより、ウェハＷ１は所定の厚さにされる。
【００３０】次に、図４に示すように、ウェハＷ１は、
それぞれチップＣＨＩＰ１（図１の半導体基板１０１）
として切り分けられた形態にされる。チップＣＨＩＰ１
は、下部に銅配線１２１が露出するウェハレベルで積層
が可能な集積回路チップとなる。
それぞれチップＣＨＩＰ１（図１の半導体基板１０１）
として切り分けられた形態にされる。チップＣＨＩＰ１
は、下部に銅配線１２１が露出するウェハレベルで積層
が可能な集積回路チップとなる。
【００３１】一方、半導体集積回路ウェハＷ２が準備さ
れる。半導体集積回路ウェハＷ２も上述の半導体集積回
路ウェハＷ１と同様な工程を経て、主表面の素子、配線
構造（銅配線１２）、裏面側に配線を引き出すため貫通
する埋め込みの銅配線１２２を有する。また、主表面の
バンプ電極１５はすべて上記半導体集積回路ウェハＷ１
の裏面側に露出した銅配線１２１に各々対向する位置に
設けられている。この半導体集積回路ウェハＷ２も上記
チップＣＨＩＰ１と同様に、チップＣＨＩＰ２（図１の
半導体基板１０２）として切り分けられた形態にされ
る。
れる。半導体集積回路ウェハＷ２も上述の半導体集積回
路ウェハＷ１と同様な工程を経て、主表面の素子、配線
構造（銅配線１２）、裏面側に配線を引き出すため貫通
する埋め込みの銅配線１２２を有する。また、主表面の
バンプ電極１５はすべて上記半導体集積回路ウェハＷ１
の裏面側に露出した銅配線１２１に各々対向する位置に
設けられている。この半導体集積回路ウェハＷ２も上記
チップＣＨＩＰ１と同様に、チップＣＨＩＰ２（図１の
半導体基板１０２）として切り分けられた形態にされ
る。
【００３２】これら２つのチップＣＨＩＰ１とＣＨＩＰ
２は、それぞれ裏面と主表面とが対向し、異方性導電フ
ィルムＡＣＦにより熱圧着接続される。すなわち、チッ
プＣＨＩＰ１の裏面の銅配線１２１と、チップＣＨＩＰ
２の主表面上に形成したバンプ電極１５の間で、ＡＣＦ
内の導電粒子が粒径以下となって確実な電気的接続を実
現する。
２は、それぞれ裏面と主表面とが対向し、異方性導電フ
ィルムＡＣＦにより熱圧着接続される。すなわち、チッ
プＣＨＩＰ１の裏面の銅配線１２１と、チップＣＨＩＰ
２の主表面上に形成したバンプ電極１５の間で、ＡＣＦ
内の導電粒子が粒径以下となって確実な電気的接続を実
現する。
【００３３】次に、図５に示すように、さらに、半導体
集積回路ウェハＷ３が準備される。半導体集積回路ウェ
ハＷ３も上述の半導体集積回路ウェハＷ１と同様な工程
を経て、主表面の素子、銅配線１２を含む配線構造をダ
マシン法等により形成する。ただし、ここでは積層最下
層となるため裏面側に配線を引き出す必要はない。ま
た、主表面のバンプ電極１５は、すべて上記半導体集積
回路ウェハＷ２の裏面側に露出した銅配線１２２に各々
対向する位置に設けられている。この半導体集積回路ウ
ェハＷ３も上記チップＣＨＩＰ１やＣＨＩＰ２と同様
に、チップＣＨＩＰ３（図１の半導体基板１０３）とし
て切り分けられた形態になる。
集積回路ウェハＷ３が準備される。半導体集積回路ウェ
ハＷ３も上述の半導体集積回路ウェハＷ１と同様な工程
を経て、主表面の素子、銅配線１２を含む配線構造をダ
マシン法等により形成する。ただし、ここでは積層最下
層となるため裏面側に配線を引き出す必要はない。ま
た、主表面のバンプ電極１５は、すべて上記半導体集積
回路ウェハＷ２の裏面側に露出した銅配線１２２に各々
対向する位置に設けられている。この半導体集積回路ウ
ェハＷ３も上記チップＣＨＩＰ１やＣＨＩＰ２と同様
に、チップＣＨＩＰ３（図１の半導体基板１０３）とし
て切り分けられた形態になる。
【００３４】これらＣＨＩＰ１を積層したチップＣＨＩ
Ｐ２と、ＣＨＩＰ３は、それぞれ裏面と主表面とが対向
し異方性導電フィルムＡＣＦにより熱圧着接続される。
すなわち、チップＣＨＩＰ２の裏面の銅配線１２２と、
チップＣＨＩＰ３の主表面上に形成したバンプ電極１５
の間で、ＡＣＦ内の導電粒子が粒径以下となって確実な
電気的接続を実現する。この後、図示しないが前記図１
に示すように外部リードを形成するなどして、パッケー
ジ製品化すれば、ウェハレベルの３次元集積回路の構成
として所望の機能ＩＣが実現される。
Ｐ２と、ＣＨＩＰ３は、それぞれ裏面と主表面とが対向
し異方性導電フィルムＡＣＦにより熱圧着接続される。
すなわち、チップＣＨＩＰ２の裏面の銅配線１２２と、
チップＣＨＩＰ３の主表面上に形成したバンプ電極１５
の間で、ＡＣＦ内の導電粒子が粒径以下となって確実な
電気的接続を実現する。この後、図示しないが前記図１
に示すように外部リードを形成するなどして、パッケー
ジ製品化すれば、ウェハレベルの３次元集積回路の構成
として所望の機能ＩＣが実現される。
【００３５】上記実施形態の方法によれば、集積回路の
通常の埋め込み配線に使う銅配線１２と同様、銅配線１
２１，１２２による埋め込み配線で低抵抗化を図ること
ができる。また、チップに切り分けたものどうし異方性
導電フィルムＡＣＦを介して各対応するバンプ電極１５
が、平坦化された積層チップ裏面の銅配線部分と接続す
る。これにより、従来のウェハレベルの３次元集積回路
技術より、位置合わせ制御は容易である。積層チップ裏
面にバンプ電極を形成する必要もない。また、異方性導
電フィルムＡＣＦによる熱圧着接続は、個々のチップど
うしであるから圧力の均一性を出しやすく、確実性が高
いものとなる。なお、図示しないが、さらなる複数層の
半導体集積回路チップを積層することも可能である。
通常の埋め込み配線に使う銅配線１２と同様、銅配線１
２１，１２２による埋め込み配線で低抵抗化を図ること
ができる。また、チップに切り分けたものどうし異方性
導電フィルムＡＣＦを介して各対応するバンプ電極１５
が、平坦化された積層チップ裏面の銅配線部分と接続す
る。これにより、従来のウェハレベルの３次元集積回路
技術より、位置合わせ制御は容易である。積層チップ裏
面にバンプ電極を形成する必要もない。また、異方性導
電フィルムＡＣＦによる熱圧着接続は、個々のチップど
うしであるから圧力の均一性を出しやすく、確実性が高
いものとなる。なお、図示しないが、さらなる複数層の
半導体集積回路チップを積層することも可能である。
【００３６】
【発明の効果】以上説明したように本発明によれば、銅
配線による埋め込み配線で低抵抗化され、半導体基板の
張り合わせに関する位置合わせは、個々のチップどうし
についてバンプ電極と対向させたチップ裏面の銅配線と
を接続するように制御すればよく、容易である。これに
より、配線長、接続長を格段に短くすることができ、３
次元への組立て段階における容易性に優れた、ウェハレ
ベルの３次元集積回路を有する半導体装置及びその製造
方法を提供することができる。
配線による埋め込み配線で低抵抗化され、半導体基板の
張り合わせに関する位置合わせは、個々のチップどうし
についてバンプ電極と対向させたチップ裏面の銅配線と
を接続するように制御すればよく、容易である。これに
より、配線長、接続長を格段に短くすることができ、３
次元への組立て段階における容易性に優れた、ウェハレ
ベルの３次元集積回路を有する半導体装置及びその製造
方法を提供することができる。
【図１】本発明の一実施形態に係る半導体装置の構成を
示す任意の断面図である。
示す任意の断面図である。
【図２】本発明の一実施形態に係る半導体装置の要部の
製造方法を工程順に示す任意の第１断面図である。
製造方法を工程順に示す任意の第１断面図である。
【図３】本発明の一実施形態に係る半導体装置の要部の
製造方法を工程順に示す任意の第２断面図である。
製造方法を工程順に示す任意の第２断面図である。
【図４】本発明の一実施形態に係る半導体装置の要部の
製造方法を工程順に示す任意の第３断面図である。
製造方法を工程順に示す任意の第３断面図である。
【図５】本発明の一実施形態に係る半導体装置の要部の
製造方法を工程順に示す任意の第４断面図である。
製造方法を工程順に示す任意の第４断面図である。
１０１，１０２，１０３…半導体基板（集積回路チッ
プ） １１…素子領域 １２，１２１，１２２…銅配線 １３…絶縁膜、１４…層間絶縁膜 １５…バンプ電極 １６…パッシベーション膜 １７…外部リード ２１…素子分離領域 ２２…配線溝パターン ２３…バリア金属 ２４…保護テープ ＡＣＦ…異方性導電フィルム ＣＨＩＰ１〜３…チップ ＴＲ…トレンチ Ｗ１〜３…半導体集積回路ウェハ
プ） １１…素子領域 １２，１２１，１２２…銅配線 １３…絶縁膜、１４…層間絶縁膜 １５…バンプ電極 １６…パッシベーション膜 １７…外部リード ２１…素子分離領域 ２２…配線溝パターン ２３…バリア金属 ２４…保護テープ ＡＣＦ…異方性導電フィルム ＣＨＩＰ１〜３…チップ ＴＲ…トレンチ Ｗ１〜３…半導体集積回路ウェハ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/065 Ｈ０１Ｌ 21/90 Ａ 25/07 25/08 Ｂ 25/18
Claims (2)
- 【請求項１】 主表面の素子領域に集積回路が形成され
チップとして切り分けられた第１半導体基板と、 少なくとも前記第１半導体基板においてその主表面側か
ら裏面側に亘って貫通するものを含む前記素子領域に関
係する埋め込み銅配線と、 前記第１半導体基板の主表面側の前記銅配線に接続され
るバンプ電極と、 主表面側を前記第１半導体基板の裏面側と対向させる第
２半導体基板と、 前記第１半導体基板の裏面側の銅配線が前記第２半導体
基板における素子領域に関係するバンプ電極と電気的に
接続されるための異方性導電フィルム部材と、を具備し
たことを特徴とする半導体装置。 - 【請求項２】 主表面に素子が構成された第１半導体基
板の所定箇所において裏面側に配線を引き出すために所
定深さのトレンチを形成する工程と、 前記トレンチの内壁に絶縁膜を形成する工程と、前記第
１半導体基板の主表面における配線溝パターンを形成す
る工程と、 少なくとも前記配線溝パターン内にバリア金属を形成す
る工程と、 前記トレンチ及び配線溝パターンを埋め込む銅配線部材
を形成する工程と、 前記第１半導体基板の主表面最上層に保護膜を形成する
工程と、前記保護膜を選択的にエッチングして前記銅配
線部材に関係する第１バンプ電極群を形成する工程と、 前記第１半導体基板の主表面から前記トレンチと同等の
深さを有するようなカットラインを形成する工程と、 前記第１半導体基板の裏面側を前記カットライン及び前
記トレンチの銅配線部材が露出するまで研削及び研磨す
る工程と、 前記第１半導体基板がチップとして切り分けられた形態
に対向する第２半導体基板が準備され、前記第１半導体
基板の裏面側に露出した銅配線部材に各々対向する第２
バンプ電極群を有してそれぞれが電気的に接続されるた
めの異方性導電フィルム部材による圧着工程と、を具備
したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143609A JP2001326325A (ja) | 2000-05-16 | 2000-05-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143609A JP2001326325A (ja) | 2000-05-16 | 2000-05-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326325A true JP2001326325A (ja) | 2001-11-22 |
Family
ID=18650402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000143609A Withdrawn JP2001326325A (ja) | 2000-05-16 | 2000-05-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001326325A (ja) |
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2000
- 2000-05-16 JP JP2000143609A patent/JP2001326325A/ja not_active Withdrawn
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