TWI427700B - 三維積層構造之半導體裝置之製造方法 - Google Patents

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Mitsumasa Koyanagi
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Kamiyacho Ip Holdings
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Description

三維積層構造之半導體裝置之製造方法
本發明係關於一種三維積層構造之半導體裝置(三維積層半導體裝置)之製造方法，該半導體裝置係具有將複數之半導體電路層(具有各種機能)積層而成之三維積層構造；更進一步而言，係關於包含形成用以使半導體電路層間的縱方向(積層方向)形成電氣連接之包埋配線之三維積層半導體裝置之製造方法。此處，包埋配線(buried interconnections)，係指埋設於各該半導體電路層內部之積層方向電氣連接用配線。
近年來已提出，以複數之半導體晶片積層而成為三維構造之半導體裝置。例如，栗野氏等於1999年刊行的「1999 I.E.D.M.技術文摘」中曾提出「三維構造之智慧型影像感測晶片(Intelligent Image Senser Chip)」(參照非專利文獻1)。
此影像感測晶片為4層構造，於第1半導體電路層配置處理器陣列與輸出電路，於第2半導體電路層配置資料鎖定(data latch)與遮罩電路，於第3半導體電路層配置放大器與類比數位轉換器，於第4半導體電路層配置影像感測器陣列。影像感測器陣列的最上面，係以含有微透鏡陣列的石英玻璃層覆蓋，微透鏡陣列係形成於該石英玻璃層表面。於影像感測器陣列中之各影像感測器係形成發光二極體當作半導體受光元件。於構成4層構造的各半導體電路層之間，係用接著劑進行機械連接，並用使用導電性插塞之包埋配線與和其等包埋配線接觸之微突塊電極進行電氣連接。
此影像感測器晶片，於各半導體電路層間之電氣連接未使用接合引線(bonding wire)。因而，其與在支持基板上以複數之半導體晶片進行積層並一體化，並且於其等半導體晶片周圍配置接合引線，藉由該等接合引線而實現前述半導體晶片間的電氣連接而作成之三維構造之半導體裝置(此係揭示於專利文獻1中之習知公知者)不同。
又，李氏等於2004年刊行的「日本應用物理學會誌」中，以「高度並排影像處理晶片用三維積體技術之開發」之標題，提出與栗野氏等所提出之上述固體影像感測器同樣的含有影像感測器的影像處理晶片(非專利文獻2)。
李氏等之影像處理晶片，與栗野氏等於上述論文中提出之固態影像感測器為大致相同的構造。
上述具有三維積層構造之習知的影像感測器晶片與影像處理晶片，皆以內設有期望的半導體電路之複數之半導體晶圓(以下，簡稱為晶圓)進行積層且彼此固定之後，將所得之晶圓積層體切割(dicing)而分割成複數的晶片群組而製得。亦即，將內部形成有半導體電路之半導體晶圓以晶圓之狀態進行積層與一體化，藉此形成三維積層構造，將其分割而得到影像感測器晶片或影像處理晶片。
又，於此等習知的影像感測器晶片與影像處理晶片中，該晶片內部之積層而成的各複數半導體電路係分別構成「半導體電路層」。
再者，於專利文獻2中所揭示之半導體晶片之製造方法，係於半導體基板上，具有連接著小徑部與大徑部的凸型構造，且前述小徑部的端部係露出於前述半導體基板的第1主面上，前述大徑部的端部則形成露出於前述半導體基板的第2主面之貫穿孔，然後，將該貫穿孔的壁面以絕緣膜被覆，再於其內部埋設導電體形成導電體插塞，然後，在前述第1主面上形成多層配線層。依此製造方法，可獲得以下效果：元件的集積度高、與突塊之固定強度高、且對熱應力具有高可靠性。
[非專利文獻1]栗野氏等，「三維構造之智慧型影像感測器晶片」，1999年I.E.D.M.技術文摘，p.36.4.1~36.4.4(H.Kurino et.al.,“Intelligent Image Sensor Chip with Three Dimentional Structure”,1999 IEDM Technical Digest,pp.36.4.1－36.4.4,1999)[非專利文獻2]李氏等，「高度並排影像處理晶片用三維積層技術之開發」，「日本應用物理學會誌」第39卷，p.2473－2477；第1部4B，2000年4月(K.Lee et al.,“Development of Three Dimentional Integration technology for Highly Parallel Image Processing Chip”,Jpn.J.Appl.Phys.Vol.39,pp.2474－2477,April 2000)[專利文獻1]日本特開2002－110902號公報(圖1、圖4)[專利文獻2]日本特開2004－14657號公報(圖1－圖9)
於上述之習知的三維積層構造之影像感測器晶片與影像處理晶片的製造步驟中，於晶圓積層體(此為以複數之半導體晶圓進行積層並一體化而構成)內部之半導體電路層(此處為半導體晶圓)間的縱方向(積層方向)之電氣連接，係使用朝積層方向貫穿各半導體電路層而形成的微細包埋配線(或導電性插塞)、與固定於此等包埋配線的端部之微突塊電極來進行。然而，包埋配線與微突塊電極之具體的形成方法並未揭示。包埋配線與微突塊電極皆為數μ m左右的大小，不僅極其微細，且大多係近接配置，故欲實現並非容易。因此，用以實現使用此等包埋配線與微突塊電極之可靠性高的積層方向之電氣連接的方法備受期望。
又，晶圓積層體內部之半導體電路層(半導體晶圓)，通常由形成在形成有該半導體電路層的半導體基板表面之複數的半導體元件、與透過層間絕緣膜形成於其等半導體元件上之配線構造構成。因此，包埋配線(或導電性插塞)，必須按照半導體基板上之半導體元件的排列與配線構造內之配線的排列、與製造步驟而以最佳的方法形成。例如，會有因於配線構造內的配線之布局而導致無法形成貫穿配線構造之包埋配線(或導電性插塞)的情形，又，亦有難以自基板的表面側形成包埋配線用溝渠甚或無法形成的情形。因而期望可對應此等限制之方法。
此等二種受到期望之技術，亦可謂：於上述之習知的三維積層構造之影像感測器晶片與影像處理晶片之製造步驟中，使用由複數之半導體晶片進行積層與一體化所成之「晶片積層體」來代替「晶圓積層體」的場合。
於上述專利文獻2中揭示之半導體晶片之製造方法，由於必須在半導體基板上，形成由小徑部與大徑部連接成之具有凸型構造的貫穿孔，而欲形成該貫穿孔分別須進行遮罩形成步驟與蝕刻步驟各二次等，是其困難所在。
本發明係針對上述問題點而提出者，其目的在於提供一種三維積層構造之半導體裝置之製造方法，該半導體裝置係使用包埋配線而容易地達成積層的半導體電路層間的積層方向之電氣連接者。
本發明之另一目的在於提供一種三維積層構造之半導體裝置之製造方法，可對應於積層之半導體電路層之各元件與電路之布局(於半導體電路層具有配線構造的場合，於前述元件與電路之布局之外，亦含該配線構造內之配線排列)所致的限制，而形成最佳的電氣連接用之包埋配線者。
於此未述明之本發明之其他目的，由下述的說明及附圖當可明白。
(1)依據本發明之第1觀點之三維積層構造之半導體裝置之製造方法，係如請求項1所記載者，其為：一種三維積層構造之半導體裝置之製造方法，該半導體裝置係在支持基板上積層複數之半導體電路層而構成者，其特徵在於具備以下步驟：在構成複數之該半導體電路層之一的半導體基板內部，自其表面側形成以第1絕緣膜覆蓋內壁面的溝渠；自該半導體基板的表面側將導電性材料充填到該溝渠內部，而形成導電性插塞；在形成有該導電性插塞之半導體基板內部或表面，自其表面側形成期望的元件或電路；將形成有該元件或電路之半導體基板的表面以第2絕緣膜被覆；將該第2絕緣膜直接或間接(透過配線構造)地接合到該支持基板或複數之該半導體電路層之另一半導體電路層，藉此將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層；將於該支持基板或複數之該半導體電路層之另一半導體電路層固定之該半導體基板，自其背面側選擇性地去除，藉以使該第1絕緣膜露出於該半導體基板的背面側；及將露出於該半導體基板的背面側之該第1絕緣膜選擇性地去除，藉以使該導電性插塞露出於該半導體基板的背面側。
(2)於本發明之第1觀點之三維積層構造之半導體裝置之製造方法中，如上述般，首先，在構成複數之半導體電路層之一的半導體基板內部，自其表面側形成以第1絕緣膜被覆內壁面的溝渠；自該半導體基板的表面側將導電性材料充填到該溝渠內部而形成導電性插塞。然後，在形成有前述導電性插塞之前述半導體基板內部或表面形成期望的元件或電路，再將形成有該元件或電路之前述半導體基板表面以第2絕緣膜被覆。然後，將該第2絕緣膜直接或間接(透過配線構造)地接合到該支持基板或複數之該半導體電路層之另一半導體電路層，將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層。然後，將於該支持基板或複數之該半導體電路層之另一半導體電路層固定之該半導體基板，自其背面側選擇性地去除，藉以使該第1絕緣膜露出於該半導體基板的背面側。接著，將露出於該半導體基板的背面側之該第1絕緣膜選擇性地去除，藉以使該導電性插塞露出於該半導體基板的背面側。
此等步驟全部可用公知的製程(例如，CVD法、等向性蝕刻法、機械研磨法、CMP法等)施行。又，前述支持基板或複數之該半導體電路層之另一半導體電路層、與露出於前述半導體基板的背面側之前述導電性插塞的電氣連接，可利用形成於前述半導體基板表面之配線(於前述半導體基板為具有配線構造之場合，為該配線構造內部之配線及形成於該半導體基板表面之配線)而容易地達成。再者，形成於前述半導體基板表面之配線(於存在有配線構造之場合，為形成於該配線構造內的配線及形成於該半導體基板表面之配線)、與前述溝渠內部之前述導電性插塞，係形成為朝積層方向貫穿該半導體電路層之「包埋配線」。藉由使用此包埋配線，可容易地達成積層之前述半導體電路層間的積層方向之電氣連接。
又，於本發明之第1觀點之半導體裝置之製造方法中，前述溝渠之形成與前述導電性材料之充填係自該半導體基板的表面側進行，且前述溝渠不貫穿前述第2絕緣膜(於存在有配線構造的場合，為前述第2絕緣膜與前述配線構造)。因此，於前述溝渠之形成與前述導電性材料之充填無法自前述半導體基板的背面側進行，或有困難或無法形成貫穿前述第2絕緣膜(於存在有配線構造的場合，為前述第2絕緣膜與前述配線構造)的溝渠之場合，可適用此製造方法。亦即，可對應肇因於前述半導體電路層之前述元件與電路之布局(於前述半導體電路層具有配線構造的場合，於前述元件與電路之布局之外，亦含該配線構造內之配線布局)所致的限制，而形成最佳的電氣連接用之包埋配線。
又，於將半導體基板固定於以前述支持基板或複數之前述半導體電路層之另一半導體電路層的步驟中，亦可使用第1電極。此場合，前述第1電極可配置於前述第2絕緣膜(或前述配線構造)、與前述支持基板(或複數之前述半導體電路層之另一半導體電路層)之至少一方。又，亦可使用前述第1電極將前述半導體基板固定於前述支持基板或複數之前述半導體電路層之另一半導體電路層。
(3)於本發明之第1觀點之半導體裝置製造方法中，「支持基板」只要是具有足以支持複數之半導體電路層的剛性即可，其材質可為任意。其可為半導體、玻璃、亦可為其他材質。亦可為於內部形成有電路之半導體基板，亦即，所謂LSI晶圓。
「半導體電路層」係指半導體電路的層，換言之，係形成為層狀之半導體電路。因而，「半導體電路層」，只要是在半導體基板內部或表面形成有「元件」或「電路」即可，其他構成可為任意。
於前述「半導體基板」內部或表面，通常都會形成有「電路」(例如，放大電路、訊號處理電路等，或提供既定機能之積體電路)，惟，亦可只形成有任何的「元件」(例如，受光元件)。例如，亦可在「半導體基板」內部或表面只形成有配置成陣列狀之多數個「受光元件」。「元件」可為電晶體等之主動元件與電阻等之被動元件之任一者。「主動元件」，就所佔的面積較小考量，代表性者係使用MOS場效電晶體(Metal－Oxide－Semiconductor Field－Effet Transistor,MOSFET)，惟，亦可使用MOSFET以外的電晶體或二極體等。「被動元件」可使用例如電阻、電容元件等。
前述「半導體基板」，可由單一的半導體構件(例如，半導體晶圓或半導體晶片)形成，亦可由複數之半導體構件(例如，半導體晶圓或半導體晶片)形成。又，前述「半導體基板」之尺寸並無限制，可為半導體晶圓的尺寸(晶圓尺寸)，亦可為將半導體晶圓切割所得之晶片的尺寸(晶片尺寸)，亦可為晶圓尺寸與晶片尺寸的中間尺寸，亦可為較晶圓尺寸大的尺寸。又，前述「半導體基板」的材質為任意者，只要是可形成期望的半導體元件與電路者即可，可為矽或化合物半導體或其他半導體。「半導體基板」之構造亦為任意者，可為半導體製之單板，亦可為所謂SOI(Silicon On Insulator)基板。
「溝渠」只要有期望的深度，可容納當作包埋配線之導電性材料者即可，可為任意之構成。溝渠的深度、開口形狀、開口尺寸、截面形狀等，可依需要而任意設定。「溝渠」之形成方法，只要形成為可將半導體基板自其表面側選擇性地去除者皆可，可使用任意的方法。較佳者可使用利用遮罩之異向性蝕刻法。
被覆溝渠的內壁面之「第1絕緣膜」，只要是可使前述半導體電路層之「半導體基板」、與充填於前述溝渠內部的「導電性材料」形成電氣絕緣者皆可，可使用任意的絕緣膜。較佳者可使用二氧化矽(SiO2 )、氮化矽(SiNx )。「第1絕緣膜」之形成方法可為任意者。
充填於溝渠內部之「導電性材料」，只要是可當作導電性插塞(包埋配線)使用者皆可，可使用任意的材料。可使用例如：多晶矽等之半導體、鎢(W)、銅(Cu)、鋁(Al)等金屬。
「導電性材料」之充填方法，只要是可自前述半導體基板的表面側將導電性材料充填到溝渠內部者皆可，可使用任意的方法。
「第2絕緣膜」，只要是可被覆形成有前述元件或電路之半導體電路層的半導體基板表面，使該表面與鄰接部分為電氣絕緣者皆可，可使用任意的絕緣膜。較佳者可使用二氧化矽(SiO2 )、氮化矽(SiNx )等。「第2絕緣膜」之形成方法可為任意者。
「第1電極」可配置於前述第2絕緣膜(或前述配線構造)、與前述支持基板(或複數之該半導體電路層之另一半導體電路層)之至少一方，其構成與形狀可任意地選擇。「第1電極」，較佳者可在前述第2絕緣膜上直接或間接(透過配線構造)地形成，其構成與形狀可任意地選擇。「第1電極」通常係形成為突出於第2絕緣膜表面(於半導體電路層有配線構造的場合，為該配線構造表面)，惟，並非一定要突出。只要可與前述支持基板或複數之該半導體電路層之另一半導體電路層形成電氣連接者皆可。「第1電極」之材質，只要是其導電性足以使溝渠內部經導電性插塞來與外部形成電氣連接者皆可，可使用任意者。「第1電極」，可形成為使另外形成之導電性材料片固定於前述第2絕緣膜表面或前述配線構造表面(或者，前述支持基板或複數之該半導體電路層之另一半導體電路層的對向面)，亦可使導電性材料以鍍敷法等直接沈積於前述第2絕緣膜表面或前述配線構造表面(或者，前述支持基板或複數之該半導體電路層之另一半導體電路層的對向面)。又，亦可利用下述配線來形成：形成於前述半導體基板表面且被覆著前述第2絕緣膜之配線、或前述配線構造內之配線、或前述支持基板或複數之該半導體電路層之另一半導體電路層的對向面之配線。
「配線構造」之材質、構成、機能等可為任意者。可為單層構造，亦可為多層構造。通常係由一或複數之圖案化的金屬配線膜、與一或複數之絕緣膜構成，惟，其具體構成可依需要而任意地選擇。「配線構造」亦可包含用以達成與前述支持基板或複數之該半導體電路層之另一半導體電路層之電氣連接的電極(係於用於積層方向之電氣連接的前述第1電極之外者)。
施行「將該第2絕緣膜直接或間接(透過配線構造)地接合到該支持基板或複數之該半導體電路層之另一半導體電路層，藉此將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層之步驟」的方法，並無特別限定。
施行「使用前述第1電極，將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層的步驟」的方法，亦無特別限定。代表性者為，藉由在熔融或加熱下、或在室溫下加壓，將第1電極接合到前述支持基板或複數之該半導體電路層之另一半導體電路層，此係使用接著劑者，惟，此法以外的方法亦可。於無法熔接或直接加壓結合的場合，可用適當的接合用金屬(例如，In、Au、Ag、Sn、Cu、Al或W等，或由其等至少兩者構成的合金，或由其等至少兩者構成的積層膜)夾於其間進行接合。
施行「將固定於該支持基板或複數之該半導體電路層之另一半導體電路層之該半導體基板，自其背面側選擇性地去除，藉以使該第1絕緣膜露出於該半導體基板的背面側之步驟」的方法，並無特別限定。代表性者可使用利用遮罩之等向性蝕刻法或異向性蝕刻法、或CMP法。亦可併用機械研磨法。
施行「將露出於該半導體基板的背面側之該第1絕緣膜選擇性地去除，藉以使該導電性插塞露出於該半導體基板的背面側之步驟」的方法，並無特別限定。代表性者可使用利用遮罩之等向性蝕刻法或異向性蝕刻法或CMP法。
(4)本發明之第1觀點之半導體裝置製造方法之較佳例為：前述半導體電路層係除了該元件或電路之外，亦具有形成在該第2絕緣膜上之配線構造，該第1電極透過該配線構造間接地形成於該第2絕緣膜上。於此例中，其優點為：不僅可對應肇因於前述半導體電路層之前述元件或電路之布局所致之限制，亦可對應該配線構造內之配線布局所致之限制，而形成最佳的電氣連接用之包埋配線。
本發明之第1觀點之半導體裝置之製造方法之其他較佳例，係在使前述第1絕緣膜露出於前述半導體基板的背面側之步驟、與使前述導電性插塞露出於前述半導體基板的背面側之步驟之間，進一步包含以下步驟：形成用以被覆前述半導體基板的內面之第3絕緣膜；於使前述導電性插塞露出之步驟中，係同時前述該第1絕緣膜與前述第3絕緣膜選擇性地去除。此場合，於使前述導電性插塞露出之步驟結束後，由於前述半導體基板內面係以殘留的前述第3絕緣膜被覆，故可確保半導體基板的內面之電絕緣性，是其優點。
本發明之第1觀點之半導體裝置製造方法之另一較佳例，係在使該第1絕緣膜露出於該半導體基板的背面側之步驟、與使該導電性插塞露出於該半導體基板的背面側之步驟之間，進一步包含以下步驟：形成用以被覆該半導體基板的內面之第3絕緣膜；於該第3絕緣膜上形成平坦化膜；及選擇性地去除該平坦化膜之步驟。於前述使導電性插塞露出之步驟中，係同時將第1絕緣膜、前述第3絕緣膜與殘留之前述平坦化膜選擇性地去除。此場合，於使前述導電性插塞露出之步驟結束後，由於前述半導體基板內面係以殘留的前述第3絕緣膜被覆，故可確保半導體基板的內面之電絕緣性，是其優點；又，由於前述導電性插塞係形成為自前述半導體基板的內面突出，故可利用前述導電性插塞當作突塊電極，亦為其優點。
本發明之第1觀點之半導體裝置製造方法之另一較佳例為進一步包含以下步驟：於該半導體基板的背面側所露出之該導電性插塞的端部形成第2電極之步驟。此第2電極係用來當作突塊電極。於此第2電極形成步驟中，可將另外形成之導電性材料片固定於該導電性插塞的端部；亦可將導電性材料藉由鍍敷法等直接沈積於該導電性插塞的端部。亦可將前述導電性插塞以其原來的狀態直接使用當作第2電極。
本發明之第1觀點之半導體裝置製造方法之另一較佳例為：該半導體基板係由單一之半導體構件形成，或由複數之半導體構件形成。
(5)本發明之第2觀點之三維積層構造之半導體裝置之製造方法，其不同於上述第1觀點之半導體裝置製造方法者在於，形成有貫穿被覆著半導體基板(構成複數之半導體電路層之一者)表面之第1絕緣膜(於該半導體基板為有配線構造的場合，為前述第1絕緣膜與該配線構造)之導電性插塞(包埋配線)。
亦即，本發明之第2觀點之半導體裝置之製造方法，為請求項13所記載者，其為：一種三維積層構造之半導體裝置之製造方法，該半導體裝置係在支持基板上積層複數之半導體電路層而構成者，其特徵在於具備以下步驟：在構成複數之半導體電路層之一的半導體基板內部或表面，自其表面側形成期望的元件或電路；在形成有該元件或電路之該半導體基板的表面以第1絕緣膜被覆；自該半導體基板的表面形成溝渠，該溝渠係貫穿該第1絕緣膜而到達該半導體基板的內部並以第2絕緣膜被覆內壁面而成者；自該半導體基板的表面側將導電性材料充填到該溝渠內部形成導電性插塞；使用第1電極(配置於該導電性插塞之與該半導體基板之表面側的端部對應之位置)，將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層；將於該支持基板或複數之該半導體電路層之另一半導體電路層固定之該半導體基板，自其背面側選擇性地去除，藉以使該第2絕緣膜露出於該半導體基板的背面側；及將露出於該半導體基板的背面側之該第2絕緣膜選擇性地去除，藉以使該導電性插塞露出於該半導體基板的背面側。
(6)於本發明之第2觀點之三維積層構造之半導體裝置之製造方法中，如上述般，首先，在構成複數之半導體電路層之一的半導體基板內部或表面，自其表面側形成期望的元件或電路，再以第1絕緣膜被覆前述半導體基板表面；然後，自前述半導體基板的表面側形成溝渠(貫穿前述第1絕緣膜到達前述半導體基板內部，並以第2絕緣膜被覆者)；再自前述半導體基板的表面側於前述溝渠內部形成導電性插塞；再使用第1電極(配置於該導電性插塞之與該半導體基板的表面側對應的端部位置)，將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層。然後，將於該支持基板或複數之該半導體電路層之另一半導體電路層固定之前述半導體基板，自其背面側選擇性地去除，藉以使前述第2絕緣膜露出於該半導體基板的背面側。接著，將於該半導體基板的背面側所露出之該第2絕緣膜選擇性地去除，藉以使該導電性插塞露出於該半導體基板的背面側。
此等步驟全部可用公知的製程(例如，CVD法、等向性蝕刻法、機械研磨法、CMP法等)施行。又，前述溝渠，由於貫穿前述第1絕緣膜而到達前述半導體基板內部，故前述溝渠內部之前述導電性插塞成為朝積層方向貫穿該半導體電路層之「包埋配線」。因而，藉由使用此包埋配線與前述第1電極，可容易地達成積層之前述半導體電路層間的積層方向之電氣連接。
又，於本發明之第2觀點之半導體裝置製造方法中，前述溝渠之形成與前述導電性材料之充填，係自前述半導體基板的表面側施行，並且，前述溝渠係貫穿前述第1絕緣膜而到達上述半導體基板內部。因此，於形成貫穿前述第1絕緣膜而到達前述半導體基板內部的溝渠為可能之場合，此製造方法為較佳之適用者。亦即，可對應肇因於前述半導體電路層之前述元件與電路之布局(於前述半導體電路層具有配線構造的場合，於前述元件與電路之布局之外，亦含該配線構造內之配線布局)所致的限制，而形成最佳的電氣連接用之包埋配線。
(7)於本發明之第2觀點之半導體裝置之製造方法中，「支持基板」、「半導體電路層」、「半導體基板」、「電路」、「元件」以及充填到溝渠內部之「導電性材料」之意義，皆與本發明之第1觀點之半導體裝置製造方法的場合相同。
「第1絕緣膜」，只要是可被覆形成有前述元件或電路之半導體電路層的「半導體基板」表面，使該表面與鄰接部分為電氣絕緣者皆可，可使用任意的絕緣膜。較佳者可使用二氧化矽(SiO2 )、氮化矽(SiNx )。「第1絕緣膜」之形成方法可為任意者。
「溝渠」只要是貫穿前述第1絕緣膜(於前述半導體電路層有配線構造的場合，為第1絕緣膜與其配線構造)而到達前述半導體基板內部，且以第2絕緣膜被覆內壁面者皆可，只要是有期望的深度，可容納當作包埋配線之導電性材料者皆可，可使用任意之構成者。「溝渠」的深度、開口形狀、開口尺寸、截面形狀等，可依需要而任意設定。「溝渠」之形成方法，只要形成為可貫穿第1絕緣膜(於前述半導體電路層具有配線構造的場合，為前述第1絕緣膜與其配線構造)將前述半導體基板自其表面側選擇性地去除者皆可，可使用任意的方法。較佳者可使用利用遮罩之異向性蝕刻法。
被覆溝渠的內壁面之「第2絕緣膜」，只要是可使前述半導體電路層之「半導體基板」、與充填於前述溝渠內部的「導電性材料」成為電氣絕緣者皆可，可使用任意的絕緣膜。較佳考可使用二氧化矽(SiO2 )、氮化矽(SiNX )。「第2絕緣膜」之形成方法可為任意者。
配置於對應於前述導電性插塞之前述半導體基板的表面側的端部之位置的「第1電極」，可使用任意的形狀與構成。「第1電極」通常係形成為突出於配線構造表面，惟，並非一定要突出。「第1電極」亦可形成於對應於前述支持基板或複數之該半導體電路層之另一半導體電路層的前述導電性插塞之處。要點在於，必須可與前述支持基板或複數之該半導體電路層之另一半導體電路層形成電氣連接。「第1電極」之材質，只要是其導電性足以使溝渠內部經導電性插塞來與外部形成電氣連接者皆可，可使用任意者。「第1電極」，可形成為使另外形成之導電性材料片固定於前述導電性插塞的端部，亦可使導電性材料以鍍敷法等直接沈積於前述導電性插塞的端部。又，亦可利用前述導電性插塞形成前述第1電極。亦可用此等之任一方法，形成於前述支持基板或複數之該半導體電路層之另一半導體電路層上，而非形成於前述導電性插塞的端部。
施行「使用第1電極(配置於該導電性插塞之與該半導體基板之表面側對應的端部位置)，將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層之步驟」的方法，並無特別限定。代表性者為，藉由在熔融或加熱下、或在室溫下加壓，將第1電極接合到前述支持基板或複數之該半導體電路層之另一半導體電路層，此係使用接著劑者，惟，此法以外的方法亦可。於無法熔接或直接加壓結合的場合，可依本發明之第1觀點之半導體裝置製造方法中所述般以接合用金屬夾於其間進行接合。
施行「將於該支持基板或複數之該半導體電路層之另一半導體電路層固定之該半導體基板，自其背面側選擇性地去除，藉以使該第2絕緣膜露出於該半導體基板的背面側之步驟」的方法，與本發明之第1觀點之半導體裝置製造方法的場合同樣地並無特別限制。代表性者可使用利用遮罩之等向性蝕刻法或異向性蝕刻法、或CMP法。亦可併用機械研磨法。
施行「將於該半導體基板的背面側所露出之該第2絕緣膜選擇性地去除，藉以使該導電性插塞露出於該半導體基板的背面側之步驟」的方法，與本發明之第1觀點之半導體裝置製造方法的場合同樣地並無特別限制。代表性者可使用利用遮罩之等向性蝕刻法或異向性蝕刻法、或CMP法。
(8)本發明之第2觀點之半導體裝置之較佳例為：前述半導體電路層，除了具有前述元件或電路之外，亦具有形成於前述第1絕緣膜上之配線構造，前述溝渠係貫穿前述第1絕緣膜與前述配線構造而形成。此例中，不僅可對應肇因於前述半導體電路層之前述元件或電路之布局所致之限制，亦可對應該配線構造內之配線布局所致之限制，而形成最佳的電氣連接用之包埋配線，是其優點。
前述「配線構造」之材質、構成、機能等為任意者。可為單層構造，亦可為多層構造。通常係由一或複數之圖案化的金屬配線膜、與一或複數之絕緣膜構成，惟，其具體構成可依需要而任意地選擇。「配線構造」亦可包含用以達成與前述支持基板或複數之該半導體電路層之另一半導體電路層之電氣連接的電極(於用於積層方向之電氣連接的前述第1電極之外者)。
本發明之第2觀點之半導體裝置製造方法之較佳例為：在使該第2絕緣膜露出於該半導體基板的背面側之步驟、與使該導電性插塞露出於該半導體基板的背面側之步驟之間，進一步包含以下步驟：形成用以被覆該半導體基板的內面之第3絕緣膜；於使該導電性插塞露出之步驟中，選擇性地同時去除將被覆著該溝渠的壁面之該第2絕緣膜與該第3絕緣膜。此場合，於使該導電性插塞露出之步驟結束後，由於該半導體基板內面係以殘留的該第3絕緣膜被覆，故可確保半導體基板的內面之電絕緣性，是其優點。
本發明之第2觀點之半導體裝置製造方法之其他較佳例為：在使該第2絕緣膜露出於該半導體基板的背面側之步驟、與使該導電性插塞露出於該半導體基板的背面側之步驟之間，進一步包含以下步驟：形成用以被覆該半導體基板的內面之第3絕緣膜；於該第3絕緣膜上形成平坦化膜；及選擇性地去除該平坦化膜。且於使該導電性插塞露出之步驟中，係選擇性地同時去除該第2絕緣膜、該第3絕緣膜與殘留之該平坦化膜。此場合，於使前述導電性插塞露出之步驟結束後，由於前述半導體基板內面係以殘留的前述第3絕緣膜被覆，故可確保半導體基板的內面之電絕緣性，是其優點；又，由於前述導電性插塞係形成為自前述半導體基板的內面突出，故可利用前述導電性插塞當作突塊電極，亦為其優點。
本發明之第2觀點之半導體裝置製造方法之另一其他較佳例係進一步包含以下步驟：於該半導體基板的背面側所露出之該導電性插塞的端部形成第2電極之步驟。此第2電極係用來當作突塊電極。於此第2電極形成步驟中，可將另外形成之導電性材料片固定於該導電性插塞的端部；亦可將導電性材料藉由鍍敷法等直接沈積於該導電性插塞的端部。然而，亦可將前述導電性插塞以其原來的狀態直接使用當作第2電極。
本發明之第2觀點之半導體裝置製造方法之又一其他較佳例，為前述半導體基板係由單一之半導體構件形成，或由複數之半導體構件組合形成。
(9)本發明之第3觀點之三維積層構造之半導體裝置之製造方法，與上述第1及第2觀點之半導體裝置之製造方法不同，係自構成複數之半導體電路層中之一的半導體基板之背面側形成溝渠，並且將導電性材料自半導體基板的背面側充填到該溝渠內部，藉此形成導電性插塞(包埋配線)。
亦即，本發明之第3觀點之半導體裝置之製造方法，係如請求項23所記載者，其為：一種三維積層構造之半導體裝置之製造方法，該半導體裝置係在支持基板上積層複數之半導體電路層而構成者，其特徵在於具備以下步驟：在構成複數之該半導體電路層之一的半導體基板內部或表面，自其表面側形成期望的元件或電路；將該形成有元件或電路之該半導體基板表面以第1絕緣膜被覆；將該第1絕緣膜直接或間接(透過配線構造)地接合到該支持基板或複數之該半導體電路層之另一半導體電路層，藉此將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層；於該支持基板或複數之該半導體電路層之另一半導體電路層固定之該半導體基板的內部，自其背面側以第2絕緣膜被覆內壁面而形成溝渠；及自該半導體基板的背面側將導電性材料充填到該溝渠內部而形成導電性插塞。
(10)本發明之第3觀點之三維積層構造之半導體裝置之製造方法，如上述般，係在構成複數之前述半導體電路層中之一的半導體基板內部或表面形成期望的元件或電路之後，再以第1絕緣膜被覆該形成有元件或電路之前述半導體基板表面。然後，藉由將該第1絕緣膜直接或間接(透過配線構造)地接合到該支持基板或複數之該半導體電路層之另一半導體電路層，將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層。然後，於該支持基板或複數之該半導體電路層之另一半導體電路層固定之該半導體基板的內部，自其背面側以第2絕緣膜被覆內壁面而形成溝渠，再自該半導體基板的背面側將導電性材料充填到該溝渠內部形成導電性插塞。
此等步驟全部可用公知的製程(例如，CVD法、等向性蝕刻法、機械研磨法、CMP法等)施行。又，前述支持基板或複數之該半導體電路層之另一半導體電路層、與前述導電性插塞的電氣連接，可利用形成於前述半導體基板表面之配線(於前述半導體基板為具有配線構造之場合，為該配線構造內部之配線及形成於該半導體基板表面之配線)而容易地達成。再者，形成於前述半導體基板表面之配線(於存在有配線構造之場合，為形成於該配線構造內的配線及形成於該半導體基板表面之配線)、與前述溝渠內部之前述導電性插塞，係形成為朝積層方向貫穿該半導體電路層之「包埋配線」。藉由使用此包埋配線，可容易地達成積層之前述半導體電路層間的積層方向之電氣連接。
又，於本發明之第3觀點之半導體裝置之製造方法中，前述溝渠之形成與前述導電性材料之充填係自該半導體基板的背面側進行。因此，於前述溝渠之形成與前述導電性材料之充填無法自前述半導體基板的表面側進行之場合，或無法(或有困難)形成貫穿前述第1絕緣膜(於存在有配線構造的場合，為前述第1絕緣膜與前述配線構造)的溝渠之場合，可適用此製造方法。亦即，可對應肇因於前述半導體電路層之前述元件與電路之布局(於前述半導體電路層具有配線構造的場合，除了前述元件與電路之布局之外，亦含該配線構造內之配線布局)所致的限制，而形成最佳的電氣連接用之包埋配線。
又，於將半導體基板固定於以前述支持基板或複數之前述半導體電路層之另一半導體電路層的步驟中，亦可使用第1電極。此場合前述第1電極可配置於前述第1絕緣膜(或前述配線構造)、與前述支持基板(或複數之前述半導體電路層之另一半導體電路層)之至少一方。又，亦可使用前述第1電極將前述半導體基板固定於前述支持基板或複數之前述半導體電路層之另一半導體電路層。
(11)於本發明之第3觀點之半導體裝置之製造方法中，「支持基板」、「半導體電路層」、「半導體基板」、「電路」、「元件」以及充填到溝渠內部之「導電性材料」之意義，皆與本發明之第1觀點之半導體裝置製造方法的場合相同。
「第1絕緣膜」，只要是可被覆形成有前述元件或電路之半導體電路層的「半導體基板」表面，使該表面與鄰接部分為電氣絕緣者皆可，可使用任意的絕緣膜。較佳者可使用二氧化矽(SiO2 )、氮化矽(SiNx )。「第1絕緣膜」之形成方法可為任意者。
「溝渠」只要是有期望的深度，可容納當作包埋配線之導電性材料者皆可，可使用任意之構成者。「溝渠」的開口形狀、開口尺寸、截面形狀等，可依需要而任意設定。「溝渠」之形成方法，只要形成為可將半導體基板自其背面側選擇性地去除者皆可，可使用任意的方法。較佳者可使用利用遮罩之異向性蝕刻法。
被覆溝渠的內壁面之「第2絕緣膜」，只要是可使前述半導體電路層之「半導體基板」、與充填於前述溝渠內部的「導電性材料」成為電氣絕緣者皆可，可使用任意的絕緣膜。較佳者可使用二氧化矽(SiO2 )、氮化矽(SiNx )。「第2絕緣膜」之形成方法可為任意者。
「第1電極」可配.置於前述第1絕緣膜(或前述配線構造)、與前述支持基板(或複數之該半導體電路層之另一半導體電路層)之至少一方，其構成與形狀可任意地選擇。「第1電極」，較佳者可在前述第1絕緣膜上直接或間接(透過配線構造)地形成，其構成與形狀可任意地選擇。「第1電極」通常係形成為突出於第1絕緣膜表面(於半導體電路層有配線構造的場合，為該配線構造表面)，惟，並非一定要突出。只要可與前述支持基板或複數之該半導體電路層之另一半導體電路層成為電氣量接者皆可。「第1電極」之材質，只要是其導電性足以使溝渠內部經導電性插塞來與外部形成電氣連接者皆可，可使用任意者。「第1電極」，可形成為使個別形成之導電性材料片固定於前述第1絕緣膜表面或前述配線構造表面(或者，前述支持基板或複數之該半導體電路層之另一半導體電路層的對向面)，亦可使導電性材料以鍍敷法等直接沈積於前述第1絕緣膜表面或前述配線構造表面(或者，前述支持基板或複數之該半導體電路層之另一半導體電路層的對向面)。又，亦可利用下述配線來形成：形成於前述半導體基板表面且被覆著前述第2絕緣膜之配線、或前述配線構造內之配線、或前述支持基板或複數之該半導體電路層之另一半導體電路層的對向面之配線。
施行「將該第2絕緣膜直接或間接(透過配線構造)地接合到該支持基板或複數之該半導體電路層之另一半導體電路層，藉此將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層之步驟」的方法，並無特別限定。
施行「使用前述第1電極，將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層的步驟」的方法，亦無特別限定。代表性者為，藉由在熔融或加熱下、或在室溫下加壓，將第1電極接合到前述支持基板或複數之該半導體電路層之另一半導體電路層，此係使用接著劑者，惟，此法以外的方法亦可。於無法熔接或直接加壓結合的場合，可依本發明之第1觀點之半導體裝置製造方法中所述般以接合用金屬夾於其間進行接合。
(12)本發明之第3觀點之半導體裝置製造方法之較佳例為：前述半導體電路層，除了具有前述元件或電路之外，亦具有形成於前述第1絕緣膜上之配線構造，前述第1電極係透過前述配線構造間接地形成於前述第1絕緣膜上。此例中，不僅可對應肇因於前述半導體電路層之前述元件或電路之布局所致之限制，亦可對應該配線構造內之配線布局所致之限制，而形成最佳的電氣連接用之包埋配線，是其優點。
本發明之第3觀點之半導體裝置製造方法之其他較佳例為：於形成以該第2絕緣膜被覆內壁面之該溝渠之步驟中，藉由將該半導體基板自其背面側選擇性地去除而形成貫穿該半導體基板之該溝渠，用以被覆該溝渠的內壁面之該第2絕緣膜，係具有使該第1電極與該導電性插塞可電氣連接的開口。此場合，只須將前述導電性材料充填到前述溝渠內部，即可透過前述開口，容易地達成前述第1電極與前述導電性插塞之電氣連接，是其優點。
前述第2絕緣膜之前述開口，以形成於前述溝渠之前述半導體基板的表面側之端部附近為佳。由於可使前述導電性插塞較容易與形成於前述半導體電路的表面或內部之前述元件與電路或配線接觸，而使前述第1電極與前述導電性插塞之電氣連接更容易，是其優點。
本發明之第3觀點之半導體裝置製造方法之又一其他較佳例係進一步包含以下步驟：於該半導體基板的背面側所露出之該導電性插塞的端部形成第2電極。此第2電極，係用來當作突塊電極。於此第2電極形成步驟中，可將另外形成之導電性材料片固定於該導電性插塞的端部；亦可將導電性材料藉由鍍敷法等直接沈積於該導電性插塞的端部。然而，亦可將前述導電性插塞以其原來的狀態直接使用當作第2電極。
本發明之第3觀點之半導體裝置製造方法之又一其他較佳例，為前述半導體基板係由單一之半導體構件形成，或由複數之半導體構件組合形成。
(13)本發明之第4觀點之三維積層構造之半導體裝置之製造方法，係相當於在上述第1觀點之半導體裝置之製造方法中，將形成元件或電路之步驟與形成溝渠之步驟的順序交換者。亦即，本發明之第4觀點之半導體裝置之製造方法，係如請求項2中所記載者，其為：一種三維積層構造之半導體裝置之製造方法，該半導體裝置係在支持基板上積層複數之半導體電路層而構成者，其特徵在於具備以下步驟：在構成複數之該半導體電路層之一的半導體基板內部或表面，自其表面側形成期望的元件或電路；在形成有該元件或電路的該半導體基板內部，自其表面側形成以第1絕緣膜被覆內壁面的溝渠；自該半導體基板的表面側將導電性材料充填到該溝渠內部，而形成導電性插塞；在形成有該元件或電路與該導電性插塞之該半導體基板的表面以第2絕緣膜被覆；將該第2絕緣膜直接或間接(透過配線構造)地接合到該支持基板或複數之該半導體電路層之另一半導體電路層，藉此將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層；將於該支持基板或複數之該半導體電路層之另一半導體電路層固定之該半導體基板，自其背面側選擇性地去除，藉以使該第1絕緣膜露出於該半導體基板的背面側；及將露出於該半導體基板的背面側之該第1絕緣膜選擇性地去除，藉以使該導電性插塞露出於該半導體基板的背面側。
(14)本發明之第4觀點之三維積層構造之半導體裝置之製造方法，除了將形成元件或電路之步驟與形成溝渠之步驟的順序交換之外，係與本發明之第1觀點之半導體裝置之製造方法相同，故基於與第1觀點之半導體裝置之製造方法之相同理由，其可得到同樣的效果甚為明白。
又，於將該半導體基板固定於該支持基板或複數之該半導體電路層之另一半導體電路層之步驟中，亦可使用第1電極。此場合，前述第1電極，係配置於該第2絕緣膜(或該配線構造)、與該支持基板(或複數之該半導體電路層之另一半導體電路層)的至少一方。又，前述半導體基板，係使用前述第1電極固定於該支持基板或複數之該半導體電路層之另一半導體電路層。
(15)於本發明之第4觀點之半導體裝置之製造方法中，「支持基板」等之意義，係與本發明之第1觀點之半導體裝置之製造方法的場合相同。
(16)本發明之第4觀點之半導體裝置製造方法之較佳例，係除了該元件或電路之外，亦具有形成在該第2絕緣膜上之配線構造，該第1電極透過該配線構造間接地形成於該第2絕緣膜上。於此例中，不僅可對應肇因於前述半導體電路層之前述元件或電路之布局所致之限制，亦可對應該配線構造內之配線布局所致之限制，而形成最佳的電氣連接用之包埋配線，是其優點。
本發明之第4觀點之半導體裝置製造方法之較佳例，更進一步含有第3絕緣膜形成步驟，其為在使前述第1絕緣膜露出於前述半導體基板的背面側之步驟、與使前述導電性插塞露出於前述半導體基板的背面側之步驟之間，形成被覆前述半導體基板的內面之第3絕緣膜之步驟，於使前述導電性插塞露出之步驟中，係同時前述該第1絕緣膜與前述第3絕緣膜選擇性地去除。此場合，於使前述導電性插塞露出之步驟結束後，由於前述半導體基板內面係以殘留的前述第3絕緣膜被覆，故可確保半導體基板的內面之電絕緣性，是其優點。
本發明之第4觀點之半導體裝置製造方法之另一較佳例為：在使該第1絕緣膜露出於該半導體基板的背面側之步驟、與使該導電性插塞露出於該半導體基板的背面側之步驟之間，進一步包含以下步驟：形成用以被覆該半導體基板的內面之第3絕緣膜；於該第3絕緣膜上形成平坦化膜；及選擇性地去除該平坦化膜。於前述使導電性插塞露出之步驟中，係同時將第1絕緣膜、前述第3絕緣膜與殘留之前述平坦化膜選擇性地去除。此場合，於使前述導電性插塞露出之步驟結束後，由於前述半導體基板內面係以殘留的前述第3絕緣膜被覆，故可確保半導體基板的內面之電絕緣性，是其優點；又，由於前述導電性插塞係形成為自前述半導體基板的內面突出，故可利用前述導電性插塞當作突塊電極，亦為其優點。
本發明之第4觀點之半導體裝置製造方法之另一較佳例為進一步包含以下步驟：於該半導體基板的背面側所露出之該導電性插塞的端部形成第2電極之步驟。此第2電極係用來當作突塊電極。於此第2電極形成步驟中，可將另外形成之導電性材料片固定於該導電性插塞的端部；亦可將導電性材料藉由鍍敷法等直接沈積於該導電性插塞的端部。然而，亦可將前述導電性插塞以其原來的狀態直接使用當作第2電極。
本發明之第4觀點之半導體裝置製造方法之另一較佳例為：該半導體基板係由單一之半導體構件形成，或由複數之半導體構件形成。
此等較佳例係與本發明之第1觀點之半導體裝置製造方法的場合相同。
(17)上述本發明之第1至第4觀點之半導體裝置之製造方法，可適用於三維積層構造之任意的半導體裝置，與其尺寸無關。三維積層半導體裝置，可為晶圓尺寸(此場合，構成三維積層構造之半導體電路層之層皆為晶圓尺寸)、可為晶片尺寸(此場合，前述半導體電路層之各層皆為晶片尺寸)、亦可為晶圓尺寸與晶片尺寸的中間尺寸(此場合，構成三維積層構造之半導體電路層之層皆為晶圓尺寸與晶片尺寸的中間尺寸)，亦可為較晶圓尺寸大的尺寸(此場合，構成三維積層構造之半導體電路層之層皆為較晶圓尺寸大的尺寸)。此處，「晶圓尺寸」係指與半導體晶圓大致相同的尺寸(例如，直徑8吋)。於本發明中，由於半導體電路層的積層數為任意的，故三維積層半導體裝置的高度亦為任意的。
前述半導體電路層之各層，可由一個半導體晶圓構成，或由配置成二維之複數之半導體晶圓形成，亦可由一個半導體晶片(或半導體構件)構成，或由配置成二維之複數之半導體晶片(或半導體構件)形成。
依本發明之第1至第4觀點之三維積層構造之半導體裝置之製造方法，可得到下述效果：(1)使用包埋配線可容易地達成積層之半導體電路層間的積層方向之電氣連接；(2)可對應肇因於前述半導體電路層之各元件與電路之布局(於前述半導體電路層具有配線構造的場合，於前述元件與電路之布局之外，亦含該配線構造內之配線布局)所致的限制，而形成最佳的電氣連接用之包埋配線。
茲就本發明之較佳實施形態參照圖式詳細地加以說明。
(第1實施形態)
圖1(a)~圖7(1)為本發明之第1實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖。此第1實施形態為疊合半導體晶圓以製造三維積層構造之半導體裝置的例子。
首先，如圖1(a)所示般，準備作為半導體基板之由單結晶矽(Si)構成之晶圓(Si晶圓)11。接著，在晶圓(半導體基板)11表面(第1主面)形成(SiO2 )二氧化矽膜12(厚約10nm左右)，將該表面全部以SiO2 膜12被覆。接著，在SiO2 膜12上形成Si3 N4 膜12a(厚約50nm左右)，將SiO2 膜12的全部表面以Si3 N4 膜12a被覆。再於Si3 N4 膜12a上形成圖案化之光阻膜17以便得到期望的溝渠13。
然後，以光阻膜17當作遮罩，將其下方之Si3 N4 膜12a選擇性地去除，在須形成溝渠13之處形成開口。接著，以如此形成有開口之Si3 N4 膜12a當作遮罩，依序將其下方的SiO2 膜12與Si基板(晶圓)11選擇性地去除。此處，係使用公知的異向性蝕刻法(dry etching method)。然後，在基板(晶圓)11內部之既定位置，自其表面側形成複數個期望深度之溝渠13。溝渠13，分別配置於基板(晶圓)11之待形成用以進行積層方向之電氣連接的包埋配線(導電性插塞)之處。各溝渠13之截面形狀與大小，皆為任意者，例如，可作成為直徑或一邊為約數μ m的圓形或矩形。此時之狀態圖示如圖1(a)。
蝕刻結束後，將使用當作遮罩之光阻膜17去除。又，使用當作遮罩之光阻膜17，亦可於Si3 N4 膜12a之蝕刻結束後SiO2 膜12之蝕刻前去除。
然後，在基板(晶圓)11表面殘留有Si3 N4 膜12a之狀態下，藉由熱氧化法，在此等溝渠13之露出面(內壁面)選擇性地形成SiO2 膜14(厚約500nm左右)。SiO2 膜14係被覆著溝渠13的全部內壁面，並與被覆基板11表面之SiO2 膜12相連而成為一體。此時之狀態如圖1(b)所示。於熱氧化結束後，將Si3 N4 膜12a去除。
接著，在露出面以絕緣膜14被覆各溝渠13內部，以公知的方法，自基板11表面側選擇性地填入適當的導電性材料，以形成導電性插塞15。例如，藉由CVD法(Chemical Vapor Deposition：化學沈積法)於基板(晶圓)11全面沈積導電性材料膜後，藉由蝕刻法、或藉由機械研磨法與CMP(Chemical Mechanical Polishing：化學機械研磨)法的組合，將該導電性材料膜之SiO2 膜12上之特定部分選擇性地去除，並使溝渠13內部之特定部分殘留，藉此得到導電性插塞15。此處使用之導電性材料為例如：多晶矽等之半導體、鎢(W)、銅(Cu)、鋁(Al)等金屬，惟，並非限定於此等。
於圖1(c)中，各導電性插塞15的上端，於圖式中係畫成較SiO2 膜12表面稍低，惟，亦可與SiO2 膜12表面為相同高度。
又，於基板11表面未形成溝渠13之處(換言之，為基板11表面之非溝渠13之處)，以公知的方法形成必須個數的MOSFET(Metal－Oxide－Semiconductor Field－Effet Transistor：MOS場效電晶體)(以下稱為MOS電晶體)，作成期望的電路。各MOS電晶體，係由在基板內部隔著間隔形成之一對源極－汲極區域16、形成於源極－汲極區域16之間的閘極絕緣膜12b、與形成於閘極絕緣膜12b上之閘極18構成。閘極絕緣膜12b，係由SiO2 膜(由另外於形成SiO2 膜12的步驟形成)所形成。亦即，於須形成閘極絕緣膜12b之處選擇性地去除SiO2 膜12，然後，再於同處形成SiO2 膜而形成。此時的狀態，如圖1(c)所示。
此處，於基板11上形成的半導體元件之一例雖係以MOS電晶體表示，惟，本實施形態並非限定於此，可依需要形成任意的半導體元件是不言而喻的。此點，於後述之實施形態亦同。
其次，如圖2(d)所示般，在被覆著基板11表面之絕緣膜12上形成層間絕緣膜19將基板(晶圓)11全面被覆，藉由此層間絕緣膜19將MOS電晶體與自其露出的面全部被覆。層間絕緣膜19，可任意使用公知的有機或無機絕緣膜。然後，對層間絕緣膜19進行選擇性地蝕刻，分別形成到達期望的源極－汲極區域16及各溝渠13內部的導電性插塞15之貫穿孔。接著，藉由公知的方法，對層間絕緣膜19之對應於源極－汲極區域16之貫穿孔內部充填導電性材料21。然後，於在層間絕緣膜19上形成導電性金屬膜(未圖示)後，對該金屬膜進行選擇性的蝕刻，得到圖案化之金屬配線膜20。此金屬配線膜20，分為數個配線部，此等配線部透過層間絕緣膜19之貫穿孔分別與對應之導電性插塞15接觸，藉此，使該金屬配線膜20之各配線部與和其對應的導電性插塞15彼此電氣連接。圖2(d)中，此金屬配線膜20之一的配線部，透過充填於層間絕緣膜19之對應的貫穿孔內部之導電性材料21，與源極－汲極區域16電氣連接。
接著，在金屬配線膜20上，以公知的方法形成多層配線構造30。此多層配線構造30具有：絕緣材料31、嵌入於絕緣材料31內部之三層配線層32、33、34、與主要用於此等配線層32、33、34之層間連接的導電體35、36。導電體35、36，通常係埋設於形成在絕緣材料31之導通孔(via hole)中，惟，並非限定於此。絕緣材料31，可由單一的電絕緣材料形成，惟，大多由數種不同的絕緣材料層所構成的積層體形成。多層配線構造30的構成、使用材料與形成方法為公知者，故於此省略其詳細的說明。
然後，在多層配線構造30的表面(經平坦化者)，以公知的方法形成複數個微突塊電極37(此係對應於「第1電極」)。各微突塊電極37之形狀與大小皆可為任意，例如，可作成為直徑或一邊為約數μ m的圓形或矩形。此時之狀態圖示如圖2(d)。此等微突塊電極37，分別透過多層配線構造30內之配線層32、33或34與導電體35或36，與溝渠13內部之對應的導電性插塞15形成電氣連接。如此多層配線構造30表面的微突塊電極37、與多層配線構造30下方之導電性插塞15彼此電氣連接，藉此可形成Si基板11之縱方向(積層方向)的彼此電氣連接。另一方面，由於形成於Si基板11之MOS電晶體(亦即，形成於基板11之電路)於需要時可透過金屬配線膜20與多層配線構造30或導電性插塞15電氣連接，故可透過多層配線構造30或導電性插塞15對MOS電晶體(亦即，形成於基板11之電路)進行電氣訊號之輸入與輸出。
微突塊電極37，亦可將另外形成的導電性材料片固定於多層配線構造30的表面之既定處而形成；亦可藉由鍍敷法等使導電性材料選擇性地沈積於多層配線構造30的表面。又，亦例如亦可使導電體36上端形成為露出或突出於多層配線構造30的表面，以其當作微突塊電極37。
如上述般形成之具有MOS電晶體(電路)之Si基板(Si晶圓)11與形成於基板11上之多層配線構造30，構成第1半導體電路層1。接著，利用形成於多層配線構造30表面之微突塊電極37，將第1半導體電路層1固定於支持基板40上。換言之，利用微突塊電極37進行第1半導體電路層1與支持基板40之機械連接。支持基板40，較佳者可使用例如玻璃、單結晶Si製晶圓等，此處係使用Si晶圓(內設有半導體電路之LSI晶圓)。藉由微突塊電極37，第1半導體電路層1可與形成於支持基板40(由Si晶圓所構成)內之半導體電路電氣連接。Si晶圓亦可為未內設半導體電路之晶圓本身。
此狀態中，於多層配線構造30與支持基板40之間係隔著相當於微突塊電極37的厚度之間隙。於該間隙中充填著絕緣性接著劑39並使其硬化。接著劑39，較佳者可使用聚醯亞胺樹脂或環氧樹脂。如此，藉由接著劑39與微突塊電極37使第1半導體電路層1與支持基板40成為電氣與機械的連接。
又，於支持基板40由玻璃形成的場合或由未內設半導體電路之半導體晶圓形成的場合，微突塊電極37，係僅用於第1半導體電路層1與支持基板40間之機械連接。此場合，亦可省略微突塊電極37而使第1半導體電路層1與支持基板40直接接合。
然後，於用支持基板40保持著第1半導體電路層1之下，藉由機械研磨法及CMP法，對Si基板11內面(第2主面)側進行研磨至與內部的各溝渠13下端之距離成為例如約1 μ m，使基板11全體的厚度減小。如此研磨變薄之第1半導體電路層1，於後面以1a表示。此時之狀態示如圖2(e)。
然後，將薄型化之第1半導體電路層1a(亦即Si基板11)的背面側，藉由濕式蝕刻或電漿蝕刻等之等向性蝕刻進行選擇性去除，如圖3(f)所示般，使被覆著溝渠13的內壁面之SiO2 膜14露出於第1半導體電路層1a的背面側。此時之蝕刻量，係調整為使蝕刻結束時導電性插塞15的下端自基板11內面突出既定距離左右。
接著，如圖3(g)所示般，於基板11的內面與露出的SiO2 膜14上，以CVD法等公知的方法形成SiO2 膜41。SiO2 膜41的厚度，係定為例如約0.2 μ m。然後，藉由將基板11之背面側以CMP法研磨，將此SiO2 膜41與SiO2 膜14同時選擇性地去除，如圖4(h)所示般，使溝渠13內部之導電性插塞15下端露出。殘留的SiO2 膜41則被覆著基板11內面的導電性插塞15與SiO2 膜14以外的部分，基板11的背面側，全體呈平坦之狀態。換言之，第1半導體電路層1a的內面全體成為平坦狀態。
然後，藉由公知的方法，如圖4(i)所示般，在露出的各導電性插塞15下端分別形成微突塊電極42。此等微突塊電極42之形成方法，可於形成如圖4(h)所示狀態之在基板11(第1半導體電路層1a)內面全體形成導電膜後，對該導電膜藉由微影術及蝕刻進行選擇性地去除而形成，亦可使用剝離(lift－off)法或鍍敷法來形成。於使用剝離法之場合，首先於圖4(h)所示狀態之基板1a之內面全部，在須形成微突塊電極42處形成具有透孔的光阻膜，接著在光阻膜上形成導電層(未圖示)再將該光阻膜剝離。如此，透過該光阻膜的透孔，可只使接觸著半導體電路層1a的內面之前述導電膜之一部份選擇性地殘留，成為電極42。各電極42係固定於對應的導電性插塞15下端。於鍍敷法的場合，亦可與剝離法同樣地形成。
接著，以下述之做法將第2半導體電路層2固定於第1半導體電路層1a的內面。此處，第2半導體電路層2，由於具有與第1半導體電路層1大致相同的構成，故相對應的元件係賦予與第1半導體電路層1的場合之相同符號，並省略其說明。又，於需要時，亦可使第2半導體電路層2作成為與第1半導體電路層1不同的構成，此乃不言而喻的。
於第2半導體電路層2之多層配線構造30表面，如圖5(j)所示般，在對應於設置於第1半導體電路層1a(Si晶圓11)內面之微突塊電極42的位置(重疊的位置)分別形成微突塊電極43。此等電極43，可分別藉由熔接到對應於第1半導體電路層1a的電極42而接合。第2半導體電路層2，如此地固定於第1半導體電路層1a的背面側(機械連接)，並同時達成兩電路層1a及2間的電氣連接。此時，於兩第1半導體電路層1a與2間，產生相當於電極42與42的厚度之和的間隙。此時之狀態如圖5(j)所示。
此處，電極43與電極42之接合係藉由「熔接」而接合，惟，並非限定於此，電極43與電極42的接合可使用其他之任意方法。例如，可於室溫或加熱下藉由對電極43與電極42直接加壓使其接觸而彼此壓接，亦可夾著接合用金屬使電極43與電極42接觸再使該接合用金屬加熱使其熔融而接合。
然後，如圖6(k)所示般，於第1及第2半導體電路層1a與2間的間隙，藉由注入法等充填絕緣性接著劑44並使其硬化。如此，可完成兩半導體電路層1a與2間的機械連接與電氣連接。接著劑44，可使用聚醯亞胺樹脂與環氧樹脂等。
又，亦可於接合前在第1及第2半導體電路層1a與2間的相向面(或任一方的相向面)塗布接著劑44，於第1及第2半導體電路層1a與2進行接合時，在此等間隙充填接著劑44，並同時自該間隙將多餘的接著劑44擠出，以此做法來代替在第1及第2半導體電路層1a與2間的間隙充填接著劑44。此場合，係於將多餘的接著劑44去除之後再使上述間隙內的接著劑44硬化。
然後，對接合於第1半導體電路層1a之第2半導體電路層2，與第1半導體電路層1a的場合同樣地，藉由機械研磨法及CMP法，對Si基板(晶圓)11的背面側進行研磨至與各溝渠13下端之距離成為例如約1 μ m。如此使厚度變薄之第2半導體電路層2，於後述以2a表示(參照圖7(1))。
然後，藉由與第1半導體電路層1a的場合之同樣的方法，將第2半導體電路層2a的基板(晶圓)11的下部選擇性地去除，使溝渠13內部的SiO2 膜14露出，在基板11的內面與露出之SiO2 膜14上形成SiO2 膜41，對SiO2 膜14與SiO2 膜41進行選擇性地去除，使導電性插塞15下端露出，再於露出的導電性插塞15下端分別形成微突塊電極42。如此，半導體電路層2a的構成成為如圖7(1)所示。圖7(1)之第2半導體電路層2a與圖4(i)所示之第1半導體電路層1a實質上為相同的狀態。
於該半導體裝置為由第1及第2半導體電路層1a與2構成的二層構造之三維積層半導體裝置的場合，形成於第2半導體電路層2a內面之微突塊電極42，可當作外部線路連接用之微突塊電極使用。此場合，第2半導體電路層2a內面之微突塊電極42以外之處，由於係以SiO2 膜14與SiO2 膜41被覆，故無問題。
於該半導體裝置具有第3半導體電路層或更多的半導體電路層之場合，依於需要，可藉由與上述同樣的方法，可在第2半導體電路層2a上依序積層、固定以第3、第4、第5...之半導體電路層(未圖示)以製造三層構造、四層構造、五層構造...之三維積層構造之半導體裝置。
於此階段中，由圖7(1)可得知：第1半導體電路層1a內部的電路，其一方係透過第1半導體電路層1a內之多層配線構造30中的配線與微突塊電極37，與在上方的支持基板40內之電路形成電氣連接，另一方則透過第1半導體電路層1a內之導電性插塞15與微突塊電極42及43與第2半導體電路層2a內之多層配線構造30中的配線而與第2半導體電路層2a內之電路形成電氣連接。同樣地，第2半導體電路層2a內之電路，係透過第2半導體電路層2a內之導電性插塞15與微突塊電極42(及43)，與在下方的外部電路或第3半導體電路層內的電路形成電氣連接。
如上述說明般，於本發明之第1實施形態之半導體裝置製造方法中，首先，在構成第1半導體電路層1之Si基板(Si晶圓)11內部之既定位置，自其表面側形成複數個以SiO2 膜14被覆內壁面之既定深度的溝渠13，在該溝渠13內部，自基板11的表面側充填導電性材料，形成導電性插塞15。然後，自基板11的表面側，以不與溝渠13(即導電性插塞15)重疊之方式，形成用以構成期望的電路所須之半導體元件(此處為MOS電晶體)，在其上透過層間絕緣膜19形成多層配線構造30，再於該多層配線構造30表面形成複數個與導電性插塞15形成電氣連接的微突塊電極37。然後，使用該等微突塊電極37使具有多層配線構造30的Si基板11固定於支持基板40的一面。然後，將固定於支持基板40之Si基板11自其背面側進行選擇性地去除，使Si基板11本身變薄，藉此，使被覆溝渠13的內壁面(露出面)之SiO2 膜14露出於基板11的背面側。接著，對露出於基板11的背面側之SiO2 膜14進行選擇性地去除，藉此，使導電性插塞15露出於基板11的背面側，在其露出端形成微突塊電極42。此點，於第2半導體電路層2與第3、第4、第5...之半導體電路層亦相同。
此等步驟全部可用公知的製程(例如，CVD法、等向性蝕刻法、機械研磨法、CMP法等)施行。又，多層配線構造30表面之微突塊電極37、與形成於溝渠13內部且一端露出於基板11的背面側之導電性插塞15的電氣連接，係利用多層配線構造30內部的金屬配線、與形成於層間絕緣膜19上的配線膜20而連接，故多層配線構造30內部之配線(配線層32、33、34與導電體35、36)與配線膜20與導電性插塞15，成為朝積層方向貫穿著第1半導體電路層1a之「包埋配線」。因此，藉由使用此包埋配線與微突塊電極37(或微突塊電極42及43)，可容易地達成支持基板40與第1半導體電路層1a之間(或第1半導體電路層1a與第2半導體電路層2a之間，乃至於與第2半導體電路層2a以下之鄰接的半導體電路層之間)的積層方向之電氣連接。
又，於本發明之第1實施形態之半導體裝置製造方法中，溝渠13之形成與通往其等溝渠13之導電性材料的充填，係自Si基板(晶圓)11表面(第1主面)側充填，且溝渠13未貫穿多層配線構造30與層間絕緣膜19。因此，於溝渠13之形成與導電性材料的充填無法自基板11的內面(第2主面)側充填的場合，或無法(或有因難)形成貫穿多層配線構造30之溝渠13的場合，可適用此製造方法。亦即，可對應肇因於第1半導體電路層1a內之半導體元件、配線之布局、及多層配線構造30內之配線布局所致的限制。此點，於第2半導體電路層2a和其以下的半導體電路層亦相同。
又，於上述例中，係以在支持基板40下依序積層並固定第1半導體電路層1a與第2半導體電路層2a的場合所作的例示，而將支持基板40的方向上下反轉，在支持基板40上依序積層並固定第1半導體電路層1a與第2半導體電路層2a亦可，是不言而喻的。
於上述例中，係於形成圖2(d)所示之構造的第1半導體電路層1後，立即用電極37連接到支持基板40，然後，於形成圖5(j)所示之構造的第2半導體電路層2後，立即用微突塊電極42與43連接到第1半導體電路層1。惟，本實施形態之製造方法並非限定於此。例如，亦可為下述者。首先，先製造圖2(d)所示之構造之第1半導體電路層1與圖5(j)所示之構造之第2半導體電路層2。然後，使第1半導體電路層1固定於支持基板40後，對第1半導體電路層1的內面進行加工，形成圖4(i)所示之構造的第1半導體電路層1a。接著，使圖5(j)所示之構造之第2半導體電路層2固定於第1半導體電路層1a後，再對第2半導體電路層2的內面進行加工，形成圖7(1)所示之構造之第2半導體電路層2a。
再者，上述構成之晶圓尺寸的三維積層半導體裝置，積層所成之複數晶圓所構成的晶圓積層體，可不須分割之下直接使用當作單一晶圓尺寸的三維積層半導體裝置；亦可沿對支持基板40正交的方向(積層方向)進行適當的切割而分割成複數之半導體電路層的部分，而使用作為較晶圓尺寸小的複數之三維積層半導體裝置，是不言而喻的。
(第2實施形態)
圖8(a)~圖13(i)，為表示本發明之第2實施形態之三維積層構造之半導體裝置之製造方法的局部截面圖。此第2實施形態為藉由疊合半導體晶片所得之三維積層半導體裝置的製造例。
於上述實施形態1中，第1及第2半導體電路層1a與2a皆用Si晶圓構成，而此第2實施形態中，不同點在於第1及第2半導體電路層1a’與2a’係分別由配置於一平面內之複數的Si晶片所構成。此處為使說明簡單化，而以圖13(i)所示般作說明，第1半導體電路層1a’係由配置於一平面內的Si晶片51a與52a構成，第2半導體電路層2a’係由二個晶片61a與62a所構成。
首先，最初以與第1實施形態之相同作法，形成圖2(d)所示之構成的第1半導體電路層1。然後，對此第1半導體電路層1以公知的方法進行切割。得到圖8(a)所示之Si晶片51與52。切割的方向為對Si基板11之正交方向(積層方向)。又，以其他方法製造Si晶片51與52亦可，是不言而喻的。
接著，利用形成於Si晶片51與52的多層配線構造30表面之微突塊電極37，將Si晶片51與52分別固定於支持基板40的一面之既定位置(機械連接)。支持基板40，可使用例如玻璃、單結晶Si製之晶圓等，此處，係使用內設有半導體電路的Si晶圓。藉由微突塊電極37，Si晶片51與52可與形成於由Si晶圓所成的支持基板40內之半導體電路形成電氣連接。
於圖8(a)中，用以連接Si晶片51之微突塊電極37雖只顯示一個，實際上可用多個微突塊電極37連接，是不言而喻的。此點，於Si晶片52亦同。
於此狀態，在Si晶片51及52之多層配線構造30與支持基板40之間，分別有相當於微突塊電極37的厚度之間隙。此處，與第1實施形態的場合同樣地，於該間隙中充填著絕緣性的接著劑53並使其硬化，惟，與第1實施形態的場合不同者係，為使藉由接著劑53使接合強度增加，並為充填Si晶片51與52的間隙，接著劑53的厚度須充分加大。如此，如圖8(b)所示般，除了Si晶片51及52的背面側之一部份之外，係埋沒於接著劑53中。接著劑53，可使用聚醯亞胺樹脂或環氧樹脂等。其結果，藉由接著劑53與微突塊電極37使Si晶片51及52與支持基板40電氣連接。如此，可形成具有Si晶片51及52之第1半導體電路層1’。
又，支持基板40，於由玻璃形成的場合，與由未內設半導體線路的半導體晶圓形成的場合，微突塊電極37，成為只為Si晶片51及52與支持基板40之間的機械連接而使用。
然後，用支持基板40，保持著Si晶片51及52為一體狀態之下，藉由CMP法，對兩Si晶片51及52之Si基板11的內面(第2主面)側進行研磨，使其等與內部的各溝渠13下端之距離成為例如約1 μ m，使Si晶片51及52全體之厚度變薄。如此經研磨變薄之第1半導體電路層1’，於後述以1a’表示。
接著，將兩晶片51a與52a之Si基板11的背面側，藉由濕式蝕刻或電漿蝕刻等之等向性蝕刻進行選擇性去除，如圖9(c)所示般使溝渠13的內部之SiO2 膜14露出。此時之蝕刻量，係調整為使蝕刻結束時導電性插塞15的下端自基板11內面突出既定距離之程度，又，接著劑53的露出面係調整為與基板11的內面成為同一平面。
接著，如圖9(d)所示般，在基板11內面與自其露出的SiO2 膜14上，以CVD法等公知的方法形成厚約0.2 μ m左右的SiO2 膜41。然後，對如此形成之SiO2 膜41與SiO2 膜14用CMP法研磨至導電性插塞15的下端露出為止，藉此，同時將SiO2 膜41與SiO2 膜14選擇性地去除，如圖10(e)所示般，使導電性插塞15的下端露出。殘留的SiO2 膜41，被覆於各晶片51a與52a的基板11內面之導電性插塞15以外的部分以及接著劑53的露出面，此等皆成平坦的狀態，換言之，由晶片51a與52a構成之第1半導體電路層1a’的內面全部皆成平坦的狀態。
然後，用公知的方法，如圖10(f)所示般，在露出的導電性插塞15下端分別形成微突塊電極42。此等微突塊電極42可用於第1實施形態中所述之同樣方法形成。
接著，在形成第1半導體電路層1a’的Si晶片51a與52a內面的既定位置，11(g)如圖所示般，分別固定上形成有第2半導體電路層2’的二個Si晶片61與62。此處，由於Si晶片61與62分別為與Si晶片51與52之大致相同的構成，故對應的元件係賦予與Si晶片51與52的場合之相同符號，並省略其說明。又，於需要時，亦可使Si晶片61與62作成為與Si晶片51與52不同的構成，此乃不言而喻的。
於Si晶片61與62表面，如圖11(g)所示般，在對應於形成於Si晶片51a與52a內面的微突塊電極42之位置，分別形成徵突塊電極43。此等電極43，係藉由分別熔接於Si晶片51a與52a之對應電極42而接合，惟，用其他任意方法接合亦可，是不言而喻的。形成第2半導體電路層2’之Si晶片61與62，如此分別固定於形成有第1半導體電路層1a’的Si晶片51a與52a之背面側，並達成此等二個半導體電路層1a’與2’間之電氣連接。此時，如圖11(g)所示般，於半導體電路層1a’與2’間隔著相當於電極42與43的厚度和的間隙。
其次，如圖12(h)所示般，在第1及第2半導體電路層1a’與2’間的間隙，藉由注入法等充填絕緣性接著劑44，並使其硬化。此時，為使藉由接著劑44使接合強度增加，並為充填Si晶片61與62的間隙，接著劑44的厚度須充分加大。如此，如圖12(h)所示般，除了Si晶片61及62的背面側之一部份之外，係埋沒於接著劑44中。藉此，形成有第1及第2半導體電路層1a’與2’的Si晶片51a與52a和Si晶片61與62之間可形成電氣、機械連接。接著劑44，可使用聚醯亞胺樹脂或環氧樹脂等。
然後，對第2半導體電路層2’的Si晶片61與62，藉由機械研磨法及CMP法，對Si基板11下部進行研磨，使其與內部的各溝渠13下端之距離成為例如約1 μ m，而使基板11變薄。將如此使厚度變薄之Si晶片61及62，於後面以Si晶片61a及62a表示。又，如此研磨而變薄之第2半導體電路層2’於後面以2a’表示。
然後，藉由與形成有第1半導體電路層1a’的Si晶片51a及52a的場合同樣的方法，對形成有第2半導體電路層2a’的Si晶片61a及62a的基板11的下部進行選擇性地去除，使溝渠13內部之SiO2 膜14露出，選擇性地去除SiO2 膜14，在露出的各導電性插塞15的下端分別形成微突塊電極42。如此，第2半導體電路層2a’的構成成其為圖13(i)所示。圖13(i)所示之第2半導體電路層2a’(亦即Si晶片61及62)，與圖10(f)所示之第1半導體電路層1a’(亦即Si晶片51a及52a)實質上為同樣的狀態。
於該半導體裝置為由第1及第2半導體電路層1a’與2a’所構成之二層構造的場合，形成於第2半導體電路層2a’(亦即Si晶片61及62)的內面之微突塊電極42可當作外部電路連接用之微突塊電極使用。於該半導體裝置具有第3或其以上之半導體電路層的場合，依於需要，可藉由與上述同樣的方法，可在第2半導體電路層2a上依序積層、固定以第3、第4、第5...之半導體電路層(未圖示)以製造三維積層構造之半導體裝置。
如上述說明般，於本發明之第2實施形態之半導體裝置製造方法中，首先，對構成第1半導體電路層1’的Si晶片51與52，在Si基板11內部之既定位置，自其表面側分別形成數個以絕緣膜14被覆內壁面之既定深度的溝渠13，自基板11的表面側充填導電性材料到該溝渠13內部形成導電性插塞15。接著，自Si基板11表面側，在基板11表面，以不與溝渠13(即導電性插塞15)重疊之方式，形成用以構成期望的電路所須之半導體元件(此處為MOS電晶體)，在其上透過層間絕緣膜19形成多層配線構造30，再於該多層配線構造30表面形成複數個與導電性插塞15為電氣連接的微突塊電極37。然後，使用該等微突塊電極37使具有多層配線構造30的Si基板51與52固定於支持基板40的一面之既定位置。然後，將固定於支持基板40之Si基板51a與52a自其背面側進行選擇性地去除，使Si基板51a與52a變薄，藉此，使被覆溝渠13的內壁面(露出面)之SiO2 膜14露出於基板51a與52a的背面側。接著，對露出於基板51a與52a的背面側之SiO2 膜14進行選擇性地去除，藉此，使導電性插塞15露出於基板51a與52a的背面側，在其露出端形成微突塊電極42。此點，於第2半導體電路層2與第3、第4、第5...之半導體電路層亦相同。
此等步驟全部可用公知的製程(例如，CVD法、等向性蝕刻法、機械研磨法、CMP法等)施行。又，多層配線構造30表面之微突塊電極37、與形成於溝渠13內部且露出於基板11的背面側之導電性插塞15的電氣連接，係利用多層配線構造30內部的金屬配線、與形成於層間絕緣膜19上的配線膜20而連接，故多層配線構造30內部之配線(配線層32、33、34與導電體35、36)與配線膜20與導電性插塞15，成為朝積層方向貫穿著第1半導體電路層1a’(即Si晶片51a與52a)之「包埋配線」。藉此，藉由使用此包埋配線與微突塊電極37(或微突塊電極42及43)，可容易地達成支持基板40與第1半導體電路層1a’(Si晶片51a與52a)之間(或第1半導體電路層1a’與第2半導體電路層2a’(Si晶片61a與62a)之間，乃至於與第2半導體電路層2a’以下之鄰接的半導體電路層之間)的積層方向之電氣連接。
又，於本發明之第2實施形態之半導體裝置之製造方法中，溝渠13之形成與對其等溝渠13之導電性材料的充填，係自各晶片51、52、61、62的Si基板11表面(第1主面)側充填，且溝渠13未貫穿多層配線構造30與層間絕緣膜19。因此，於溝渠13之形成與對其等溝渠13之導電性材料的充填無法自基板11的內面(第2主面)側充填的場合，或無法(或有因難)形成貫穿多層配線構造30之溝渠13的場合，可適用此製造方法。亦即，可對應肇因於第1半導體電路層1a’之布局、及多層配線構造30內之配線布局所致的限制。此點，於第2半導體電路層2a和其以下的半導體電路層亦相同。
又，於上述例中，係以在支持基板40下依序積層並固定第1半導體電路層1a’(晶片51與52)與第2半導體電路層2a’(晶片61a與62a)的場合所作的例示，而將支持基板40的方向上下反轉，在支持基板40上依序積層並固定第1半導體電路層1a’與第2半導體電路層2a’亦可，是不言而喻的。
又，上述構成之三維積層半導體裝置，可依其原來的狀態直接使用，亦可朝與支持基板40正交的方向(積層方向)進行切割分割成複數的部分而使用。此場合，藉由分割所形成之各部分為三維積層半導體裝置。
第1及第2半導體電路層1a’與2a’，亦可分別由單一的Si晶片(即，單一晶片狀Si基板或Si構件)構成。
(第3實施形態)
圖14(a)~圖16(f)為表示本發明之第3實施形態之三維積層構造之半導體裝置之製造方法的局部截面圖。於上述第1及第2實施形態中，溝渠與充填於其內部之導電性材料，只貫穿Si基板，而未貫穿多層配線構造，而於第3實施形態中，溝渠與充填於其內部之導電性材料，不僅貫穿Si基板且貫穿多層配線構造，此點與第1及第2實施形態不同。又，此處雖係使用Si晶圓作說明，惟，與第2實施形態的場合同樣地，Si晶圓亦可用二個以上的Si晶片代替，是不言而喻的。
首先，如圖14(a)所示般，準備作為半導體基板之由單結晶Si構成之Si基板(Si晶圓)11。然後，在該晶圓11表面(第1主面)形成絕緣膜12，將該表面全部以SiO2 膜12被覆。此時的狀態如圖14(a)所示。
然後，在基板11表面之未形成溝渠13之處(換言之，在基板11表面之未與溝渠13重疊之位置)，以公知的方法，形成必要個數的MOS電晶體，作成期望的電路。各MOS電晶體，係由一對源極－汲極區域16(在基板11內部隔著間隔形成者)、與閘極18(在其等源極－汲極區域16間形成於閘極絕緣膜12b上者)構成。閘極絕緣膜12b，係由與SiO2 膜12之不同步驟形成的SiO2 膜所形成。亦即，在待形成閘極絕緣膜12b之處將SiO2 膜12選擇性地去除，然後，在同一處形成SiO2 膜，如此形成。此時之狀態如圖14(b)所示。
然後，如圖15(c)所示般，在絕緣膜12上形成覆蓋基板11全面的層間絕緣膜19，藉由此層間絕緣膜19將MOS電晶體與自其等露出的面全部覆蓋。層間絕緣膜19，可由公知的有機或無機的絕緣材料形成。再進一步對層間絕緣膜19進行選擇性蝕刻，分別形成期望的到達源極－汲極區域16的貫穿孔。然後，藉由公知的方法，充填導電性材料21到層間絕緣膜19之對應於源極－汲極區域16之貫穿孔內部。然後，在層間絕緣膜19上形成導電性金屬膜(未圖示)，再對該金屬膜進行選擇性蝕刻，得到圖案化的金屬配線膜20。此金屬配線膜20，分為數個配線部，於圖15(c)中，一個配線部透過充填到層間絕緣膜19之對應的貫穿孔內部之導電性材料21而電氣連接於源極－汲極區域16。
接著，在金屬配線膜20上，藉由公知的方法形成多層配線構造30A。此多層配線構造30A，具有：絕緣材料31、嵌入於絕緣材料31的內部之三個配線層32、33、34、與主要作為此等配線層32、33、34的層間連接用之導電體35、36、38。導電體35、36、38，通常係埋設於形成在絕緣材料31之導通孔中，惟，並非限定於此。絕緣材料31可由單一的絕緣材料形成，惟，以數個不同的絕緣材料層所構成的積層體形成居多。多層配線構造30A的構成、使用材料與形成方法為公知者，故省略其等之詳細說明。
第1半導體電路層1A係由具有MOS電晶體之Si基板(Si晶圓)11、與形成於基板11上之多層配線構造30A構成。
然後，以公知的方法，自多層配線構造30A的表面側，依序對多層配線構造30A、金屬配線膜20、層間絕緣膜19、SiO2 膜12與Si基板11進行選擇性蝕刻，藉此，形成圖15(d)所示般之在Si基板11上的既定位置形成複數個既定深度的溝渠13。此等溝渠13，將多層配線構造30A沿其上下方向(厚度方向)貫穿並深入基板11內部(溝渠通常深入基板11內至由基板11表面起30~50 μ m左右)，惟，未貫穿基板11。此等溝渠13，分別配置於須形成包埋配線(導電性插塞)之處。然後，以公知的方法(例如CVD法)以SiO2 膜14被覆溝渠13的露出面(內壁面)。此SiO2 膜14亦被覆著多層配線構造30A的表面。
然後，在內壁面(露出面)以SiO2 膜14被覆之各溝渠13的內部，自多層配線構造30A的表面側，以公知的方法，用適當的導電性材料進行選擇性填入。例如，可使用第1實施形態中所述之方法。亦即，藉由CVD法，在多層配線構造30A的全面上沈積導電性材料膜之後，藉由回蝕(etch－back)法、或機械研磨法與CMP(Chemical Mechanical Polishing：化學機械研磨)法之組合，將導電性材料膜之各溝渠13外部之特定部分選擇性地去除。藉由如此之作法，可於各溝渠13的內部得到導電性插塞15。此導電性材料，可使用例如：矽等之半導體與鎢(W)等之金屬。此時之狀態如圖15(d)所示，於多層配線構造30A表面露出著導電性插塞15的上端。其後，如圖16(e)所示般，在自多層配線構造30A表面露出之導電性插塞15之各上端，藉由公知的方法分別形成微突塊電極37。
接著，利用形成於導電性插塞15的上端之微突塊電極37，如圖16(e)所示般，將第1半導體電路層1A固定於由Si晶圓構成之支持基板40。換言之，使第1半導體電路層1A與支持基板40成為機械連接。且藉由微突塊電極37，第1半導體電路層1A與形成於由Si晶圓構成的支持基板40內之半導體電路亦為電氣連接狀態。
於此狀態下，於多層配線構造30A與支持基板40間隔著相當於微突塊電極37的厚度之間隙。再以絕緣性的接著劑39充填該間隙並使其硬化。接著劑39，可使用聚醯亞胺樹脂或環氧樹脂等。如此，藉由接著劑39與微突塊電極37，第1半導體電路層1A與支持基板40成為機械與電氣的連接。此時的狀態如圖16(e)所示。
又，於支持基板40由玻璃形成的場合或由未內設半導體電路之半導體晶圓形成的場合，微突塊電極37，係僅用於第1半導體電路層1A與支持基板40間之機械連接。
然後，與第1實施形態的場合同樣地，於用支持基板40保持著第1半導體電路層1A之下，藉由機械研磨法及CMP法，對Si基板11內面(第2主面)側進行研磨至與內部的各溝渠13下端之距離成為例如約1 μ m左右，使基板11全體的厚度減小。如此研磨變薄之第1半導體電路層1A，於後面以1Aa表示。
然後，與第1實施形態的場合同樣地，對薄型化的基板11之背面側，藉由濕式蝕刻或電漿蝕刻等之等向性蝕刻進行選擇性去除，使被覆著溝渠13的內部之SiO2 膜14露出。此時之蝕刻量，係調整為使蝕刻結束時導電性插塞15的下端自基板11內面僅突出既定距離。
接著，與第1實施形態的場合同樣地，在基板11的內面與露出之SiO2 膜14上，以CVD法等公知的方法形成厚約0.2 μ m左右的SiO2 膜41。接著，藉由對如此形成的SiO2 膜41以CMP法進行研磨，將此SiO2 膜41與SiO2 膜14同時選擇性地去除，如圖16(f)所示般，使溝渠13內部之導電性插塞15下端露出。殘留的SiO2 膜41則被覆著基板11內面的導電性插塞15與SiO2 膜14以外的部分，基板11的背面側，全體呈平坦之狀態。換言之，第1半導體電路層1Aa的內面全體成為平坦狀態。
然後，藉由公知的方法，如圖16(f)所示般，在露出的各導電性插塞15下端分別形成微突塊電極42。此等微突塊電極42之形成方法，與第1實施形態中所述者相同。
接著，在第1半導體電路層1Aa的內面，以與第1實施形態中所述之同樣的作法，固定第2半導體電路層(未圖示)。
於該半導體裝置為由第1半導體電路層1Aa與未圖示之第2半導體電路層構成之二層構造的場合，形成於第2半導體電路層的內面之微突塊電極42可當作外部電路連接用之微突塊電極使用。於該半導體裝置具有第3或其以上之半導體電路層的場合，依於需要，可藉由與上述同樣的方法，積層、固定以第3、第4、第5...之半導體電路層(未圖示)以製造三維積層構造之半導體裝置。
如上述說明般，於本發明之第3實施形態之半導體裝置製造方法中，首先，對構成第1半導體電路層1A的Si基板(Si晶圓)11表面之既定位置，自其表面側形成期望的半導體元件(於此處為MOS電晶體)，在其上透過層間絕緣膜19形成多層配線構造30A。然後，自多層配線構造30A(即Si基板11)的表面側，形成複數個貫穿多層配線構造30A與層間絕緣膜19到達基板11內部且以SiO2 膜14被覆內壁面之既定深度的溝渠13。此等溝渠13，係以不與MOS電晶體重疊的方式形成。然後，自多層配線構造30A的表面側，充填導電性材料到各溝渠13內部形成導電性插塞15。然後，在此等導電性插塞15的上端(即，多層配線構造30A側之一端)分別形成微突塊電極37。再使用此等微突塊電極37，將具有多層配線構造30A之基板11固定於支持基板40。然後，將固定於支持基板40之基板11自其背面側進行選擇性去除，藉此，使SiO2 膜14露出於基板11的背面側。接著，對露出於基板11的背面側之SiO2 膜14進行選擇性去除，使導電性插塞15露出於基板11的背面側。最後，在露出的導電性插塞15的端部形成微突塊電極42。此點，於第2半導體電路層及其以下之半導體電路層(未圖示)亦同。
此等步驟全部可用公知的製程(例如，CVD法、等向性蝕刻法、機械研磨法、CMP法等)施行。又，由於多層配線構造30表面之微突塊電極37與露出同表面側之導電性插塞15係直接形成電氣連接，故溝渠13的內部之導電性插塞15其本身成為朝積層方向貫穿第1半導體電路層1Aa之「包埋配線」。因此，藉由使用此包埋配線與微突塊電極37(或微突塊電極42及43)，可容易地達成支持基板40與第1半導體電路層1Aa之間(或第1半導體電路層1Aa與第2半導體電路層之間、乃至於與第2半導體電路層以下之鄰接的半導體電路層之間)的積層方向之電氣連接。
又，於本發明之第3實施形態之半導體裝置製造方法中，溝渠13之形成與導電性材料的充填，係自多層配線構造30A(即Si基板11)表面側充填，且溝渠13貫穿多層配線構造30A與層間絕緣膜19。因此，於溝渠13之形成與導電性材料的充填無法自基板11的內面(第2主面)側充填的場合，或於可形成貫穿多層配線構造30A之溝渠13的場合，可適用此製造方法。亦即，可對應肇因於第1半導體電路層1Aa內之半導體元件、配線之布局、及多層配線構造30A內之配線布局所致的限制。此點，於第2半導體電路層和其以下的半導體電路層亦相同。
(第4實施形態)
圖17(a)~圖20(h)為表示本發明之第4實施形態之三維積層構造之半導體裝置之製造方法的局部截面圖。於上述第1至第3實施形態中，對溝渠及其內部之導電性材料的充填，係自Si基板11(多層配線構造30、30A)的表面側施行。第4實施形態則與此不同，其對溝渠及其內部之導電性材料的充填，係自Si基板11的背面側施行。又，此處係以使用Si晶圓為例作說明，惟，與第2實施形態的場合同樣地，Si晶圓可用一個或二個以上的Si晶片代替，是不言而喻的。
首先，如圖17(a)所示般，準備Si晶圓11當作半導體基板，接著，在該晶圓11表面(第1主面)形成SiO2 膜12，將該表面全部以SiO2 膜12被覆。
然後，在基板11表面之未形成溝渠13之處(換言之，在基板11表面之未與溝渠13重疊之位置)，以公知的方法，形成必要個數的MOS電晶體，作成期望的電路。各MOS電晶體，係由一對源極－汲極區域16(在基板11內部隔著間隔形成者)、與閘極18(在其等源極－汲極區域16間形成於閘極絕緣膜12b上者)構成。閘極絕緣膜12b，係由與SiO2 膜12之不同步驟形成的SiO2 膜所形成。亦即，在待形成閘極絕緣膜12b之處將SiO2 膜12選擇性地去除，然後，在同一處形成SiO2 膜，如此形成。
然後，在絕緣膜12上形成覆蓋基板11全面的層間絕緣膜19，藉由此層間絕緣膜19將MOS電晶體與自其等露出的面全部覆蓋。再進一步對層間絕緣膜19進行選擇性蝕刻，分別形成期望的到達源極－汲極區域16的貫穿孔。然後，藉由公知的方法，充填導電性材料21到層間絕緣膜19之對應於源極－汲極區域16之貫穿孔內部。然後，在層間絕緣膜19上形成導電性金屬膜(未圖示)，再對該金屬膜進行選擇性蝕刻，得到圖案化的金屬配線膜20。此金屬配線膜20，分為數個配線部，於圖17(a)中，一個配線部透過充填到層間絕緣膜19之對應的貫穿孔內部之導電性材料21而電氣連接於源極－汲極區域16。
接著，在金屬配線膜20上，藉由公知的方法形成多層配線構造30B。此多層配線構造30B，具有：絕緣材料31、嵌入於絕緣材料31的內部之三個配線層32、33、34、與主要當作此等配線層32、33、34的層間連接用之導電體35、36。多層配線構造30B的構成、使用材料與形成方法係與第1實施形態之多層配線構造30A為相同，故省略其等之詳細說明。又，於多層配線構造30表面，藉由公知的方法形成複數之微突塊電極37。此等微突塊電極37，透過多層配線構造30B內之配線與金屬配線膜20，與溝渠13內部之導電性插塞15為電氣連接狀態。此時之狀態如圖17(a)所示。
第1半導體電路層1B係由具有MOS電晶體之Si基板(Si晶圓)11、與形成於基板11上之多層配線構造30B構成。
接著，利用形成於多層配線構造30B表面的微突塊電極37，如圖17(b)所示般，將第1半導體電路層1B固定於支持基板40(機械連接)。支持基板40，較佳者可使用例如玻璃、單結晶Si製晶圓等，此處係用Si晶圓。藉由微突塊電極37，第1半導體電路層1B可與形成在由Si晶圓構成的支持基板40內之半導體電路亦形成電氣連接。
此狀態中，於多層配線構造30B與支持基板40之間係隔著相當於微突塊電極37的厚度之間隙。於該間隙中充填著絕緣性接著劑39並使其硬化。接著劑39，可使用聚醯亞胺樹脂或環氧樹脂。如此，藉由接著劑39與微突塊電極37使第1半導體電路層1B與支持基板40成為電氣與機械的連接。此時之狀態如圖17(b)所示。
又，於支持基板40由玻璃形成的場合或由未內設半導體電路之半導體晶圓形成的場合，微突塊電極37，係僅用於第1半導體電路層1B與支持基板40間之機械連接。
然後，於用支持基板40保持著第1半導體電路層1B之下，藉由機械研磨法及CMP法，對Si基板11內面(第2主面)側進行研磨使基板11之全體厚度減小至既定值。如此研磨變薄之第1半導體電路層1，於後面以1Ba表示。此時之狀態示如圖18(c)。
然後，對薄型化之基板11的內面全體以SiO2 膜45被覆後，藉由電漿蝕刻等之異向性蝕刻自基板11的背面側形成複數個溝渠13a。亦即，在須形成包埋配線(導電性插塞)之處，用有複數個透孔之遮罩(省略圖示)，對在基板11的內面之SiO2 膜45進行選擇性去除，於須形成包埋配線之處使SiO2 膜45形成複數個開口。接著，用同樣的遮罩，透過SiO2 膜45的開口，對基板11進行選擇性去除，形成複數個溝渠13a。
再用同樣的遮罩，透過SiO2 膜45的開口與溝渠13a，對基板11表面側的SiO2 膜12進行選擇性去除，在SiO2 膜12形成複數個開口。如此自基板11的背面側形成之複數個溝渠13a的底部(下端)皆透過SiO2 膜45的開口露出於下方。又，此等溝渠13a的頂部(上端)，亦透過SiO2 膜12的開口露出於上方。其結果，如圖18(d)所示般，金屬配線20之下部，透過溝渠13a而露出於基板11的下方(溝渠13的內部)。
然後，藉由公知的方法(例如CVD法)，自基板11的背面側沈積SiO2 膜14。如此，則如圖19(e)所示般，被覆著基板11的內面之SiO2 膜45的露出面、各溝渠13a的內壁之露出面、金屬配線膜20的露出面、層間絕緣膜19的露出面與SiO2 膜12的露出面，係以此SiO2 膜14被覆。
然後，藉由異向性蝕刻，自基板11的背面側對SiO2 膜14進行選擇性去除。此時之蝕刻量，係調整為使可使各溝渠13a的內部之金屬配線膜20的露出面與層間絕緣膜19的露出面之SiO2 膜14完全去除。藉由如此作法，可得到如圖19(f)所示般之SiO2 膜14只殘留於溝渠13a的內壁側面，基板11的內面則為以SiO2 膜45被覆之狀態。
接著，自基板11的背面側，在內壁側面以SiO2 膜14被覆之各溝渠13a內部，以公知的方法嵌入導電性材料。例如，藉由在SiO2 膜45上，以CVD法對基板11的內面全部沈積導電性材料後，以回蝕(etch back)法或機械研磨法或CMP法，將該導電性材料膜之SiO2 膜45上的特定部分選擇性地去除，藉此，使該導電性材料只殘留於溝渠的內部。藉由如此作法，可於各溝渠13a中嵌入該導電性材料。此處所使用之導電性材料，可為例如：矽等之半導體與鎢(W)等之金屬。此狀態，係如圖20(g)所示般，各導電性插塞15的下端，係與SiO2 膜41的露出面在同一面內，基板11(亦即第1半導體電路層1Ba)的內面全部為平坦的狀態，各導電性插塞15的下端為露出之狀態。
然後，在基板11的內面全面，以CVD法等公知的方法形成厚約0.2 μ m的SiO2 膜41，以此SiO2 膜41被覆第1半導體電路層1Ba之內面全部。然後，對如此形成之SiO2 膜41進行選擇性地蝕刻，形成複數的透孔，如圖20(h)所示般，使溝渠13內部的各導電性插塞15的下端自SiO2 膜41的對應之透孔露出。然後，在露出之各導電性插塞15的下端，透過SiO2 膜41之透孔分別形成微突塊電極42。由於各微突塊電極42的高度大於SiO2 膜41的厚度，故各微突塊電極42係突出至較SiO2 膜41更下方。此等微突塊電極42之形成方法，係與於第1實施形態中所述者相同。此時之狀態，成為如圖20(h)所示。
然後，在第1半導體電路層1Ba內面，以與第1實施形態中所述者之同樣作法，用微突塊電極42固定第2半導體電路層(未圖示)。
於該半導體裝置為由第1半導體電路層1Ba與未圖示之第2半導體電路層構成之二層構造的場合，形成於第2半導體電路層的內面之微突塊電極42可當作外部電路連接用之微突塊電極使用。於該半導體裝置具有第3或其以上之半導體電路層的場合，依於需要，可藉由與上述同樣的方法，積層、固定以第3、第4、第5...之半導體電路層(未圖示)以製造三維積層構造之半導體裝置。
如上述說明般，於本發明之第4實施形態之半導體裝置製造方法中，首先，對構成第1半導體電路層1B的Si基板(Si晶圓)11表面(第1主面)，自其表面側形成期望的MOS電晶體，在此等MOS電晶體上透過層間絕緣膜19形成多層配線構造30B。然後，在多層配線構造30B的表面，形成與多層配線構造30B內的配線為電氣連接的微突塊電極37，再使用此等微突塊電極37使具有多層配線構造30B之基板11固定於支持基板40。然後，於使基板11薄型化後，自基板11的內面(第2主面)側，形成朝向其表面(第1主面)貫穿之複數的溝渠13a，於將此等溝渠13a的內壁面以絕緣膜14被覆後，自基板11的背面側充填導電性材料到溝渠13a內部，得到與多層配線構造30B內的配線為電氣連接的導電性插塞15。此點，於第2半導體電路層及其以下之半導體電路層(未圖示)亦同。
此等步驟全部可用公知的製程(例如，CVD法、等向性蝕刻法、機械研磨法、CMP法等)施行。又，溝渠13a與導電性插塞15係貫穿基板11，透過在基板11表面之金屬配線膜20與多層配線構造30B內的配線電氣連接。又，多層配線構造30B內之配線，係與多層配線構造30B表面的微突塊電極37為電氣連接狀態。因此，溝渠13a內之導電性插塞15、導電性插塞15、金屬配線膜20與多層配線構造30B內的配線，成為朝積層方向(厚度方向)貫穿第1半導體電路層1Ba之包埋配線。因此，藉由使用此包埋配線與微突塊電極37(或微突塊電極42及43)，可容易地達成支持基板40與第1半導體電路層1Ba之間(或第1半導體電路層1Ba與第2半導體電路層之間、乃至於與第2半導體電路層以下之鄰接的半導體電路層之間)的積層方向之電氣連接。
又，於本發明之第4實施形態之半導體裝置製造方法中，溝渠13a之形成與導電性材料的充填，係自Si基板11的內面(第2主面)側充填。因此，於溝渠13a之形成與導電性材料的充填無法自基板11的表面(第1主面)側充填的場合，或於無法(或有困難)形成貫穿多層配線構造30之溝渠13的場合，可適用此製造方法。亦即，可對應肇因於第1半導體電路層1Ba內之半導體元件、配線之布局、及多層配線構造30B內之配線布局所致的限制。此點，於第2半導體電路層和其以下的半導體電路層亦相同。
(第5實施形態)
圖21(a)~(c)為表示本發明之第5實施形態之三維積層構造之半導體裝置之製造方法的局部截面圖。此第5實施形態，相當於上述第1實施形態之變形例，係將上述第1實施形態中之形成MOS電晶體和形成溝渠與導電性插塞的順序對調者。亦即，於第1實施形態中，先形成溝渠與導電性插塞再形成MOS電晶體，而第5實施形態中，則先形成MOS電晶體再形成溝渠與導電性插塞，此係兩實施形態之不同點。除此之外，兩實施形態係相同。
首先，如圖21(a)所示般，在當作半導體基板之Si晶圓11表面(第1主面)形成SiO2 膜12，將該表面全部以SiO2 膜12被覆。然後，在基板11表面未形成溝渠13之處(換言之，在基板11表面之未與溝渠13重疊之位置)形成必要個數的MOS電晶體，作成期望的電路。各MOS電晶體，係由一對源極－汲極區域16(在基板11內部隔著間隔形成者)、形成於源極－汲極區域16間之閘極絕緣膜12b、與閘極18(形成於閘極絕緣膜12b上者)構成。閘極絕緣膜12b，係由與SiO2 膜12之不同步驟形成的SiO2 膜所形成。亦即，在待形成閘極絕緣膜12b之處將SiO2 膜12選擇性地去除，然後，在同一處形成SiO2 膜，如此形成。此時之狀態示如圖21(b)。
如此，於形成MOS電晶體後，藉由公知的方法，自基板11的表面側對基板11與SiO2 膜12進行選擇性去除，在基板11上的既定位置形成複數個既定深度的溝渠13。藉由熱氧化法，將此等溝渠13之內壁面以SiO2 膜14被覆，再自基板11的表面側充填導電性材料到溝渠13的內部，作成導電性插塞15。
其後之步驟，亦即，層間絕緣膜19之形成與多層配線構造30之形成，係與第1實施形態的場合相同，故省略其說明。
本發明之第5實施形態之半導體裝置之製造方法，由於除了形成MOS電晶體和形成溝渠與導電性插塞的順序與第1實施形態相反之外係與上述第1實施形態相同，故可得到與第1實施形態的場合之相同效果是至為明白的。
(第6實施形態)
圖22為表示本發明之第6實施形態之三維積層構造之半導體裝置之製造方法的局部截面圖。此第6實施形態，係相當於上述第1實施形態之第2變形例，係藉由化學電鍍法或選擇性CVD法直接在導電性插塞15的端部形成微突塊電極42，代替第1實施形態中之形成於溝渠13內部之導電性插塞15下端的微突塊電極42。除此之外，係與第1實施形態的場合相同。
亦即，於第6實施形態中，若妥為選擇導電性插塞15用的導電性材料，以化學電鍍法在第1半導體電路層1a的內面形成金屬膜，則可只在導電性插塞15的端面使該金屬膜選擇性地生長。亦即，由該金屬膜構成之微突塊電極42a可自行形成於各導電性插塞15的下端。
適用於化學電鍍法之導電性插塞15用的導電性材料，可舉出：Ni、Cu、Sn、Ag、Au、Ti、Pt或Ta，或由其等二種以上所構成的合金、或由其等二種以上所構成的積層膜等。
此點，於使用選擇性地CVD法的場合亦同。亦即，藉由妥為選擇導電性插塞15用的導電性材料，以選擇性CVD法在第1半導體電路層1a的內面生長金屬製或由金屬以外所構成的導電膜，則該導電膜可只在導電性插塞15的端面生長。如此，微突塊電極42a可在導電性插塞15的端面自行形成。
選擇性CVD法之較佳的導電性插塞15用之導電性材料，可舉出：Cu、Ni、W、Ti、Ta、TiN、TaN等，或由其等二種以上所構成的合金、或由其等二種以上所構成的積層膜等。
因而，藉由第6實施形態之半導體裝置製造方法，可得到與上述第1實施形態之同樣的效果，是至為明白的。
(第7實施形態)
圖23(a)~圖25(e)，為表示本發明之第7實施形態之三維積層構造之半導體裝置的局部截面圖。此第7實施形態係相當於上述第1實施形態之第3變形例，係以與第1實施形態的場合之不同方法形成微突塊電極42。亦即，以與第1實施形態之同樣的作法，於施行圖1(a)~圖3(g)的步驟之後，其後之步驟依照圖23(b)~圖25(e)所示之順序施行。
首先，以與第1實施形態之同樣的作法，形成圖23(a)(此係等於圖3(f))所示的構成。接著，在Si基板11的內面與自其露出之SiO2 膜14上，形成圖23(b)所示之SiO2 膜41。於第1實施形態中，於此狀態下立即對SiO2 膜41以CMP法研磨，對SiO2 膜41與SiO2 膜14進行選擇性去除，如圖4(h)所示般，使溝渠13的內部之導電性插塞15露出。相對於此，於第7型態中，在如此形成的SiO2 膜41上更進一步形成當作平坦化膜之光阻膜60，藉由此光阻膜60，如圖23(b)所示般，第1半導體電路層1a內面之凹凸可被填平而平坦化。
然後，藉由回蝕法對光阻膜(平坦化膜)60進行選擇性蝕刻，如圖24(c)所示般，使導電性插塞15的下端部之SiO2 膜41自光阻膜60露出。此時，光阻膜60，係殘留於SiO2 膜41上之導電性插塞15與SiO2 膜14的外側。
然後，以殘留於SiO2 膜41上之光阻膜60當作遮罩，對SiO2 膜14與其上之SiO2 膜41進行選擇性去除，如圖24(d)所示般，使溝渠13之導電性插塞15的下端露出。於此狀態下，各導電性插塞15的下端係和SiO2 膜41與光阻膜60的露出面在同一面內，基板11(即第1半導體電路層1a)的內面全部成為平坦的狀態。
然後，如圖25(e)所示般，於露出的導電性插塞15下端分別形成微突塊電極42。此等微突塊電極42之形成方法，可使用上述第1實施形態或第6實施形態中所使用者。殘留的SiO2 膜41與光阻膜60發揮與第2半導體電路層(未圖示)之間的絕緣作用。
又，亦可於圖24(d)所示之狀態中將殘留的光阻膜60去除。此場合，殘留的SiO2 膜41發揮與第2半導體電路層(未圖示)之間的絕緣作用。由於光阻膜60之去除使該部分產生空隙，該空隙可於將第1半導體電路層1a固定於於第2半導體電路層之時充填接著劑，故無問題。
藉由第7實施形態之半導體裝置製造方法，可得到與上述第1實施形態的場合之同樣的效果，是至為明白的。
(第8實施形態)
圖26為表示本發明之第8實施形態之三維積層構造之半導體裝置之製造方法的局部截面圖，為對應於圖2(d)者。此第8實施形態，相當於上述第1實施形態之第4變形例，不同點在於第1半導體電路層沒有多層配線構造30。除此之外，係與第1實施形態之製造方法相同。
於上述第1至第7實施形態中任一者，皆為第1半導體電路層具有多層配線構造，而本發明並非限定於此等中。第1半導體電路8實施形態係表示不具有多層配線構造之一例。此處，係以第8實施形態當作第1實施形態的變形例作說明，惟，亦可適用為第2至第7實施形態之任一者的變形例。
於第1半導體電路8實施形態中，如圖26所示般，第1半導體電路層1”不具有多層配線構造30。在構成第1半導體電路層1”之Si基板11表面的層間絕緣膜19上，形成有圖案化的金屬配線膜20(用以使MOS電晶體與導電性插塞15形成電氣連接之導電膜)，該金屬配線膜20係以形成於層間絕緣膜19上之另一層間絕緣膜19a被覆。層間絕緣膜19a的表面係經平坦化，在其表面形成有複數的微突塊電極37。各微突塊電極37，透過導電體35a而連接到金屬配線膜20的對應部分。於第8實施形態中，基板11的表面，係被覆著二層的層間絕緣膜19與19a。
圖26的構成，亦可使用於第2半導體電路層或其以下之半導體電路層，是不言而喻的。
如此般，於本發明中，於三維積層構造之半導體裝置之複數個前述半導體電路層中，構成其中之一的半導體電路層，只要有半導體基板、與形成於該半導體基板表面或內部的元件或電路即可，可以有單層或多層之配線構造，沒有亦可。
(變形例)
上述第1至第8實施形態，係用以使本發明具體化之例，因而，本發明並非限定於此等實施形態中，在不脫離本發明之精神下可作各種變形是不言而喻的。例如，於上述各實施形態中，雖使用微突塊電極，惟，只要充填於溝渠內部之導電性材料的端部可使用當作微突塊電極，微突塊電極亦可省略。又，於上述第1至第7實施形態中，鄰接的半導體電路層之微突塊電極係彼此熔接而接合，惟，本發明亦非限定於此。由於依於微突塊電極之材質而異，會有無法或難以藉由熔接而接合之情形，於該場合下，亦可用接合用金屬(例如，焊料合金)將微突塊電極彼此接合，是不言而喻的。
又，於上述第1至第8實施形態中，係以將第1半導體電路層固定於支持基板的場合所作之說明，惟，本發明並非限定於此。例如，於以本發明適用於第2半導體電路層時，該第2半導體電路層係固定於與其鄰接之第1半導體電路層。
再者，於第1至第8實施形態中，係就各半導體電路層為由單一的半導體晶圓所形成的場合、與由複數的半導體晶片所形成的場合所作之說明，惟，本發明並非限定於此。例如，亦可至少一個半導體電路層由單一的半導體晶圓形成，其餘之各半導體電路層由複數之半導體晶片形成。於半導體電路層係由複數之半導體晶片形成的場合，該等半導體晶片可不須全部皆為內設電子電路者。亦即，可數個半導體晶片為未將電子電路內設之「虛設晶片」(或未使用將電子電路內設者)。又，於一半導體電路層為由單一的半導體晶圓所形成之場合，該半導體晶圓，亦可含有未內設著電子電路的「虛設區域」(或未使用內設有電子電路者)。
1、1’、1”、1A、1B．．．第1半導體電路層
1a、1a’、1Aa、1Ba．．．第1半導體電路層
2、2’．．．第2半導體電路層
2a、2a’．．．第2半導體電路層
11．．．半導體基板
12、14、41、45．．．絕緣膜(SiO2 膜)
12a．．．Si3 N4 膜
12b．．．閘極絕緣膜
13、13a．．．溝渠
15．．．導電性插塞
16．．．源極－汲極區域
17、60．．．光阻膜
18．．．閘極
19、19a．．．層間絕緣膜
20．．．金屬配線膜
21．．．導電性材料
30、30A、30B．．．多層配線構造
31．．．絕緣材料
32、33、34．．．配線層
35、35a、36、38．．．導電體
37、42、42a、43．．．微突塊電極
39、41、44、53．．．接著劑
40．．．支持基板
51、52、61、62．．．Si晶片
51a、52a、61a、62a．．．Si晶片
圖1(a)~(c)為本發明之第1實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖。
圖2(d)、(e)為本發明之第1實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖1之繼續者。
圖3(f)、(g)為本發明之第1實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖2之繼續者。
圖4(h)、(i)為本發明之第1實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖3之繼續者。
圖5(j)為本發明之第1實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖4之繼續者。
圖6(k)為本發明之第1實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖6之繼續者。
圖7(1)為本發明之第1實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖6之繼續者。
圖8(a)、(b)為本發明之第2實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖。
圖9(c)、(d)為本發明之第2實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖8之繼續者。
圖10(e)、(f)為本發明之第2實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖9之繼續者。
圖11(g)為本發明之第2實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖10之繼續者。
圖12(h)為本發明之第2實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖11之繼續者。
圖13(i)為本發明之第2實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖12之繼續者。
圖14(a)、(b)為本發明之第3實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖。
圖15(c)、(d)為本發明之第3實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖14之繼續者。
圖16(e)、(f)為本發明之第3實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖15之繼續者。
圖17(a)、(b)為本發明之第4實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖。
圖18(c)、(d)為本發明之第4實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖17之繼續者。
圖19(e)、(f)為本發明之第4實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖18之繼續者。
圖20(g)、(h)為本發明之第4實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖19之繼續者。
圖21(a)~(c)為本發明之第5實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖。
圖22為本發明之第6實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖。
圖23(a)、(b)為本發明之第7實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖。
圖24(c)、(d)為本發明之第7實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖23之繼續者。
圖25(e)為本發明之第7實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖，其為圖24之繼續者。
圖26為本發明之第8實施形態之三維積層構造之半導體裝置之製造方法之各步驟的局部截面圖。
1a．．．第1半導體電路層
11．．．半導體基板
12、14、41．．．絕緣膜(SiO2 膜)
15．．．導電性插塞
16．．．源極－汲極區域
18．．．閘極
19．．．層間絕緣膜
20．．．金屬配線膜
21．．．導電性材料
30．．．多層配線構造
32、33、34．．．配線層
35、36．．．導電體
37、42．．．微突塊電極
39．．．接著劑
40．．．支持基板

Claims (30)

  1. 一種三維積層構造之半導體裝置之製造方法，該半導體裝置係在支持基板上積層複數之半導體電路層而構成者，其特徵在於具備以下步驟：在構成複數之該半導體電路層之一的半導體基板內部，自其表面側形成以第1絕緣膜覆蓋內壁面的溝渠；自該半導體基板的表面側將導電性材料充填到該溝渠內部，而形成導電性插塞；在形成有該導電性插塞之該半導體基板內部或表面，自其表面側形成期望的元件或電路；將形成有該元件或電路之該半導體基板的表面以第2絕緣膜被覆；將僅用於與該支持基板或複數之該半導體電路層之另一者機械連接之第1電極，配置於該第2絕緣膜或該配線構造；以使用該第1電極之室溫壓接，將該第2絕緣膜直接或透過配線構造間接地接合到該支持基板或複數之該半導體電路層之另一者，藉此將該半導體基板固定於該支持基板或複數之該半導體電路層之另一者；將固定於該支持基板或複數之該半導體電路層之另一者之該半導體基板，自其背面側選擇性地去除，藉以使該第1絕緣膜露出於該半導體基板的背面側；形成被覆露出該第1絕緣膜之該半導體基板的背面之第3絕緣膜；及 將該第1絕緣膜與該第3絕緣膜選擇性地去除，藉以使該半導體基板的背面側平坦，並使該導電性插塞露出於該半導體基板的背面側。
  2. 如申請專利範圍第1項之三維積層構造之半導體裝置之製造方法，其中該半導體電路層，係除了該元件或電路之外，亦具有形成在該第2絕緣膜上之配線構造，該第1電極係透過該配線構造間接地形成於該第2絕緣膜上。
  3. 如申請專利範圍第1或2項之三維積層構造之半導體裝置之製造方法，其在該半導體基板的背面側形成該第3絕緣膜之步驟、與使該導電性插塞露出於該半導體基板的背面側之步驟之間，進一步包含於該第3絕緣膜上形成平坦化膜之步驟及選擇性地去除該平坦化膜之步驟；且於使該導電性插塞露出之步驟中，選擇性地同時去除該第1絕緣膜、該第3絕緣膜與殘留之該平坦化膜。
  4. 如申請專利範圍第1或2項之三維積層構造之半導體裝置之製造方法，其進一步包含以下步驟：於該半導體基板的背面側所露出之該導電性插塞的端部形成第2電極。
  5. 如申請專利範圍第4項之三維積層構造之半導體裝置之製造方法，其於該第2電極之形成步驟中，將另外形成之導電性材料片固定於該導電性插塞的端部，藉此形成該第2電極。
  6. 如申請專利範圍第4項之三維積層構造之半導體裝置之製造方法，其於該第2電極之形成步驟中，將導電性材料直接沈積於該導電性插塞的端部，藉此形成該第2電 極。
  7. 如申請專利範圍第1或2項之三維積層構造之半導體裝置之製造方法，其中，以於該半導體基板的背面側所露出之該導電性插塞的端部當作第2電極。
  8. 如申請專利範圍第1或2項之三維積層構造之半導體裝置之製造方法，其中，該半導體基板係由單一之半導體構件形成。
  9. 如申請專利範圍第1或2項之三維積層構造之半導體裝置之製造方法，其中，該半導體基板係由複數之半導體構件組合形成。
  10. 一種三維積層構造之半導體裝置之製造方法，該半導體裝置係在支持基板上積層複數之半導體電路層而構成者，其特徵在於具備以下步驟：在構成複數之半導體電路層之一的半導體基板內部或表面，自其表面側形成期望的元件或電路；在形成有該元件或電路之該半導體基板的表面以第1絕緣膜被覆；自該半導體基板的表面形成溝渠，該溝渠係貫穿該第1絕緣膜而到達該半導體基板的內部並以第2絕緣膜被覆內壁面而成者；自該半導體基板的表面側將導電性材料充填到該溝渠內部形成導電性插塞；使用第1電極(配置於該導電性插塞之與該半導體基板之表面側的端部對應之位置)，將該半導體基板固定於該支 持基板或複數之該半導體電路層之另一者；將固定於該支持基板或複數之該半導體電路層之另一者之該半導體基板，自其背面側選擇性地去除，藉以使該第2絕緣膜露出於該半導體基板的背面側；及將露出於該半導體基板的背面側之該第2絕緣膜選擇性地去除，藉以使該導電性插塞露出於該半導體基板的背面側。
  11. 如申請專利範圍第10項之三維積層構造之半導體裝置之製造方法，其中該半導體電路層，係除了該元件或電路之外，亦具有形成在該第1絕緣膜上之配線構造，該溝渠係貫穿該第1絕緣膜與該配線構造而形成。
  12. 如申請專利範圍第10或11項之三維積層構造之半導體裝置之製造方法，其在使該第2絕緣膜露出於該半導體基板的背面側之步驟、與使該導電性插塞露出於該半導體基板的背面側之步驟之間，進一步包含以下步驟：形成用以被覆該半導體基板的內面之第3絕緣膜；且於使該導電性插塞露出之步驟中，選擇性地同時去除用以被覆該溝渠的壁面之該第2絕緣膜與該第3絕緣膜。
  13. 如申請專利範圍第10或11項之三維積層構造之半導體裝置之製造方法，其在使該第2絕緣膜露出於該半導體基板的背面側之步驟、與使該導電性插塞露出於該半導體基板的背面側之步驟之間，進一步包含以下步驟：形成用以被覆該半導體基板的內面之第3絕緣膜；於該第3絕緣膜上形成平坦化膜；及 選擇性地去除該平坦化膜；且於使該導電性插塞露出之步驟中，選擇性地同時去除該第2絕緣膜、該第3絕緣膜與殘留之該平坦化膜。
  14. 如申請專利範圍第10或11項之三維積層構造之半導體裝置之製造方法，其進一步包含以下步驟：在露出於該半導體基板的背面側之該導電性插塞的端部形成第2電極。
  15. 如申請專利範圍第14項之三維積層構造之半導體裝置之製造方法，其於該第2電極之形成步驟中，將另外形成之導電性材料片固定於該導電性插塞的端部，藉此形成該第2電極。
  16. 如申請專利範圍第14項之三維積層構造之半導體裝置之製造方法，其於該第2電極之形成步驟中，將導電性材料片直接沈積於該導電性插塞的端部，藉此形成該第2電極。
  17. 如申請專利範圍第10或11項之三維積層構造之半導體裝置之製造方法，其中，以於該半導體基板的背面側所露出之該導電性插塞的端部當作第2電極。
  18. 如申請專利範圍第10或11項之三維積層構造之半導體裝置之製造方法，其中，該半導體基板係由單一之半導體構件形成。
  19. 如申請專利範圍第10或11項之三維積層構造之半導體裝置之製造方法，其中，該半導體基板係由複數之半導體構件組合形成。
  20. 一種三維積層構造之半導體裝置之製造方法，該半導體裝置係在支持基板上積層複數之半導體電路層而構成者，其特徵在於具備以下步驟：在構成複數之該半導體電路層之一的半導體基板內部或表面，自其表面側形成期望的元件或電路；將該形成有元件或電路之該半導體基板表面以第1絕緣膜被覆；將該第1絕緣膜直接或透過配線構造間接地接合到該支持基板或複數之該半導體電路層之另一者，藉此將該半導體基板固定於該支持基板或複數之該半導體電路層之另一者；固定於該支持基板或複數之該半導體電路層之另一者之該半導體基板的內部，自其背面側形成內壁面被第2絕緣膜被覆之溝渠；及自該半導體基板的背面側將導電性材料充填到該溝渠內部而形成導電性插塞。
  21. 如申請專利範圍第20項之三維積層構造之半導體裝置之製造方法，其進一步具備以下步驟：在該第1絕緣膜或該配線構造、與該支持基板或複數之該半導體電路層之另一者的至少一方配置第1電極；且該半導體基板固定於該支持基板或複數之該半導體電路層之另一者的步驟，係使用該第1電極施行。
  22. 如申請專利範圍第21項之三維積層構造之半導體裝置之製造方法，其中該半導體電路層，係除了該元件或 電路之外，亦具有形成在該第1絕緣膜上之配線構造，該第1電極係透過該配線構造間接地形成於該第1絕緣膜上。
  23. 如申請專利範圍第21或22項之三維積層構造之半導體裝置之製造方法，其於形成以該第2絕緣膜被覆內壁面之該溝渠之步驟中，將該半導體基板自其背面側選擇性地去除，藉此形成貫穿該半導體基板之該溝渠；用以被覆該溝渠的內壁面之該第2絕緣膜，係具有可使該第1電極與該導電性插塞形成電氣連接的開口。
  24. 如申請專利範圍第23項之三維積層構造之半導體裝置之製造方法，其中，該第2絕緣膜之開口係形成於該溝渠之位於該半導體基板的表面側之端部附近。
  25. 如申請專利範圍第21或22項之之三維積層構造之半導體裝置之製造方法，其進一步包含以下步驟：於該半導體基板的背面側所露出之該導電性插塞的端部形成第2電極。
  26. 如申請專利範圍第25項之三維積層構造之半導體裝置之製造方法，其於該第2電極之形成步驟中，將另外形成之導電性材料片固定於該導電性插塞的端部，藉此形成該第2電極。
  27. 如申請專利範圍第25項之三維積層構造之半導體裝置之製造方法，其於該第2電極之形成步驟中，將導電性材料片直接沈積於該導電性插塞的端部，藉此形成該第2電極。
  28. 如申請專利範圍第21或22項之三維積層構造之半 導體裝置之製造方法，其中，以於該半導體基板的背面側所露出之該導電性插塞的端部當作第2電極。
  29. 如申請專利範圍第21或22項之三維積層構造之半導體裝置之製造方法，其中，該半導體基板係由單一之半導體構件形成。
  30. 如申請專利範圍第21或22項之三維積層構造之半導體裝置之製造方法，其中，該半導體基板係由複數之半導體構件所形成。
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