JPH11238870A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH11238870A JPH11238870A JP10039277A JP3927798A JPH11238870A JP H11238870 A JPH11238870 A JP H11238870A JP 10039277 A JP10039277 A JP 10039277A JP 3927798 A JP3927798 A JP 3927798A JP H11238870 A JPH11238870 A JP H11238870A
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- Inorganic Compounds Of Heavy Metals (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 ペレットをマウントする際、バイアホールに
クラックが生じることのない半導体装置を提供する。 【解決手段】 基板５の一方の面５ａに半導体装置Ｓを
形成すると共に、前記基板５にバイアホール１を形成
し、このバイアホール１を介して前記基板５上に形成し
た半導体装置Ｓの電極２と基板の他方の面５ｂとを導通
するようにした半導体装置Ｓにおいて、前記バイアホー
ル１の内面にはＴｉ／Ａｕメタルからなる第１の膜７
と、前記第１の膜７上に形成した半田の這い上がりを防
止する為のバリアメタルからなる第２の膜１１とが形成
されている半導体装置であり、特に、前記バイアホール
１の内面にはＡｕメッキ膜９が形成されていないことを
特徴とする。
クラックが生じることのない半導体装置を提供する。 【解決手段】 基板５の一方の面５ａに半導体装置Ｓを
形成すると共に、前記基板５にバイアホール１を形成
し、このバイアホール１を介して前記基板５上に形成し
た半導体装置Ｓの電極２と基板の他方の面５ｂとを導通
するようにした半導体装置Ｓにおいて、前記バイアホー
ル１の内面にはＴｉ／Ａｕメタルからなる第１の膜７
と、前記第１の膜７上に形成した半田の這い上がりを防
止する為のバリアメタルからなる第２の膜１１とが形成
されている半導体装置であり、特に、前記バイアホール
１の内面にはＡｕメッキ膜９が形成されていないことを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、特にミリ波帯用に用いられる
ＭＭＩＣ等の半導体装置に好適な半導体装置とその製造
方法に関する。
製造方法に係わり、特に、特にミリ波帯用に用いられる
ＭＭＩＣ等の半導体装置に好適な半導体装置とその製造
方法に関する。
【０００２】
【従来の技術】図３は、従来の半導体装置の製造工程を
示す図であり、図３（ｂ）に示す断面図のように、Ｇａ
Ａｓ基板５表面に電界効果トランジスタの主要構造を形
成した後に、裏面より基板を研磨しその厚みを２０〜５
０μｍの厚さにする。続いて、図３（ｂ）に示すように
裏面にフォトレジスト６を塗布し、ソース電極２直下に
バイアホールを形成するためのパターン（短辺１５μ
ｍ、長辺５０μｍ）を形成し、図３（ｃ）に示すように
パターン形成部のＧａＡｓ基板５にドライエッチングに
よりソース電極２に達するバイアホール１を形成する。
続いて、図３（ｄ）に示すように裏面全体にＡｕメッキ
９成長時の電極となるＴｉ／Ａｕメタル７をスパッタに
より形成した後、裏面放熱電極１２にＡｎＳｎソルダを
用いて半田付けする際のぬれ性向上のための全体にＡｕ
メッキ９を２０〜３０μｍ堆積させる。ＦＥＴの単位パ
ターンは図３（ａ）に示す構成であり、この単位パター
ンのまま、もしくはこれを複数個並べて使用する。
示す図であり、図３（ｂ）に示す断面図のように、Ｇａ
Ａｓ基板５表面に電界効果トランジスタの主要構造を形
成した後に、裏面より基板を研磨しその厚みを２０〜５
０μｍの厚さにする。続いて、図３（ｂ）に示すように
裏面にフォトレジスト６を塗布し、ソース電極２直下に
バイアホールを形成するためのパターン（短辺１５μ
ｍ、長辺５０μｍ）を形成し、図３（ｃ）に示すように
パターン形成部のＧａＡｓ基板５にドライエッチングに
よりソース電極２に達するバイアホール１を形成する。
続いて、図３（ｄ）に示すように裏面全体にＡｕメッキ
９成長時の電極となるＴｉ／Ａｕメタル７をスパッタに
より形成した後、裏面放熱電極１２にＡｎＳｎソルダを
用いて半田付けする際のぬれ性向上のための全体にＡｕ
メッキ９を２０〜３０μｍ堆積させる。ＦＥＴの単位パ
ターンは図３（ａ）に示す構成であり、この単位パター
ンのまま、もしくはこれを複数個並べて使用する。
【０００３】なお、ソース電極直下にソース接地用のバ
イアホールを設けるのは、ソース電極から接地用の配線
を引き回すことなく接地できるためソースインダクタン
スの低減に有効であるからである。特に、ソースインダ
クタンスが大きいと利得および安定性の低下を招き、ミ
リ波帯のＭＭＩＣにおいてはその影響が顕著に現れ、所
定の特性が得られなくなる。
イアホールを設けるのは、ソース電極から接地用の配線
を引き回すことなく接地できるためソースインダクタン
スの低減に有効であるからである。特に、ソースインダ
クタンスが大きいと利得および安定性の低下を招き、ミ
リ波帯のＭＭＩＣにおいてはその影響が顕著に現れ、所
定の特性が得られなくなる。
【０００４】しかし、上記した従来のものでは、ペレッ
トをマウントする際、ＧａＡｓ基板と裏面Ａｕメッキ膜
との熱膨張差によるバイアホール端への応力集中や、Ａ
ｕＳｎソルダと裏面Ａｕメッキとの合金化反応等による
応力集中で、ＧａＡｓ基板が反り、この為、バイアホー
ル１にクラック１３が生じ、歩留まりを悪化させるとい
う問題があった。
トをマウントする際、ＧａＡｓ基板と裏面Ａｕメッキ膜
との熱膨張差によるバイアホール端への応力集中や、Ａ
ｕＳｎソルダと裏面Ａｕメッキとの合金化反応等による
応力集中で、ＧａＡｓ基板が反り、この為、バイアホー
ル１にクラック１３が生じ、歩留まりを悪化させるとい
う問題があった。
【０００５】なお、このような構造の半導体装置として
は、例えば、特開平８−７８４３７号公報等が知られて
いる。
は、例えば、特開平８−７８４３７号公報等が知られて
いる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ペレットをマウン
トする際、バイアホールにクラックが生じることのない
新規な半導体装置とその製造方法を提供するものであ
る。
した従来技術の欠点を改良し、特に、ペレットをマウン
トする際、バイアホールにクラックが生じることのない
新規な半導体装置とその製造方法を提供するものであ
る。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、基板の一方の面に半導体装置を
形成すると共に、前記基板にバイアホールを形成し、こ
のバイアホールを介して前記基板上に形成した半導体装
置の電極と基板の他方の面とを導通するようにした半導
体装置において、前記バイアホールの内面にはＴｉ／Ａ
ｕメタルからなる第１の膜と、前記第１の膜上に形成し
た半田の這い上がりを防止する為のバリアメタルからな
る第２の膜とが形成されていることを特徴とするもので
あり、又、第２態様は、前記バイアホールの内面にはＡ
ｕメッキ膜が形成されていないことを特徴とするもので
あり、又、第３態様は、前記基板は、ＧａＡｓ基板であ
ることを特徴とするものであり、又、第４態様は、前記
バリアメタルはＴｉ、ＴｉＮ、ＴｉＰｔの何れかである
ことを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、基板の一方の面に半導体装置を
形成すると共に、前記基板にバイアホールを形成し、こ
のバイアホールを介して前記基板上に形成した半導体装
置の電極と基板の他方の面とを導通するようにした半導
体装置において、前記バイアホールの内面にはＴｉ／Ａ
ｕメタルからなる第１の膜と、前記第１の膜上に形成し
た半田の這い上がりを防止する為のバリアメタルからな
る第２の膜とが形成されていることを特徴とするもので
あり、又、第２態様は、前記バイアホールの内面にはＡ
ｕメッキ膜が形成されていないことを特徴とするもので
あり、又、第３態様は、前記基板は、ＧａＡｓ基板であ
ることを特徴とするものであり、又、第４態様は、前記
バリアメタルはＴｉ、ＴｉＮ、ＴｉＰｔの何れかである
ことを特徴とするものである。
【０００８】又、本発明に係る半導体装置の製造方法の
第１態様は、基板の一方の面に半導体装置を形成すると
共に、前記基板にバイアホールを形成し、このバイアホ
ールを介して前記基板上に形成した半導体装置の電極と
基板の他方の面とを導通するようにした半導体装置の製
造方法において、前記バイアホール内面にはＡｕメッキ
膜が形成されていないことを特徴とするものであり、
又、第２態様は、基板の一方の面に半導体装置を形成す
ると共に、前記基板にバイアホールを形成し、このバイ
アホールを介して前記基板上に形成した半導体装置の電
極と基板の他方の面とを導通するようにした半導体装置
の製造方法において、基板にバイアホールを形成する第
１の工程と、前記基板の他方の面及びバイアホール内に
Ｔｉ／Ａｕメタル膜を形成する第２の工程と、前記Ｔｉ
／Ａｕメタル膜上にフォトレジスト膜を塗布し、所定の
パターンを形成する第３の工程と、前記パターンを用い
てバイアホール部分を除いたＴｉ／Ａｕメタル膜上にＡ
ｕメッキ膜を堆積させ、その後、前記バイアホール部分
のフォトレジスト膜を除去する第４の工程と、露出した
前記Ａｕメッキ膜上及びバイアホール内のＴｉ／Ａｕメ
タル膜上にバリアメタル膜を形成する第５の工程と、前
記バリアメタル膜上にフォトレジスト膜を塗布し、所定
のパターンを形成する第６の工程と、前記第６の工程で
形成したパターンに基づき前記露出したバリアメタルを
除去すると共に、前記バイアホール内のバリアメタル膜
を残す第７の工程と、含むことを特徴とするものであ
る。
第１態様は、基板の一方の面に半導体装置を形成すると
共に、前記基板にバイアホールを形成し、このバイアホ
ールを介して前記基板上に形成した半導体装置の電極と
基板の他方の面とを導通するようにした半導体装置の製
造方法において、前記バイアホール内面にはＡｕメッキ
膜が形成されていないことを特徴とするものであり、
又、第２態様は、基板の一方の面に半導体装置を形成す
ると共に、前記基板にバイアホールを形成し、このバイ
アホールを介して前記基板上に形成した半導体装置の電
極と基板の他方の面とを導通するようにした半導体装置
の製造方法において、基板にバイアホールを形成する第
１の工程と、前記基板の他方の面及びバイアホール内に
Ｔｉ／Ａｕメタル膜を形成する第２の工程と、前記Ｔｉ
／Ａｕメタル膜上にフォトレジスト膜を塗布し、所定の
パターンを形成する第３の工程と、前記パターンを用い
てバイアホール部分を除いたＴｉ／Ａｕメタル膜上にＡ
ｕメッキ膜を堆積させ、その後、前記バイアホール部分
のフォトレジスト膜を除去する第４の工程と、露出した
前記Ａｕメッキ膜上及びバイアホール内のＴｉ／Ａｕメ
タル膜上にバリアメタル膜を形成する第５の工程と、前
記バリアメタル膜上にフォトレジスト膜を塗布し、所定
のパターンを形成する第６の工程と、前記第６の工程で
形成したパターンに基づき前記露出したバリアメタルを
除去すると共に、前記バイアホール内のバリアメタル膜
を残す第７の工程と、含むことを特徴とするものであ
る。
【０００９】
【発明の実施の形態】本発明に係わる半導体装置は、基
板の一方の面に半導体装置を形成すると共に、前記基板
にバイアホールを形成し、このバイアホールを介して前
記基板上に形成した半導体装置の電極と基板の他方の面
とを導通するようにした半導体装置において、前記バイ
アホールの内面にはＴｉ／Ａｕメタルからなる第１の膜
と、前記第１の膜上に形成した半田の這い上がりを防止
する為のバリアメタルからなる第２の膜とが形成されて
いることを特徴とするものであり、特に、この場合、前
記バイアホールの内面にはＡｕメッキ膜が形成されない
ことを特徴とするものであるから、ＧａＡｓ基板と裏面
Ａｕメッキ膜との熱膨張差によるバイアホール端への応
力集中や、ＡｕＳｎソルダと裏面Ａｕメッキとの合金化
反応等による応力集中を原因とするＧａＡｓ基板の反り
を防止することが出来、この為、生産性が向上する。
板の一方の面に半導体装置を形成すると共に、前記基板
にバイアホールを形成し、このバイアホールを介して前
記基板上に形成した半導体装置の電極と基板の他方の面
とを導通するようにした半導体装置において、前記バイ
アホールの内面にはＴｉ／Ａｕメタルからなる第１の膜
と、前記第１の膜上に形成した半田の這い上がりを防止
する為のバリアメタルからなる第２の膜とが形成されて
いることを特徴とするものであり、特に、この場合、前
記バイアホールの内面にはＡｕメッキ膜が形成されない
ことを特徴とするものであるから、ＧａＡｓ基板と裏面
Ａｕメッキ膜との熱膨張差によるバイアホール端への応
力集中や、ＡｕＳｎソルダと裏面Ａｕメッキとの合金化
反応等による応力集中を原因とするＧａＡｓ基板の反り
を防止することが出来、この為、生産性が向上する。
【００１０】
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わる半導体装置の具体例の構造を示
す図であって、これらの図には、基板５の一方の面５ａ
に半導体装置Ｓを形成すると共に、前記基板５にバイア
ホール１を形成し、このバイアホール１を介して前記基
板５上に形成した半導体装置Ｓの電極２と基板の他方の
面５ｂとを導通するようにした半導体装置Ｓにおいて、
前記バイアホール１の内面にはＴｉ／Ａｕメタルからな
る第１の膜７と、前記第１の膜７上に形成した半田の這
い上がりを防止する為のバリアメタルからなる第２の膜
１１とが形成されている半導体装置が示されており、更
に、前記バイアホール１の内面にはＡｕメッキ膜が形成
されていない半導体装置が示されている。
造方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わる半導体装置の具体例の構造を示
す図であって、これらの図には、基板５の一方の面５ａ
に半導体装置Ｓを形成すると共に、前記基板５にバイア
ホール１を形成し、このバイアホール１を介して前記基
板５上に形成した半導体装置Ｓの電極２と基板の他方の
面５ｂとを導通するようにした半導体装置Ｓにおいて、
前記バイアホール１の内面にはＴｉ／Ａｕメタルからな
る第１の膜７と、前記第１の膜７上に形成した半田の這
い上がりを防止する為のバリアメタルからなる第２の膜
１１とが形成されている半導体装置が示されており、更
に、前記バイアホール１の内面にはＡｕメッキ膜が形成
されていない半導体装置が示されている。
【００１１】次に、本発明を更に詳細に説明する。図１
（ｂ）に示す断面図のように、厚さ約６００μｍのＧａ
Ａｓ基板５表面５ａに電界効果トランジスタＳを形成し
た後に、裏面５ｂより基板５を研磨し２０〜５０μｍの
厚さにする。続いて、裏面５ｂにフォトレジスト６を塗
布し、ソース電極２直下にバイアホール１を形成するた
めのパターンを形成し、図１（ｃ）に示すようにパター
ンに従い、ＧａＡｓ基板５にドライエッチングによりソ
ース電極２に達するバイアホール１を形成する。バイア
ホールの大きさとしては幅１０〜２０μｍ、長さ４０〜
１００μｍ程度の大きさである。
（ｂ）に示す断面図のように、厚さ約６００μｍのＧａ
Ａｓ基板５表面５ａに電界効果トランジスタＳを形成し
た後に、裏面５ｂより基板５を研磨し２０〜５０μｍの
厚さにする。続いて、裏面５ｂにフォトレジスト６を塗
布し、ソース電極２直下にバイアホール１を形成するた
めのパターンを形成し、図１（ｃ）に示すようにパター
ンに従い、ＧａＡｓ基板５にドライエッチングによりソ
ース電極２に達するバイアホール１を形成する。バイア
ホールの大きさとしては幅１０〜２０μｍ、長さ４０〜
１００μｍ程度の大きさである。
【００１２】続いて、図１（ｄ）に示すように裏面５ｂ
全体にＡｕメッキ成長時の電極となるＴｉ／Ａｕメタル
７をスパッタにより形成し、裏面５ｂ全面にフォトレジ
スト８を塗布しバイアホール１にレジスト８が残るよう
にパターン形成し、このパターンにより、バイアホール
１以外の部分にＡｕメッキ９を厚さ２０〜３０μｍ付け
る。
全体にＡｕメッキ成長時の電極となるＴｉ／Ａｕメタル
７をスパッタにより形成し、裏面５ｂ全面にフォトレジ
スト８を塗布しバイアホール１にレジスト８が残るよう
にパターン形成し、このパターンにより、バイアホール
１以外の部分にＡｕメッキ９を厚さ２０〜３０μｍ付け
る。
【００１３】続いて、図１（ｅ）に示すようにペレット
マウント時に用いるソルダーとの合金化やＡｕ拡散を防
ぐためにＡｕＳｎソルダのバイアホール１内への這い上
がりを防止するためのバリアメタル１１を裏面５ｂ全体
に１００〜１５０μｍの厚さ形成し、次に、図１（ｆ）
に示すように裏面５ｂ全面にフォトレジスト１０を塗布
し、バイアホール１にレジストが残るようにパターン形
成し、このパターンで露出した裏面部のバリアメタル１
１を除去し、更に、フォトレジスト１０を除去して図１
（ｇ）に本発明の電界効果トランジスタが得られる。
マウント時に用いるソルダーとの合金化やＡｕ拡散を防
ぐためにＡｕＳｎソルダのバイアホール１内への這い上
がりを防止するためのバリアメタル１１を裏面５ｂ全体
に１００〜１５０μｍの厚さ形成し、次に、図１（ｆ）
に示すように裏面５ｂ全面にフォトレジスト１０を塗布
し、バイアホール１にレジストが残るようにパターン形
成し、このパターンで露出した裏面部のバリアメタル１
１を除去し、更に、フォトレジスト１０を除去して図１
（ｇ）に本発明の電界効果トランジスタが得られる。
【００１４】最後に、図１（ｈ）に示すように、Ａｕメ
ッキ９をＡｕＳｎソルダ１３を用いて、Ｃｕ又はＣｕＷ
からなる放熱電極１２に組み付けて組み立て作業を終了
する。このように、本発明の半導体装置の製造方法は、
基板の一方の面に半導体装置を形成すると共に、前記基
板にバイアホールを形成し、このバイアホールを介して
前記基板上に形成した半導体装置の電極と基板の他方の
面とを導通するようにした半導体装置の製造方法におい
て、基板５にバイアホール１を形成する第１の工程と、
前記基板５の他方の面５ｂ及びバイアホール１内にＴｉ
／Ａｕメタル膜７を形成する第２の工程と、前記Ｔｉ／
Ａｕメタル膜７上にフォトレジスト膜８を塗布し、所定
のパターンを形成する第３の工程と、前記パターンを用
いてバイアホール１部分を除いたＴｉ／Ａｕメタル膜７
上にＡｕメッキ膜９を堆積させ、その後、前記バイアホ
ール１部分のフォトレジスト膜８を除去する第４の工程
と、露出した前記Ａｕメッキ膜９上及びバイアホール１
内のＴｉ／Ａｕメタル膜７上にバリアメタル膜１１を形
成する第５の工程と、前記バリアメタル膜１１上にフォ
トレジスト膜１０を塗布し、所定のパターンを形成する
第６の工程と、前記第６の工程で形成したパターンに基
づき前記露出したバリアメタル１１を除去すると共に、
前記バイアホール１内のバリアメタル膜１１を残す第７
の工程と、含むことを特徴とするものである。
ッキ９をＡｕＳｎソルダ１３を用いて、Ｃｕ又はＣｕＷ
からなる放熱電極１２に組み付けて組み立て作業を終了
する。このように、本発明の半導体装置の製造方法は、
基板の一方の面に半導体装置を形成すると共に、前記基
板にバイアホールを形成し、このバイアホールを介して
前記基板上に形成した半導体装置の電極と基板の他方の
面とを導通するようにした半導体装置の製造方法におい
て、基板５にバイアホール１を形成する第１の工程と、
前記基板５の他方の面５ｂ及びバイアホール１内にＴｉ
／Ａｕメタル膜７を形成する第２の工程と、前記Ｔｉ／
Ａｕメタル膜７上にフォトレジスト膜８を塗布し、所定
のパターンを形成する第３の工程と、前記パターンを用
いてバイアホール１部分を除いたＴｉ／Ａｕメタル膜７
上にＡｕメッキ膜９を堆積させ、その後、前記バイアホ
ール１部分のフォトレジスト膜８を除去する第４の工程
と、露出した前記Ａｕメッキ膜９上及びバイアホール１
内のＴｉ／Ａｕメタル膜７上にバリアメタル膜１１を形
成する第５の工程と、前記バリアメタル膜１１上にフォ
トレジスト膜１０を塗布し、所定のパターンを形成する
第６の工程と、前記第６の工程で形成したパターンに基
づき前記露出したバリアメタル１１を除去すると共に、
前記バイアホール１内のバリアメタル膜１１を残す第７
の工程と、含むことを特徴とするものである。
【００１５】図２は本発明に係わる他の具体例で、特に
高出力ＦＥＴに係わる基板平面パターンであり、これを
複数個（例えば１０〜２０個）並べて使用する。製造工
程は図１（ｂ）〜（ｈ）に示すものと基本的に同様であ
る。図１に示したパターンと異なるのは、ゲートフィン
ガー脇のソース電極２直下にバイアホールを設けるので
はなく、ゲート電極３引き出し部の脇まで延ばしたソー
ス電極２に円形（直径６０μｍ）のバイアホール１Ａを
設けている点である。このようにソース電極を引き出し
た部分にバイアホールを形成し、多数のバイアホールが
一列に配置するタイプのＦＥＴについてもバイアホール
内にＡｕメッキを付けない本発明の構造は、ペレットマ
ウントによるクラック発生の防止に有効である。
高出力ＦＥＴに係わる基板平面パターンであり、これを
複数個（例えば１０〜２０個）並べて使用する。製造工
程は図１（ｂ）〜（ｈ）に示すものと基本的に同様であ
る。図１に示したパターンと異なるのは、ゲートフィン
ガー脇のソース電極２直下にバイアホールを設けるので
はなく、ゲート電極３引き出し部の脇まで延ばしたソー
ス電極２に円形（直径６０μｍ）のバイアホール１Ａを
設けている点である。このようにソース電極を引き出し
た部分にバイアホールを形成し、多数のバイアホールが
一列に配置するタイプのＦＥＴについてもバイアホール
内にＡｕメッキを付けない本発明の構造は、ペレットマ
ウントによるクラック発生の防止に有効である。
【００１６】
【発明の効果】以上説明したように本発明では、バイア
ホール内壁にＡｕメッキを付けずに、Ｔｉ、ＴｉＮ、Ｔ
ｉＰｔ等のバリアメタルを形成することにより、ＧａＡ
ｓ基板と裏面Ａｕメッキとの熱膨張係数差で生じるバイ
アホール端への応力集中や、ＡｕＳｎソルダと裏面Ａｕ
メッキとの合金化反応等による応力集中がなくなり、ペ
レットマウント時のクラック発生はなくなった。前記３
種類のバリアメタルのクラック発生防止に対する効果に
差はなかった。なお、バイアホール内にＡｕメッキを付
けないことにより熱抵抗の増加が懸念されたが、本発明
の構造と従来構造の同じゲート幅の熱抵抗は４５℃／Ｗ
（Ｔｃｈ＝１３０℃）と同じであった。
ホール内壁にＡｕメッキを付けずに、Ｔｉ、ＴｉＮ、Ｔ
ｉＰｔ等のバリアメタルを形成することにより、ＧａＡ
ｓ基板と裏面Ａｕメッキとの熱膨張係数差で生じるバイ
アホール端への応力集中や、ＡｕＳｎソルダと裏面Ａｕ
メッキとの合金化反応等による応力集中がなくなり、ペ
レットマウント時のクラック発生はなくなった。前記３
種類のバリアメタルのクラック発生防止に対する効果に
差はなかった。なお、バイアホール内にＡｕメッキを付
けないことにより熱抵抗の増加が懸念されたが、本発明
の構造と従来構造の同じゲート幅の熱抵抗は４５℃／Ｗ
（Ｔｃｈ＝１３０℃）と同じであった。
【図１】本発明に係る半導体装置の製造工程を示す図で
ある。
ある。
【図２】本発明の他の具体例を示す平面図である。
【図３】従来技術を示す図である。
１ バイアホール ２ ソース電極 ５ ＧａＡｓ電極 ６、８、１０ フォトレジスト ７ Ｔｉ／Ａｕメタル膜 ９ Ａｕメッキ膜 １１ バリアメタル １２ 放熱電極
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/338 Ｈ０１Ｌ 21/88 Ｊ 29/812 29/80 Ｕ // Ｈ０１Ｌ 27/00 ３０１
Claims (6)
- 【請求項１】 基板の一方の面に半導体装置を形成する
と共に、前記基板にバイアホールを形成し、このバイア
ホールを介して前記基板上に形成した半導体装置の電極
と基板の他方の面とを導通するようにした半導体装置に
おいて、 前記バイアホールの内面にはＴｉ／Ａｕメタルからなる
第１の膜と、 前記第１の膜上に形成した半田の這い上がりを防止する
為のバリアメタルからなる第２の膜とが形成されている
ことを特徴とする半導体装置。 - 【請求項２】 前記バイアホールの内面にはＡｕメッキ
膜が形成されていないことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記基板は、ＧａＡｓ基板であることを
特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記バリアメタルはＴｉ、ＴｉＮ、Ｔｉ
Ｐｔの何れかであることを特徴とする請求項１乃至３の
何れかに記載の半導体装置。 - 【請求項５】 基板の一方の面に半導体装置を形成する
と共に、前記基板にバイアホールを形成し、このバイア
ホールを介して前記基板上に形成した半導体装置の電極
と基板の他方の面とを導通するようにした半導体装置の
製造方法において、 前記バイアホール内面にはＡｕメッキ膜を形成しないよ
うにバイアホールを形成したことを特徴とする半導体装
置の製造方法。 - 【請求項６】 基板の一方の面に半導体装置を形成する
と共に、前記基板にバイアホールを形成し、このバイア
ホールを介して前記基板上に形成した半導体装置の電極
と基板の他方の面とを導通するようにした半導体装置の
製造方法において、 基板にバイアホールを形成する第１の工程と、 前記基板の他方の面及びバイアホール内にＴｉ／Ａｕメ
タル膜を形成する第２の工程と、 前記Ｔｉ／Ａｕメタル膜上にフォトレジスト膜を塗布
し、所定のパターンを形成する第３の工程と、 前記パターンを用いてバイアホール部分を除いたＴｉ／
Ａｕメタル膜上にＡｕメッキ膜を堆積させ、その後、前
記バイアホール部分のフォトレジスト膜を除去する第４
の工程と、 露出した前記Ａｕメッキ膜上及びバイアホール内のＴｉ
／Ａｕメタル膜上にバリアメタル膜を形成する第５の工
程と、 前記バリアメタル膜上にフォトレジスト膜を塗布し、所
定のパターンを形成する第６の工程と、 前記第６の工程で形成したパターンに基づき前記露出し
たバリアメタルを除去すると共に、前記バイアホール内
のバリアメタル膜を残す第７の工程と、 含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039277A JPH11238870A (ja) | 1998-02-20 | 1998-02-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039277A JPH11238870A (ja) | 1998-02-20 | 1998-02-20 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238870A true JPH11238870A (ja) | 1999-08-31 |
Family
ID=12548682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10039277A Pending JPH11238870A (ja) | 1998-02-20 | 1998-02-20 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238870A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006019156A1 (ja) * | 2004-08-20 | 2006-02-23 | Zycube Co., Ltd. | 三次元積層構造を持つ半導体装置の製造方法 |
| JP2006310726A (ja) * | 2005-03-30 | 2006-11-09 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2009506561A (ja) * | 2005-08-31 | 2009-02-12 | フォルシュングフェアブント ベルリン エー．ファウ． | 半導体ウエハの貫通ホールめっき方法 |
| JP2010003796A (ja) * | 2008-06-19 | 2010-01-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2013505594A (ja) * | 2009-09-23 | 2013-02-14 | ユナイティッド モノリスィック セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 電子モジュールの製造方法、および、電子モジュール |
| WO2020017018A1 (ja) * | 2018-07-20 | 2020-01-23 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2022523791A (ja) * | 2019-03-25 | 2022-04-26 | レイセオン カンパニー | パターン化されたウェハハンダ拡散障壁 |
-
1998
- 1998-02-20 JP JP10039277A patent/JPH11238870A/ja active Pending
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