JPH08125270A - 積層型半導体レーザ - Google Patents
積層型半導体レーザInfo
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- JPH08125270A JPH08125270A JP26551394A JP26551394A JPH08125270A JP H08125270 A JPH08125270 A JP H08125270A JP 26551394 A JP26551394 A JP 26551394A JP 26551394 A JP26551394 A JP 26551394A JP H08125270 A JPH08125270 A JP H08125270A
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- layer
- solder
- insulating layer
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Abstract
(57)【要約】
【目的】 ２つの半導体レーザ素子を積層してなる積層
型半導体レーザにおいてそれらの素子間からはみ出たは
んだが下側の素子の発光層を覆いにくくする。 【構成】 半導体レーザ素子の上部電極８上の周辺部に
絶縁層（ＳｉＯ2 ）７が形成されている。この図３に示
す半導体レーザ素子を積層する場合、下側の素子の絶縁
層７上に、上側の素子のはんだ層１０が位置する。ここ
で、絶縁層７ははんだ濡れ性が悪いため、２の素子を接
合する際に、はんだが素子間の外にはみ出したとして
も、それが下側素子の発光層に付着することがない。
型半導体レーザにおいてそれらの素子間からはみ出たは
んだが下側の素子の発光層を覆いにくくする。 【構成】 半導体レーザ素子の上部電極８上の周辺部に
絶縁層（ＳｉＯ2 ）７が形成されている。この図３に示
す半導体レーザ素子を積層する場合、下側の素子の絶縁
層７上に、上側の素子のはんだ層１０が位置する。ここ
で、絶縁層７ははんだ濡れ性が悪いため、２の素子を接
合する際に、はんだが素子間の外にはみ出したとして
も、それが下側素子の発光層に付着することがない。
Description
【０００１】
【産業上の利用分野】本発明は、複数個の半導体レーザ
素子を積層して構成した積層型半導体レーザに関する。
素子を積層して構成した積層型半導体レーザに関する。
【０００２】
【従来の技術】従来、この種の半導体レーザにおいて
は、図６に示すように２個の半導体レーザ素子１００、
２００を端面をそろえ、図９に示すように半導体レーザ
チップ２２としてヒートシンク２３上に積層する。ヒー
トシンク２３上に積み上げた半導体レーザチップ２２を
ずれないようにして加熱、加圧し、はんだを溶かして接
着させる。
は、図６に示すように２個の半導体レーザ素子１００、
２００を端面をそろえ、図９に示すように半導体レーザ
チップ２２としてヒートシンク２３上に積層する。ヒー
トシンク２３上に積み上げた半導体レーザチップ２２を
ずれないようにして加熱、加圧し、はんだを溶かして接
着させる。
【０００３】なお、２個の半導体レーザ素子１００、２
００は、それらの間のはんだによって接合が行われる。
００は、それらの間のはんだによって接合が行われる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ように２つの素子を積層する場合、はんだが両素子の間
からはみ出し、図１０に示すように下側の素子の端面に
垂れ、それが下側の素子の発光層を覆ってしまい、その
結果、光出力の低下を招いてしまうなどの問題が生じ
る。なお、図１０中の２０、２１はそれぞれの半導体レ
ーザ素子の発光層を示し、２２は素子間からはみ出たは
んだを示している。
ように２つの素子を積層する場合、はんだが両素子の間
からはみ出し、図１０に示すように下側の素子の端面に
垂れ、それが下側の素子の発光層を覆ってしまい、その
結果、光出力の低下を招いてしまうなどの問題が生じ
る。なお、図１０中の２０、２１はそれぞれの半導体レ
ーザ素子の発光層を示し、２２は素子間からはみ出たは
んだを示している。
【０００５】本発明は上記問題に鑑みてなされたもの
で、素子間からはみ出たはんだが下側の素子の発光層を
覆いにくくすることを目的とする。
で、素子間からはみ出たはんだが下側の素子の発光層を
覆いにくくすることを目的とする。
【０００６】
【課題を解決するための手段】本願発明者等は、絶縁層
上でははんだの濡れ性が悪いということに着目し、これ
を利用して、はんだのはみだしを低減させるようにし
た。このような検討をもとになされた本発明は、上記目
的を達成するため、請求項１に記載の発明においては、
上端に上部電極（８）を有し下端にはんだ層（１０）を
有してなる第１、第２の半導体レーザ素子（１００、２
００）を、第２の半導体レーザ素子（２００）のはんだ
層（１０）により、前記第１の半導体レーザ素子（１０
０）の上部電極（８）上に前記第２の半導体レーザ素子
（２００）を積層形成してなる積層型半導体レーザにお
いて、前記第１の半導体レーザ素子（１００）の上部電
極（８）の周辺部に絶縁層（７）が形成されていること
を特徴としている。
上でははんだの濡れ性が悪いということに着目し、これ
を利用して、はんだのはみだしを低減させるようにし
た。このような検討をもとになされた本発明は、上記目
的を達成するため、請求項１に記載の発明においては、
上端に上部電極（８）を有し下端にはんだ層（１０）を
有してなる第１、第２の半導体レーザ素子（１００、２
００）を、第２の半導体レーザ素子（２００）のはんだ
層（１０）により、前記第１の半導体レーザ素子（１０
０）の上部電極（８）上に前記第２の半導体レーザ素子
（２００）を積層形成してなる積層型半導体レーザにお
いて、前記第１の半導体レーザ素子（１００）の上部電
極（８）の周辺部に絶縁層（７）が形成されていること
を特徴としている。
【０００７】請求項２に記載の発明では、請求項１に記
載の発明において、前記第１の半導体レーザ素子（１０
０）は、レーザ光を出力する活性層（４）を含む複数の
層から構成される半導体レーザ構成要素（１〜６）の上
部に、発光領域のストライプ幅を規定する絶縁層（１
１）上に前記上部電極（８）が形成され、さらにこの上
部電極（８）の周辺部に前記絶縁層（７）が形成されて
いることを特徴としている。
載の発明において、前記第１の半導体レーザ素子（１０
０）は、レーザ光を出力する活性層（４）を含む複数の
層から構成される半導体レーザ構成要素（１〜６）の上
部に、発光領域のストライプ幅を規定する絶縁層（１
１）上に前記上部電極（８）が形成され、さらにこの上
部電極（８）の周辺部に前記絶縁層（７）が形成されて
いることを特徴としている。
【０００８】請求項３に記載の発明では、請求項１又は
２に記載の発明において、前記第１、第２の半導体レー
ザ素子（１００、２００）が、レーザ光出力方向にずれ
て積層されていることを特徴としている。なお、上記各
手段のカッコ内の符号は、後述する実施例記載の具体的
手段との対応関係を示すものである。
２に記載の発明において、前記第１、第２の半導体レー
ザ素子（１００、２００）が、レーザ光出力方向にずれ
て積層されていることを特徴としている。なお、上記各
手段のカッコ内の符号は、後述する実施例記載の具体的
手段との対応関係を示すものである。
【０００９】
【発明の作用効果】請求項１乃至３に記載の発明によれ
ば、第１の半導体レーザ素子の上部電極上に、第２半導
体レーザ素子の下端に形成したはんだ層を位置させて、
第１、第２の半導体レーザ素子を積層形成する。ここ
で、第１の半導体レーザ素子の上部電極の周辺部に絶縁
層が形成されている。
ば、第１の半導体レーザ素子の上部電極上に、第２半導
体レーザ素子の下端に形成したはんだ層を位置させて、
第１、第２の半導体レーザ素子を積層形成する。ここ
で、第１の半導体レーザ素子の上部電極の周辺部に絶縁
層が形成されている。
【００１０】従って、このような積層型半導体レーザに
おいて、第１の半導体レーザ素子の上部電極の周辺部に
絶縁層を設けることによって、絶縁層のはんだ濡れ性が
悪いため、下側に位置する第１の半導体レーザ素子の端
面には、はんだが回り込みにくくなる。このため、はみ
出したはんだが第１の半導体レーザ素子の発光層の部分
を覆ってしまうという不具合をなくすことができる。
おいて、第１の半導体レーザ素子の上部電極の周辺部に
絶縁層を設けることによって、絶縁層のはんだ濡れ性が
悪いため、下側に位置する第１の半導体レーザ素子の端
面には、はんだが回り込みにくくなる。このため、はみ
出したはんだが第１の半導体レーザ素子の発光層の部分
を覆ってしまうという不具合をなくすことができる。
【００１１】また、請求項３に記載の発明によれば、第
１、第２の半導体レーザ素子が、レーザ光出力方向にず
れて積層されている。従って、はんだが下側の半導体レ
ーザ素子に垂れるということが一層なくなる。
１、第２の半導体レーザ素子が、レーザ光出力方向にず
れて積層されている。従って、はんだが下側の半導体レ
ーザ素子に垂れるということが一層なくなる。
【００１２】
（第１実施例）図１に半導体レーザ素子の斜視図を示
し、図２に図１のＡＡ’断面を示す。これらの図に示す
ように、ｎ−ＧａＡｓ基板１上に、ｎ−ＧａＡｓ層２、
ｎ−ＡｌＧａＡｓクラッド層３、ＡｌＧａＡｓ/ ＧａＡ
ｓ多重量子井戸構造からなる活性層４、ｐ−ＡｌＧａＡ
ｓクラッド層５、ｐ−ＧａＡｓ層６が順次積層されてい
る。
し、図２に図１のＡＡ’断面を示す。これらの図に示す
ように、ｎ−ＧａＡｓ基板１上に、ｎ−ＧａＡｓ層２、
ｎ−ＡｌＧａＡｓクラッド層３、ＡｌＧａＡｓ/ ＧａＡ
ｓ多重量子井戸構造からなる活性層４、ｐ−ＡｌＧａＡ
ｓクラッド層５、ｐ−ＧａＡｓ層６が順次積層されてい
る。
【００１３】ｐ−ＧａＡｓ層６上の周辺部には、絶縁層
（ＳｉＯ2 ）７が形成されており、その絶縁層７が形成
されていない中央部には、Ｃｒ／Ａｕからなるｐ型電極
８が形成されている。また、ｎ−ＧａＡｓ基板１の裏面
には、ＡｕＧｅ／Ｎｉ／Ａｕからなるｎ型電極９が形成
され、さらにその上にＡｕ／Ｓｎはんだ層１０が形成さ
れている。なお、図中の矢印は、活性層４からのレーザ
光出力方向を示している。
（ＳｉＯ2 ）７が形成されており、その絶縁層７が形成
されていない中央部には、Ｃｒ／Ａｕからなるｐ型電極
８が形成されている。また、ｎ−ＧａＡｓ基板１の裏面
には、ＡｕＧｅ／Ｎｉ／Ａｕからなるｎ型電極９が形成
され、さらにその上にＡｕ／Ｓｎはんだ層１０が形成さ
れている。なお、図中の矢印は、活性層４からのレーザ
光出力方向を示している。
【００１４】上記の半導体レーザ素子は以下のようにし
て製造される。まず、ｎ−ＧａＡｓ基板１上に、ｎ−Ｇ
ａＡｓ層２、ｎ−ＡｌＧａＡｓクラッド層３、ＡｌＧａ
Ａｓ/ ＧａＡｓ多重量子井戸構造からなる活性層４、ｐ
−ＡｌＧａＡｓクラッド層５、ｐ−ＧａＡｓ層６を、有
機金属気相エピタキシ（ MOCVD：Metal Organic Chem
ical Vapor Deposition ）法により積層して半導体レ
ーザ構造を構成する。
て製造される。まず、ｎ−ＧａＡｓ基板１上に、ｎ−Ｇ
ａＡｓ層２、ｎ−ＡｌＧａＡｓクラッド層３、ＡｌＧａ
Ａｓ/ ＧａＡｓ多重量子井戸構造からなる活性層４、ｐ
−ＡｌＧａＡｓクラッド層５、ｐ−ＧａＡｓ層６を、有
機金属気相エピタキシ（ MOCVD：Metal Organic Chem
ical Vapor Deposition ）法により積層して半導体レ
ーザ構造を構成する。
【００１５】この後、ＳｉＯ2 からなる絶縁層７をプラ
ズマＣＶＤ法によって成膜して、エッチングにより中央
部を除去する。このとき、ＳｉＯ2 幅は、図５におい
て、ａを２５μｍ、ｂを１００μｍとする。次に、この
上にレジストのパターニングにより、上記中央部にＣｒ
／Ａｕからなるｐ型電極８を電子ビーム蒸着により所定
の厚さに成膜し、その後３６０°Ｃでアニール処理を行
いオーミックコンタクトをとる。
ズマＣＶＤ法によって成膜して、エッチングにより中央
部を除去する。このとき、ＳｉＯ2 幅は、図５におい
て、ａを２５μｍ、ｂを１００μｍとする。次に、この
上にレジストのパターニングにより、上記中央部にＣｒ
／Ａｕからなるｐ型電極８を電子ビーム蒸着により所定
の厚さに成膜し、その後３６０°Ｃでアニール処理を行
いオーミックコンタクトをとる。
【００１６】この後、チップ化の際のへき開を容易にす
るためにｎ−ＧａＡｓ基板１を研磨し、ウエハ厚を１０
０μｍ程度とする。そして、この基板１の裏面にＡｕ−
Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極９を電子ビーム蒸着
により所定の厚さに成膜し、さらに熱処理を行ってオー
ミックコンタクトをとる。その後、Ａｕ−Ｓｎはんだ層
１０を電子ビーム蒸着により形成する。
るためにｎ−ＧａＡｓ基板１を研磨し、ウエハ厚を１０
０μｍ程度とする。そして、この基板１の裏面にＡｕ−
Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極９を電子ビーム蒸着
により所定の厚さに成膜し、さらに熱処理を行ってオー
ミックコンタクトをとる。その後、Ａｕ−Ｓｎはんだ層
１０を電子ビーム蒸着により形成する。
【００１７】レーザ光の出力面は鏡面でないとレーザ発
振が起こらないので、短冊化によりできるへき開面を発
光端面とする。発光端面には端面の保護と光出力の効率
を向上させるために出力端面に低反射膜、他の一方の端
面に高反射膜を設ける。この後チップ化を行う。こうし
て作製した半導体レーザチップを、図９に示すようにヒ
ートシンク２３の上に２個乗せ、図６に示すように端面
をそろえてヒートシンク２３上に積層する。ヒートシン
ク２３上に積み上げた半導体レーザチップ２２をずれな
いようにして加熱、加圧し、はんだを溶かして接着させ
る。
振が起こらないので、短冊化によりできるへき開面を発
光端面とする。発光端面には端面の保護と光出力の効率
を向上させるために出力端面に低反射膜、他の一方の端
面に高反射膜を設ける。この後チップ化を行う。こうし
て作製した半導体レーザチップを、図９に示すようにヒ
ートシンク２３の上に２個乗せ、図６に示すように端面
をそろえてヒートシンク２３上に積層する。ヒートシン
ク２３上に積み上げた半導体レーザチップ２２をずれな
いようにして加熱、加圧し、はんだを溶かして接着させ
る。
【００１８】このようなダイボンドの次に半導体レーザ
の電気的コンタクトをとるために上部のＰ型電極８と駆
動回路配線とをＡｕのワイヤ２４でボンディングする。
最後に缶封入を行い半導体レーザの完成品とする。以上
のようにして２つの素子を接合する際、はんだが素子間
の外、つまり端面部にはみ出すことがほぼなくなり、仮
にはみ出したとしてもはんだの濡れ性の悪い絶縁層７を
避け、図８に示すように上側の素子の端面に付着する。
の電気的コンタクトをとるために上部のＰ型電極８と駆
動回路配線とをＡｕのワイヤ２４でボンディングする。
最後に缶封入を行い半導体レーザの完成品とする。以上
のようにして２つの素子を接合する際、はんだが素子間
の外、つまり端面部にはみ出すことがほぼなくなり、仮
にはみ出したとしてもはんだの濡れ性の悪い絶縁層７を
避け、図８に示すように上側の素子の端面に付着する。
【００１９】なお、絶縁層７の材料としては、上記した
ＳｉＯ2 以外に、ＳｉＯX 、ＳｉＣ、ＳｉＮ、ＤＬＣ等
を用いることができるが、はんだの濡れ性が電極材料に
比べて悪い材料であればこれに限られるものではない。
また、絶縁層７の厚さは、電気的な絶縁がとれれば良
い。半導体レーザ素子には電圧として４０Ｖ程度が加わ
るので、厚さは１０００Å以上が望ましい。上限として
は膜応力により膜剥がれが発生しないこと、および成膜
時間の関係から数μｍ程度が望ましい。
ＳｉＯ2 以外に、ＳｉＯX 、ＳｉＣ、ＳｉＮ、ＤＬＣ等
を用いることができるが、はんだの濡れ性が電極材料に
比べて悪い材料であればこれに限られるものではない。
また、絶縁層７の厚さは、電気的な絶縁がとれれば良
い。半導体レーザ素子には電圧として４０Ｖ程度が加わ
るので、厚さは１０００Å以上が望ましい。上限として
は膜応力により膜剥がれが発生しないこと、および成膜
時間の関係から数μｍ程度が望ましい。
【００２０】なお、積層する半導体レーザ素子は、上記
のように２個に限らず、それより多くしてもよい。 （第２実施例）図３に、この第２実施例の半導体レーザ
素子の斜視図を示し、図４に図３のＢＢ’断面を示す。
のように２個に限らず、それより多くしてもよい。 （第２実施例）図３に、この第２実施例の半導体レーザ
素子の斜視図を示し、図４に図３のＢＢ’断面を示す。
【００２１】これらの図において、ｐ−ＧａＡｓ層６上
に、絶縁層１１を形成し、これに窓部１２を形成して、
半導体レーザ素子のストライプ幅（すなわち、発光領域
のストライプ幅）を規定する。この上に、ｐ型電極８を
形成し、さらに、その上の周辺部に絶縁層７を形成し、
絶縁層７の中央部においてｐ型電極８が露出するように
構成される。すなわち、第１実施例とは、絶縁層７がｐ
型電極８の上に存在し、さらにストライプ状の絶縁層１
１がｐ−ＧａＡｓ層６とｐ型電極８の間に介在している
点で相違する。
に、絶縁層１１を形成し、これに窓部１２を形成して、
半導体レーザ素子のストライプ幅（すなわち、発光領域
のストライプ幅）を規定する。この上に、ｐ型電極８を
形成し、さらに、その上の周辺部に絶縁層７を形成し、
絶縁層７の中央部においてｐ型電極８が露出するように
構成される。すなわち、第１実施例とは、絶縁層７がｐ
型電極８の上に存在し、さらにストライプ状の絶縁層１
１がｐ−ＧａＡｓ層６とｐ型電極８の間に介在している
点で相違する。
【００２２】この第２実施例における半導体レーザ素子
は以下のようにして製造される。まず、ＧａＡｓ基板１
上に所定のエピタキシャル層２〜６を第１実施例と同様
に形成した半導体レーザ構造に、ＳｉＯ2 からなる絶縁
層１１をプラズマＣＶＤ法によって成膜して、エッチン
グにより窓開けをし、窓部１２を形成する。引き続き、
この上にＣｒ／Ａｕ からなるｐ型電極８を電子ビーム
蒸着により所定の厚さに成膜し、その後３６０°Ｃでア
ニール処理を行い、オーミックコンタクトをとる。この
後、第１実施例と同様に基板を研磨して、ｎ型電極９お
よびＡｕ−Ｓｎはんだ層１０を形成する。
は以下のようにして製造される。まず、ＧａＡｓ基板１
上に所定のエピタキシャル層２〜６を第１実施例と同様
に形成した半導体レーザ構造に、ＳｉＯ2 からなる絶縁
層１１をプラズマＣＶＤ法によって成膜して、エッチン
グにより窓開けをし、窓部１２を形成する。引き続き、
この上にＣｒ／Ａｕ からなるｐ型電極８を電子ビーム
蒸着により所定の厚さに成膜し、その後３６０°Ｃでア
ニール処理を行い、オーミックコンタクトをとる。この
後、第１実施例と同様に基板を研磨して、ｎ型電極９お
よびＡｕ−Ｓｎはんだ層１０を形成する。
【００２３】次に、ｐ型電極８上部にＳｉＯ2 ７をプラ
ズマＣＶＤによって成膜し、さらにエッチングにより中
央部を除去する。このとき、ＳｉＯ2 幅は、図５におい
て、ａを８０μｍ、ｂを１００μｍとする。次に、第１
実施例と同様に基板のへき開、反射膜の形成、チップ化
を行い、半導体レーザの完成品とする。以上のようにし
て半導体レーザ素子を作製し、この半導体レーザ素子
を、第１実施例と同様、ヒートシンクの上に２個乗せ
て、積層型半導体レーザを構成することにより第１実施
例と同様の効果を得ることができる。
ズマＣＶＤによって成膜し、さらにエッチングにより中
央部を除去する。このとき、ＳｉＯ2 幅は、図５におい
て、ａを８０μｍ、ｂを１００μｍとする。次に、第１
実施例と同様に基板のへき開、反射膜の形成、チップ化
を行い、半導体レーザの完成品とする。以上のようにし
て半導体レーザ素子を作製し、この半導体レーザ素子
を、第１実施例と同様、ヒートシンクの上に２個乗せ
て、積層型半導体レーザを構成することにより第１実施
例と同様の効果を得ることができる。
【００２４】ここで、この第２実施例においては、第１
実施例と異なり、図５に示すａを大きくすることができ
る。これは、第１実施例では、発光端面からａだけ電極
がなく電流が注入されないため、この領域は光が吸収さ
れることになり、ａのサイズを大きくすることができな
い。このａのサイズは、端面への、はんだのはみ出しを
考えると大きくした方がよい。従って、この第２実施例
のように、絶縁層１１およびｐ型電極８にて発光端面か
らの電流注入を行えるようした後に、ｐ型電極８上に絶
縁層７を形成することにより、ａのサイズを自由に設計
することができ、従ってａを大きくして、はんだのはみ
出しをより少なくすることができる。 （第３実施例）第１実施例あるいは第２実施例にて作製
した半導体レーザチップをヒートシンクの上に２個乗
せ、図７に示すように端面をずらしてヒートシンク上に
積み上げる。以下、第１、第２実施例と同様に積層型半
導体レーザを作製する。
実施例と異なり、図５に示すａを大きくすることができ
る。これは、第１実施例では、発光端面からａだけ電極
がなく電流が注入されないため、この領域は光が吸収さ
れることになり、ａのサイズを大きくすることができな
い。このａのサイズは、端面への、はんだのはみ出しを
考えると大きくした方がよい。従って、この第２実施例
のように、絶縁層１１およびｐ型電極８にて発光端面か
らの電流注入を行えるようした後に、ｐ型電極８上に絶
縁層７を形成することにより、ａのサイズを自由に設計
することができ、従ってａを大きくして、はんだのはみ
出しをより少なくすることができる。 （第３実施例）第１実施例あるいは第２実施例にて作製
した半導体レーザチップをヒートシンクの上に２個乗
せ、図７に示すように端面をずらしてヒートシンク上に
積み上げる。以下、第１、第２実施例と同様に積層型半
導体レーザを作製する。
【００２５】このようにして作製したレーザにおいて
は、はみ出したはんだ層が下側素子の出力側端面に付着
することがなくなり、図６に示す積層構造よりも効果が
大きくなる。
は、はみ出したはんだ層が下側素子の出力側端面に付着
することがなくなり、図６に示す積層構造よりも効果が
大きくなる。
【図１】第１実施例の半導体レーザの斜視図である。
【図２】第１実施例の半導体レーザのＡＡ’断面図であ
る。
る。
【図３】第２実施例の半導体レーザの斜視図である。
【図４】第２実施例の半導体レーザのＢＢ’断面図であ
る。
る。
【図５】半導体レーザの上面図である。
【図６】半導体レーザを積層して形成した積層型半導体
レーザの斜視図である。
レーザの斜視図である。
【図７】半導体レーザをずらして積層形成した積層型半
導体レーザの斜視図である。
導体レーザの斜視図である。
【図８】本発明による積層型半導体レーザにおいてはん
だがはみ出した様子を示す図である。
だがはみ出した様子を示す図である。
【図９】半導体レーザをヒートシンクにダイボンドした
状態を示す斜視図である。
状態を示す斜視図である。
【図１０】従来の積層型半導体レーザにおいてはんだが
はみ出した様子を示す図である。
はみ出した様子を示す図である。
１……ｎ−ＧａＡｓ基板、２……ｎ−ＧａＡｓ層、３…
…ｎ−ＡｌＧａＡｓクラッド層、４……ＡｌＧａＡｓ /
ＧａＡｓ多重量子井戸構造からなる活性層、５……ｐ−
ＡｌＧａＡｓクラッド層、６……ｐ−ＧａＡｓ層、７…
…ＳｉＯ2 絶縁層、８……ｐ型電極、９……ｎ型電極、
１０……Ａｕ−Ｓｎはんだ層、１１……ＳｉＯ2 絶縁
層、１２……窓部。
…ｎ−ＡｌＧａＡｓクラッド層、４……ＡｌＧａＡｓ /
ＧａＡｓ多重量子井戸構造からなる活性層、５……ｐ−
ＡｌＧａＡｓクラッド層、６……ｐ−ＧａＡｓ層、７…
…ＳｉＯ2 絶縁層、８……ｐ型電極、９……ｎ型電極、
１０……Ａｕ−Ｓｎはんだ層、１１……ＳｉＯ2 絶縁
層、１２……窓部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安部 克則 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (3)
- 【請求項１】 上端に上部電極を有し下端にはんだ層を
有してなる第１、第２の半導体レーザ素子を、第２の半
導体レーザ素子のはんだ層により、前記第１の半導体レ
ーザ素子の上部電極上に前記第２の半導体レーザ素子を
積層形成してなる積層型半導体レーザにおいて、 前記第１の半導体レーザ素子の上部電極の周辺部に絶縁
層が形成されていることを特徴とする積層型半導体レー
ザ。 - 【請求項２】 前記第１の半導体レーザ素子は、レーザ
光を出力する活性層を含む複数の層から構成される半導
体レーザ構成要素の上部に、発光領域のストライプ幅を
規定する絶縁層上に前記上部電極が形成され、さらにこ
の上部電極の周辺部に前記絶縁層が形成されていること
を特徴とする請求項１に記載の積層型半導体レーザ。 - 【請求項３】 前記第１、第２の半導体レーザ素子が、
レーザ光出力方向にずれて積層されていることを特徴と
する請求項１又は２に記載の積層型半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26551394A JPH08125270A (ja) | 1994-10-28 | 1994-10-28 | 積層型半導体レーザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26551394A JPH08125270A (ja) | 1994-10-28 | 1994-10-28 | 積層型半導体レーザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125270A true JPH08125270A (ja) | 1996-05-17 |
Family
ID=17418208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26551394A Pending JPH08125270A (ja) | 1994-10-28 | 1994-10-28 | 積層型半導体レーザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125270A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026465A (ja) * | 2000-07-12 | 2002-01-25 | Denso Corp | 半導体レーザおよびその製造方法 |
| JP2006338875A (ja) * | 2006-09-08 | 2006-12-14 | Konica Minolta Holdings Inc | 光ピックアップ装置及びその光源ユニット |
| JP2007129162A (ja) * | 2005-11-07 | 2007-05-24 | Sharp Corp | 半導体レーザ装置および半導体レーザ素子 |
| JP2008226452A (ja) * | 2008-06-20 | 2008-09-25 | Konica Minolta Holdings Inc | 光ピックアップ装置及びその光源ユニット |
| JP2010141017A (ja) * | 2008-12-10 | 2010-06-24 | Sharp Corp | 発光素子、チップ及び発光素子の製造方法 |
| JP2011222675A (ja) * | 2010-04-07 | 2011-11-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1994
- 1994-10-28 JP JP26551394A patent/JPH08125270A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026465A (ja) * | 2000-07-12 | 2002-01-25 | Denso Corp | 半導体レーザおよびその製造方法 |
| JP2007129162A (ja) * | 2005-11-07 | 2007-05-24 | Sharp Corp | 半導体レーザ装置および半導体レーザ素子 |
| JP2006338875A (ja) * | 2006-09-08 | 2006-12-14 | Konica Minolta Holdings Inc | 光ピックアップ装置及びその光源ユニット |
| JP2008226452A (ja) * | 2008-06-20 | 2008-09-25 | Konica Minolta Holdings Inc | 光ピックアップ装置及びその光源ユニット |
| JP2010141017A (ja) * | 2008-12-10 | 2010-06-24 | Sharp Corp | 発光素子、チップ及び発光素子の製造方法 |
| JP2011222675A (ja) * | 2010-04-07 | 2011-11-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040803 |