JP2000332100A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
- Publication number
- JP2000332100A JP2000332100A JP11137124A JP13712499A JP2000332100A JP 2000332100 A JP2000332100 A JP 2000332100A JP 11137124 A JP11137124 A JP 11137124A JP 13712499 A JP13712499 A JP 13712499A JP 2000332100 A JP2000332100 A JP 2000332100A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- separation groove
- catalyst
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 68
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000007747 plating Methods 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 239000003054 catalyst Substances 0.000 claims abstract description 67
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 29
- 238000007772 electroless plating Methods 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 276
- 238000000926 separation method Methods 0.000 claims description 64
- 239000002184 metal Substances 0.000 claims description 62
- 229910052751 metal Inorganic materials 0.000 claims description 62
- 229910018104 Ni-P Inorganic materials 0.000 claims description 12
- 229910018536 Ni—P Inorganic materials 0.000 claims description 12
- 229910045601 alloy Inorganic materials 0.000 claims description 11
- 239000000956 alloy Substances 0.000 claims description 11
- 238000007740 vapor deposition Methods 0.000 claims description 5
- 229910000521 B alloy Inorganic materials 0.000 claims description 4
- 229910001080 W alloy Inorganic materials 0.000 claims description 4
- 238000001035 drying Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 42
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 abstract description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 2
- 239000001257 hydrogen Substances 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000003960 organic solvent Substances 0.000 description 3
- 239000002244 precipitate Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- GQZXNSPRSGFJLY-UHFFFAOYSA-N hydroxyphosphanone Chemical compound OP=O GQZXNSPRSGFJLY-UHFFFAOYSA-N 0.000 description 1
- 229940005631 hypophosphite ion Drugs 0.000 description 1
- -1 hypophosphite ions Chemical class 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000006722 reduction reaction Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003756 stirring Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Chemically Coating (AREA)
- Dicing (AREA)
Abstract
(57)【要約】
【課題】 裏面にＰＨＳ層を備えた半導体装置に関し、
ボンディングワイヤと第１金属層との接触による短絡を
防止する。 【解決手段】 半導体基板の表面に形成した第１分離溝
内の底部に触媒層を形成し、かかる触媒層を用いた無電
解メッキ法により第１分離溝内に選択的に第１金属層を
形成する。
ボンディングワイヤと第１金属層との接触による短絡を
防止する。 【解決手段】 半導体基板の表面に形成した第１分離溝
内の底部に触媒層を形成し、かかる触媒層を用いた無電
解メッキ法により第１分離溝内に選択的に第１金属層を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、裏面に放熱用金属
（ＰＨＳ：Plated Heat Sink)層を備えた半導体装置に
関し、特に、レーザ溶断により素子分離を行う半導体装
置の製造方法に関する。
（ＰＨＳ：Plated Heat Sink)層を備えた半導体装置に
関し、特に、レーザ溶断により素子分離を行う半導体装
置の製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ高出力ＦＥＴ等のマイクロ波高
出力デバイスでは、半導体素子部で発生した熱の放熱特
性を向上させるために、半導体基板の膜厚を約３０μｍ
程度にまで薄くし、更に、半導体基板の裏面に放熱用金
属（ＰＨＳ）層を形成している。
出力デバイスでは、半導体素子部で発生した熱の放熱特
性を向上させるために、半導体基板の膜厚を約３０μｍ
程度にまで薄くし、更に、半導体基板の裏面に放熱用金
属（ＰＨＳ）層を形成している。
【０００３】図７〜９は、国際公開番号ＷＯ９８／１３
８６２号公報に記載の従来の放熱用金属層を備えたＧａ
Ａｓ高出力半導体装置の製造方法である。かかる製造方
法では、まず図７（ａ）に示すように、半導体素子（図
示せず）を形成したＧａＡｓ基板３１の表面に、フォト
レジスト層３２をマスクとしたエッチングを用いて第１
分離溝３３を形成し、続いて、図７（ｂ）に示すよう
に、メッキ法等により第１分離溝３３内に第１金属層３
４を形成する。
８６２号公報に記載の従来の放熱用金属層を備えたＧａ
Ａｓ高出力半導体装置の製造方法である。かかる製造方
法では、まず図７（ａ）に示すように、半導体素子（図
示せず）を形成したＧａＡｓ基板３１の表面に、フォト
レジスト層３２をマスクとしたエッチングを用いて第１
分離溝３３を形成し、続いて、図７（ｂ）に示すよう
に、メッキ法等により第１分離溝３３内に第１金属層３
４を形成する。
【０００４】次に、図７（ｃ）に示すように、ＧａＡｓ
基板３１の表面に、ワックス３５を塗布し、ガラス板や
サファイヤ板等の支持基板３６に接着し、ＧａＡｓ基板
３１の膜厚が約２０〜３０μｍとなるまで、裏面から研
磨する。
基板３１の表面に、ワックス３５を塗布し、ガラス板や
サファイヤ板等の支持基板３６に接着し、ＧａＡｓ基板
３１の膜厚が約２０〜３０μｍとなるまで、裏面から研
磨する。
【０００５】次に、図７（ｄ）に示すように、ＧａＡｓ
基板３１の裏面にフォトレジスト層４４を形成し、パタ
ーニングすることにより第１の分離溝３３の裏面に開口
部を形成し、かかるフォトレジスト層４４をマスクとし
て、ＧａＡｓ基板３１の裏面を第１分離溝３３内の第１
金属層３４の底面が露出するまでエッチングし、図８
（ｅ）に示すように、第２分離溝６３を形成する。
基板３１の裏面にフォトレジスト層４４を形成し、パタ
ーニングすることにより第１の分離溝３３の裏面に開口
部を形成し、かかるフォトレジスト層４４をマスクとし
て、ＧａＡｓ基板３１の裏面を第１分離溝３３内の第１
金属層３４の底面が露出するまでエッチングし、図８
（ｅ）に示すように、第２分離溝６３を形成する。
【０００６】次に、図８（ｆ）に示すように、フォトレ
ジスト層４４を除去した後、ＧａＡｓ基板３１の裏面全
面にメッキ給電層３７を形成し、続いて、図８（ｇ）に
示すように、メッキ給電層３７の上に形成したフォトレ
ジスト層４５をマスクとして、第１金属層３４と同じ金
属からなる第２金属層４６をメッキ法により形成する。
ジスト層４４を除去した後、ＧａＡｓ基板３１の裏面全
面にメッキ給電層３７を形成し、続いて、図８（ｇ）に
示すように、メッキ給電層３７の上に形成したフォトレ
ジスト層４５をマスクとして、第１金属層３４と同じ金
属からなる第２金属層４６をメッキ法により形成する。
【０００７】次に、図８（ｈ）に示すように、第２分離
溝６３の溝幅より狭いフォトレジスト層４７を第２分離
溝６３内に形成し、フォトレジスト層４７をマスクとし
て、電解メッキ法により、ＧａＡｓ基板３１の裏面にＰ
ＨＳ層３８を形成する。
溝６３の溝幅より狭いフォトレジスト層４７を第２分離
溝６３内に形成し、フォトレジスト層４７をマスクとし
て、電解メッキ法により、ＧａＡｓ基板３１の裏面にＰ
ＨＳ層３８を形成する。
【０００８】次に、図９（ｉ）に示すように、支持基板
３６からＧａＡｓ基板３１を剥がし、続いて、図９
（ｊ）に示すように、ＰＨＳ層８上にエキスパンドフィ
ルム４０を貼付け、ＹＡＧレーザ等を用いたレーザ溶断
加工により、第１金属層３４と第２金属層４６を、第１
分離溝３３側から溶断して素子分離を行い（図中、点線
で示す）、図９（ｋ）に示すような半導体装置を得る。
３６からＧａＡｓ基板３１を剥がし、続いて、図９
（ｊ）に示すように、ＰＨＳ層８上にエキスパンドフィ
ルム４０を貼付け、ＹＡＧレーザ等を用いたレーザ溶断
加工により、第１金属層３４と第２金属層４６を、第１
分離溝３３側から溶断して素子分離を行い（図中、点線
で示す）、図９（ｋ）に示すような半導体装置を得る。
【０００９】最後に、図９（ｌ）に示すように、かかる
半導体装置は、裏面がパッケージ３９に接着され、表面
がボンディングワイヤ４０によりボンディングされ、更
に、樹脂（図示せず）により封止される。
半導体装置は、裏面がパッケージ３９に接着され、表面
がボンディングワイヤ４０によりボンディングされ、更
に、樹脂（図示せず）により封止される。
【００１０】
【発明が解決しようとする課題】かかる製造方法では、
第１金属層３４の上端は、通常、ＧａＡｓ基板３１の表
面と同一平面にある。また、第１金属層３４がメッキ工
程により形成されるため、第１金属層３４の上端がＧａ
Ａｓ基板３１の表面より上部に突出することもある。こ
のため、ボンディングワイヤ４０と第１金属層３４とが
接触して短絡しやすく、製造歩留まりが低下するという
問題があった。
第１金属層３４の上端は、通常、ＧａＡｓ基板３１の表
面と同一平面にある。また、第１金属層３４がメッキ工
程により形成されるため、第１金属層３４の上端がＧａ
Ａｓ基板３１の表面より上部に突出することもある。こ
のため、ボンディングワイヤ４０と第１金属層３４とが
接触して短絡しやすく、製造歩留まりが低下するという
問題があった。
【００１１】そこで、本発明は、ボンディングワイヤと
第１金属層との接触による短絡の発生を防止した半導体
装置の製造方法および該方法で製造した半導体装置を提
供することを目的とする。
第１金属層との接触による短絡の発生を防止した半導体
装置の製造方法および該方法で製造した半導体装置を提
供することを目的とする。
【００１２】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、半導体基板の表面に形成した第１分離溝内
の底部に触媒層を形成し、かかる触媒層を用いた無電解
メッキ法により第１分離溝内に選択的に第１金属層を形
成することにより、第１金属層の上端を、第１分離溝の
開口部の端部より下方になるように形成することがで
き、ボンディングワイヤと第１金属層との接触を防止で
きることを見出し、本発明を完成した。
研究の結果、半導体基板の表面に形成した第１分離溝内
の底部に触媒層を形成し、かかる触媒層を用いた無電解
メッキ法により第１分離溝内に選択的に第１金属層を形
成することにより、第１金属層の上端を、第１分離溝の
開口部の端部より下方になるように形成することがで
き、ボンディングワイヤと第１金属層との接触を防止で
きることを見出し、本発明を完成した。
【００１３】即ち、本発明は、半導体基板の表面に、第
１分離溝と、該第１分離溝の表面を覆う第１金属層とを
形成し、該半導体基板を裏面から薄板化し、該第１分離
溝の裏面に、該第１金属層を露出させた第２分離溝と、
該第２分離溝の表面を覆う第２金属層とを形成し、該第
１金属層と該第２金属層とを、該第１金属層側からレー
ザ溶断する半導体装置の製造方法であって、該第１金属
層を形成する工程が、該第１分離溝の溝底部に、少なく
とも表面がＰｄである触媒層をドライプロセスにより選
択的に形成する触媒層形成工程と、該第１分離溝内に、
無電解メッキ法により、その上端が該第１分離溝の開口
部の端部より下方となるＮｉ系メッキ層を選択的に形成
するメッキ工程とからなることを特徴とする半導体装置
の製造方法である。かかる方法を用いることにより、第
１金属層の上端が、第１分離溝の開口部の端部より下方
になるように、第１分離溝内に第１金属層を選択的に形
成することができ、ボンディングワイヤと第１金属層と
の接触を防止できる。また、Ｐｄを含む触媒層をドライ
プロセスで形成するため、Ｐｄイオンが第１分離溝以外
の領域に付着し、その位置にＮｉ系メッキ層が形成され
ることを防止できる。また、Ｐｄイオンと酸素等とが反
応し、第１分離溝の底部に析出物が形成されることも防
止できる。
１分離溝と、該第１分離溝の表面を覆う第１金属層とを
形成し、該半導体基板を裏面から薄板化し、該第１分離
溝の裏面に、該第１金属層を露出させた第２分離溝と、
該第２分離溝の表面を覆う第２金属層とを形成し、該第
１金属層と該第２金属層とを、該第１金属層側からレー
ザ溶断する半導体装置の製造方法であって、該第１金属
層を形成する工程が、該第１分離溝の溝底部に、少なく
とも表面がＰｄである触媒層をドライプロセスにより選
択的に形成する触媒層形成工程と、該第１分離溝内に、
無電解メッキ法により、その上端が該第１分離溝の開口
部の端部より下方となるＮｉ系メッキ層を選択的に形成
するメッキ工程とからなることを特徴とする半導体装置
の製造方法である。かかる方法を用いることにより、第
１金属層の上端が、第１分離溝の開口部の端部より下方
になるように、第１分離溝内に第１金属層を選択的に形
成することができ、ボンディングワイヤと第１金属層と
の接触を防止できる。また、Ｐｄを含む触媒層をドライ
プロセスで形成するため、Ｐｄイオンが第１分離溝以外
の領域に付着し、その位置にＮｉ系メッキ層が形成され
ることを防止できる。また、Ｐｄイオンと酸素等とが反
応し、第１分離溝の底部に析出物が形成されることも防
止できる。
【００１４】上記触媒層形成工程は、該第１分離溝の上
部に開口部を有するフォトレジスト層を形成し、蒸着又
はスパッタにより触媒材料層を全面に堆積し、該フォト
レジスト上の該触媒材料層をリフトオフにより除去し
て、該第１分離溝の溝底部に該触媒層を選択的に残す工
程であることが好ましい。かかる工程で触媒層を形成す
ることにより、容易に、第１分離溝の底部のみに触媒層
を形成できるからである。
部に開口部を有するフォトレジスト層を形成し、蒸着又
はスパッタにより触媒材料層を全面に堆積し、該フォト
レジスト上の該触媒材料層をリフトオフにより除去し
て、該第１分離溝の溝底部に該触媒層を選択的に残す工
程であることが好ましい。かかる工程で触媒層を形成す
ることにより、容易に、第１分離溝の底部のみに触媒層
を形成できるからである。
【００１５】上記メッキ工程は、少なくとも該半導体基
板の表面をフォトレジスト層で覆い、該触媒層中のＰｄ
を触媒に用いて、該第１分離溝の中の該触媒層上に、そ
の上端が該第１分離溝の開口部の端部より下方となるＮ
ｉ系メッキ層を選択的に形成する工程であることが好ま
しい。このように、触媒層中のＰｄを触媒に用いてＮｉ
系メッキ層を形成することにより、触媒層近傍のみに選
択的にＮｉ系メッキ層を形成することができるからであ
る。
板の表面をフォトレジスト層で覆い、該触媒層中のＰｄ
を触媒に用いて、該第１分離溝の中の該触媒層上に、そ
の上端が該第１分離溝の開口部の端部より下方となるＮ
ｉ系メッキ層を選択的に形成する工程であることが好ま
しい。このように、触媒層中のＰｄを触媒に用いてＮｉ
系メッキ層を形成することにより、触媒層近傍のみに選
択的にＮｉ系メッキ層を形成することができるからであ
る。
【００１６】上記触媒層は、Ｐｄ／Ｔｉの２層、又はＰ
ｄ単層からなることが好ましい。
ｄ単層からなることが好ましい。
【００１７】上記Ｎｉ系メッキ層は、Ｎｉ−Ｐ合金層、
Ｎｉ−Ｂ合金層、及びＮｉ−Ｂ−Ｗ合金層からなる群か
ら選択される１の層であることが好ましい。
Ｎｉ−Ｂ合金層、及びＮｉ−Ｂ−Ｗ合金層からなる群か
ら選択される１の層であることが好ましい。
【００１８】また、本発明は、半導体素子が形成された
半導体基板と、該半導体基板の裏面に形成された放熱用
金属層と、該半導体基板の側面を覆い、かつつば状の突
出部を有する側面金属層とを備えた半導体装置であっ
て、該側面金属層が、該半導体基板の表面との間に所定
の間隔を隔てて形成されたことを特徴とする半導体装置
である。このように、側面金属層が、半導体基板の表面
との間に所定の間隔を有することにより、半導体基板の
表面にワイヤボンディングを行っても、ボンディングワ
イヤと側面金属層との接触による短絡が防止できるから
である。
半導体基板と、該半導体基板の裏面に形成された放熱用
金属層と、該半導体基板の側面を覆い、かつつば状の突
出部を有する側面金属層とを備えた半導体装置であっ
て、該側面金属層が、該半導体基板の表面との間に所定
の間隔を隔てて形成されたことを特徴とする半導体装置
である。このように、側面金属層が、半導体基板の表面
との間に所定の間隔を有することにより、半導体基板の
表面にワイヤボンディングを行っても、ボンディングワ
イヤと側面金属層との接触による短絡が防止できるから
である。
【００１９】上記突出部は、その表面側から順に形成さ
れた第１Ｎｉ系メッキ層と、触媒層と、第２Ｎｉ系メッ
キ層と、Ａｕメッキ層と、Ｎｉ又はＣｒからなる被溶断
金属層とを含むことが好ましい。
れた第１Ｎｉ系メッキ層と、触媒層と、第２Ｎｉ系メッ
キ層と、Ａｕメッキ層と、Ｎｉ又はＣｒからなる被溶断
金属層とを含むことが好ましい。
【００２０】また、上記突出部は、上記第１金属層の裏
面に、更に、Ａｕ単層又はＴｉ／Ａｕの２層からなる金
属層を備えるものであっても良い。ＰＨＳの裏面を、パ
ッケージ上にボンディングする場合のＡｕＳｕ半田の馴
染みを良好にするためである。
面に、更に、Ａｕ単層又はＴｉ／Ａｕの２層からなる金
属層を備えるものであっても良い。ＰＨＳの裏面を、パ
ッケージ上にボンディングする場合のＡｕＳｕ半田の馴
染みを良好にするためである。
【００２１】上記触媒層は、Ｐｄ／Ｔｉの２層、又はＰ
ｄ単層からなることが好ましい。
ｄ単層からなることが好ましい。
【００２２】上記第１Ｎｉ系メッキ層及び上記第２Ｎｉ
系メッキ層は、それぞれ、Ｎｉ−Ｐ合金層、Ｎｉ−Ｂ合
金層、及びＮｉ−Ｂ−Ｗ合金層からなる群から選択され
る１の層であることが好ましい。
系メッキ層は、それぞれ、Ｎｉ−Ｐ合金層、Ｎｉ−Ｂ合
金層、及びＮｉ−Ｂ−Ｗ合金層からなる群から選択され
る１の層であることが好ましい。
【００２３】
【発明の実施の形態】実施の形態１．本発明の実施の形
態について、図１〜４を参照しながら説明する。本実施
の形態にかかる製造方法では、まず、図１（ａ）に示す
ように、表面に半導体素子が形成されたＧａＡｓ基板１
に、フォトレジスト層２を形成し、かかるフォトレジス
ト層２をマスクに用いてＧａＡｓ基板１のウエットエッ
チングを行い、第１分離溝（表面分離溝）１ａを形成す
る。続いて、フォトレジスト２をそのまま用いて、蒸着
法又はスパッタリング法により、全面に触媒層３を堆積
する。
態について、図１〜４を参照しながら説明する。本実施
の形態にかかる製造方法では、まず、図１（ａ）に示す
ように、表面に半導体素子が形成されたＧａＡｓ基板１
に、フォトレジスト層２を形成し、かかるフォトレジス
ト層２をマスクに用いてＧａＡｓ基板１のウエットエッ
チングを行い、第１分離溝（表面分離溝）１ａを形成す
る。続いて、フォトレジスト２をそのまま用いて、蒸着
法又はスパッタリング法により、全面に触媒層３を堆積
する。
【００２４】このように、蒸着法等により形成した触媒
層３中のＰｄは、極めて安定である。従って、触媒層３
から溶け出したＰｄが酸化されて、触媒層３とＧａＡｓ
基板１との間に酸化物等を形成し、例えば、第２分離溝
１ｂの形成工程（図３（ｉ））において、触媒層３の裏
面が剥離するのを防止できる。
層３中のＰｄは、極めて安定である。従って、触媒層３
から溶け出したＰｄが酸化されて、触媒層３とＧａＡｓ
基板１との間に酸化物等を形成し、例えば、第２分離溝
１ｂの形成工程（図３（ｉ））において、触媒層３の裏
面が剥離するのを防止できる。
【００２５】特に、かかる触媒層３の裏面の剥離は、後
の工程で、触媒層３の裏面に形成する被溶断金属層１０
の膜厚の不均一の原因となる。かかる膜厚の不均一は、
半導体素子の分離工程（図３（ｋ））において、溶断不
良の原因となり、製造歩留まりを低下させる。従って、
蒸着法等により触媒層３を形成することにより、製造歩
留まりを向上させることができる。
の工程で、触媒層３の裏面に形成する被溶断金属層１０
の膜厚の不均一の原因となる。かかる膜厚の不均一は、
半導体素子の分離工程（図３（ｋ））において、溶断不
良の原因となり、製造歩留まりを低下させる。従って、
蒸着法等により触媒層３を形成することにより、製造歩
留まりを向上させることができる。
【００２６】次に、図１（ｂ）に示すように、リフトオ
フ法によりフォトレジスト層２上の触媒層３を除去し、
第１分離溝１ａの底面にのみ選択的に触媒層３を残す。
触媒層３は、例えば、膜厚が約１００ÅのＰｄの単層か
らなる。Ｐｄの膜厚は、約５０〜３００Å程度であれば
よい。また、Ｐｄ／Ｔｉの２層からなる触媒層３を用い
ることもできる。この場合、後述する無電解メッキ工程
において、触媒層３が触媒として働くためには、表面が
Ｐｄ層であることが必要である。
フ法によりフォトレジスト層２上の触媒層３を除去し、
第１分離溝１ａの底面にのみ選択的に触媒層３を残す。
触媒層３は、例えば、膜厚が約１００ÅのＰｄの単層か
らなる。Ｐｄの膜厚は、約５０〜３００Å程度であれば
よい。また、Ｐｄ／Ｔｉの２層からなる触媒層３を用い
ることもできる。この場合、後述する無電解メッキ工程
において、触媒層３が触媒として働くためには、表面が
Ｐｄ層であることが必要である。
【００２７】次に、図１（ｃ）に示すようフォトレジス
ト層２２を形成する。フォトレジスト層２２は、第１分
離溝１ａの幅より狭い開口部を有する。これにより、例
えば、第１分離溝１ａの側壁部の約５０％がフォトレジ
スト層２２に覆われる。
ト層２２を形成する。フォトレジスト層２２は、第１分
離溝１ａの幅より狭い開口部を有する。これにより、例
えば、第１分離溝１ａの側壁部の約５０％がフォトレジ
スト層２２に覆われる。
【００２８】次に、ＧａＡｓ基板１を、例えば、Ｎｉ−
Ｐ等のＮｉ系無電解メッキ液（図示せず）に浸漬する。
これにより、図１（ｄ）に示すように、第１分離溝１ａ
内にＮｉ系メッキ層４が選択的に形成される。
Ｐ等のＮｉ系無電解メッキ液（図示せず）に浸漬する。
これにより、図１（ｄ）に示すように、第１分離溝１ａ
内にＮｉ系メッキ層４が選択的に形成される。
【００２９】かかるＮｉ系無電解メッキでは、反応過程
で生じる原子状の水素（還元反応の触媒）と分子状の水
素（撹拌効果を与える）が、メッキ膜の形成に大きく寄
与している。メッキ反応は、以下の式に従って進む。
で生じる原子状の水素（還元反応の触媒）と分子状の水
素（撹拌効果を与える）が、メッキ膜の形成に大きく寄
与している。メッキ反応は、以下の式に従って進む。
【００３０】
【数１】 [H2PO2]- → [PO2]+2H(cat.) 式１ [PO2]-+H2O → H[HPO3]- 式２ Ni2++2H(cat.) → Ni0+2H+ 式３ [H2PO2]-+H(cat.) → H2O+OH-+P0 式４ [H2PO2]+H2O → H[HPO3]-+H2 式５
【００３１】即ち、第１分離溝１ａ内では、まず、メッ
キ液中の次亜リン酸イオンが、触媒層３中のＰｄを触媒
として、式１のように分解し、第１分離溝１ａ内の側壁
面に、原子状の水素が十分に供給される。第１分離溝１
ａ内の側壁面では、側壁面からＮｉイオンから電子が奪
われ、式３のようにＮｉイオンが還元され、Ｎｉが析出
する。一方、次亜リン酸イオンからは、式４のようにＰ
も析出する。この結果、第１分離溝１ａ内の底部に、Ｎ
ｉ系メッキ層４（Ｎｉ−Ｐ合金メッキ層）が形成され
る。なお、原子状の水素は、触媒層３から離れた第１分
離溝１ａの側壁面にも多少は供給されるため、図１
（ｄ）に示すように、Ｎｉ系メッキ層４は、触媒層３の
表面上から側壁面に延びた形状で形成される。
キ液中の次亜リン酸イオンが、触媒層３中のＰｄを触媒
として、式１のように分解し、第１分離溝１ａ内の側壁
面に、原子状の水素が十分に供給される。第１分離溝１
ａ内の側壁面では、側壁面からＮｉイオンから電子が奪
われ、式３のようにＮｉイオンが還元され、Ｎｉが析出
する。一方、次亜リン酸イオンからは、式４のようにＰ
も析出する。この結果、第１分離溝１ａ内の底部に、Ｎ
ｉ系メッキ層４（Ｎｉ−Ｐ合金メッキ層）が形成され
る。なお、原子状の水素は、触媒層３から離れた第１分
離溝１ａの側壁面にも多少は供給されるため、図１
（ｄ）に示すように、Ｎｉ系メッキ層４は、触媒層３の
表面上から側壁面に延びた形状で形成される。
【００３２】ここで、ＧａＡｓ基板１の裏面や、側面
は、原子状の水素の発生源である触媒層３から遠く、水
素が供給されないため、メッキ層は形成されない。即
ち、かかる方法を用いることにより、原子状の水素が供
給される触媒層３の近傍にのみＮｉ系メッキ層４を選択
的に形成することが可能となる。このため、Ｎｉ系メッ
キ層４の上端は、開口部１ａの端部より下方になり、Ｇ
ａＡｓ基板１の表面にワイヤボンディングする場合に
も、Ｎｉ系メッキ層４との短絡を防止できる。
は、原子状の水素の発生源である触媒層３から遠く、水
素が供給されないため、メッキ層は形成されない。即
ち、かかる方法を用いることにより、原子状の水素が供
給される触媒層３の近傍にのみＮｉ系メッキ層４を選択
的に形成することが可能となる。このため、Ｎｉ系メッ
キ層４の上端は、開口部１ａの端部より下方になり、Ｇ
ａＡｓ基板１の表面にワイヤボンディングする場合に
も、Ｎｉ系メッキ層４との短絡を防止できる。
【００３３】なお、本実施の形態のように、触媒層３を
用いてＮｉ系メッキ層４を形成する代わりに、無電解メ
ッキ法のみを用いてＮｉ系メッキ層４を形成することも
可能である。かかる場合には、無電解メッキ工程の前処
理として、Ｐｄを含む溶液にＧａＡｓ基板１を浸漬し
て、表面分離溝１ａの内部に、触媒核を形成することが
必要となる。しかし、かかる方法では、以下のような問
題点がある
用いてＮｉ系メッキ層４を形成する代わりに、無電解メ
ッキ法のみを用いてＮｉ系メッキ層４を形成することも
可能である。かかる場合には、無電解メッキ工程の前処
理として、Ｐｄを含む溶液にＧａＡｓ基板１を浸漬し
て、表面分離溝１ａの内部に、触媒核を形成することが
必要となる。しかし、かかる方法では、以下のような問
題点がある
【００３４】かかる前処理工程では、フォトレジスト層
の上や、ＧａＡｓ基板１の裏面等のように、Ｎｉ系メッ
キ層が成長すべきでない部分にもＰｄイオンが付着す
る。このため、無電解メッキ工程で、ＧａＡｓ基板１の
裏面等にもＮｉ系メッキ層が成長してしまう。
の上や、ＧａＡｓ基板１の裏面等のように、Ｎｉ系メッ
キ層が成長すべきでない部分にもＰｄイオンが付着す
る。このため、無電解メッキ工程で、ＧａＡｓ基板１の
裏面等にもＮｉ系メッキ層が成長してしまう。
【００３５】フォトレジスト層の上に成長したＮｉ系メ
ッキ層は、フォトレジストの除去工程（図１（ｅ））で
溶剤中に浮遊し、その後の工程で、ＧａＡｓ基板１の表
面等に再付着して悪影響を及ぼす。
ッキ層は、フォトレジストの除去工程（図１（ｅ））で
溶剤中に浮遊し、その後の工程で、ＧａＡｓ基板１の表
面等に再付着して悪影響を及ぼす。
【００３６】また、ＧａＡｓ基板１の裏面に成長したＮ
ｉ系メッキ層は、ＧａＡｓ基板１の薄板化工程（図２
（ｆ））で、ＧａＡｓ基板１の裏面のエッチングむらの
原因となり、薄板化の精度を悪くする。また、ＧａＡｓ
基板１の側面に成長したＮｉ系メッキ層は、かかる薄板
化工程において、研削ブレードの目詰まりを引き起こ
し、ＧａＡｓ基板１のクラック、ダメージの原因とな
る。
ｉ系メッキ層は、ＧａＡｓ基板１の薄板化工程（図２
（ｆ））で、ＧａＡｓ基板１の裏面のエッチングむらの
原因となり、薄板化の精度を悪くする。また、ＧａＡｓ
基板１の側面に成長したＮｉ系メッキ層は、かかる薄板
化工程において、研削ブレードの目詰まりを引き起こ
し、ＧａＡｓ基板１のクラック、ダメージの原因とな
る。
【００３７】次に、図１（ｅ）に示すように、フォトレ
ジスト層２２を、有機溶剤等で剥離する。
ジスト層２２を、有機溶剤等で剥離する。
【００３８】次に、図２（ｆ）に示すように、ＧａＡｓ
基板１の表面上にワックス５を塗布し、ワックス５を接
着剤として支持基板６を貼りつける。支持基板６には、
円形のガラス板やサファイヤ板等が用いられる。続い
て、ＧａＡｓ基板１の厚みが約２０〜３０μｍになるま
で、ＧａＡｓ基板１を裏面から研磨して薄板化する。研
磨は、研削、ラッピング、ポリッシング等により行われ
る。
基板１の表面上にワックス５を塗布し、ワックス５を接
着剤として支持基板６を貼りつける。支持基板６には、
円形のガラス板やサファイヤ板等が用いられる。続い
て、ＧａＡｓ基板１の厚みが約２０〜３０μｍになるま
で、ＧａＡｓ基板１を裏面から研磨して薄板化する。研
磨は、研削、ラッピング、ポリッシング等により行われ
る。
【００３９】次に、図２（ｇ）に示すように、ＧａＡｓ
基板１の裏面の全面に、第１メッキ給電層７を形成す
る。第１メッキ給電層７は、例えば、ＧａＡｓ基板１の
裏面にＮｉ系メッキ層を形成した後に、その最表面をＡ
ｕで置換して形成する。続いて、ＧａＡｓ基板１の裏面
の、第１分離溝１ａの裏面に該当する位置に、第１分離
溝１ａより幅が狭いフォトレジスト層（図示せず）を形
成する。続いて、かかるフォトレジスト層をマスクに用
いて、電解メッキ法により、ＡｕからなるＰＨＳ（Plat
ed Heat Sink）層８を形成する。ＰＨＳ層８形成後に、
フォトレジスト層を除去する。
基板１の裏面の全面に、第１メッキ給電層７を形成す
る。第１メッキ給電層７は、例えば、ＧａＡｓ基板１の
裏面にＮｉ系メッキ層を形成した後に、その最表面をＡ
ｕで置換して形成する。続いて、ＧａＡｓ基板１の裏面
の、第１分離溝１ａの裏面に該当する位置に、第１分離
溝１ａより幅が狭いフォトレジスト層（図示せず）を形
成する。続いて、かかるフォトレジスト層をマスクに用
いて、電解メッキ法により、ＡｕからなるＰＨＳ（Plat
ed Heat Sink）層８を形成する。ＰＨＳ層８形成後に、
フォトレジスト層を除去する。
【００４０】続いて、図２（ｈ）に示すように、ＰＨＳ
層８をマスクに用いて第１メッキ給電層７をエッチング
して除去する。更に、ＧａＡｓ基板１を裏面から、第１
分離溝１ａ内の触媒層３が露出するまでエッチングし
て、第２分離溝１ｂを形成する。
層８をマスクに用いて第１メッキ給電層７をエッチング
して除去する。更に、ＧａＡｓ基板１を裏面から、第１
分離溝１ａ内の触媒層３が露出するまでエッチングし
て、第２分離溝１ｂを形成する。
【００４１】続いて、図３（ｉ）に示すように、第２分
離溝１ｂの内壁、及びＰＨＳ層８の表面上に、第２メッ
キ給電層９を無電解メッキ法で形成する。第２メッキ給
電層９の形成方法は、第１メッキ給電層７の形成方法と
同じである。更に、第１分離溝１ａ内のＮｉ系メッキ層
４よりも融点が高く、かつＹＡＧレーザの反射率が約８
％未満の被溶断金属層１０を、第２メッキ給電層９の上
に電解メッキ法により形成する。例えば、Ｎｉ系メッキ
層４には、Ｎｉ−Ｐ、Ｎｉ−Ｂ、Ｎｉ−Ｂ−Ｗ等のＮｉ
系合金が用いられ、被溶断金属層１０には、Ｎｉ、Ｃｒ
等が用いられる。
離溝１ｂの内壁、及びＰＨＳ層８の表面上に、第２メッ
キ給電層９を無電解メッキ法で形成する。第２メッキ給
電層９の形成方法は、第１メッキ給電層７の形成方法と
同じである。更に、第１分離溝１ａ内のＮｉ系メッキ層
４よりも融点が高く、かつＹＡＧレーザの反射率が約８
％未満の被溶断金属層１０を、第２メッキ給電層９の上
に電解メッキ法により形成する。例えば、Ｎｉ系メッキ
層４には、Ｎｉ−Ｐ、Ｎｉ−Ｂ、Ｎｉ−Ｂ−Ｗ等のＮｉ
系合金が用いられ、被溶断金属層１０には、Ｎｉ、Ｃｒ
等が用いられる。
【００４２】次に、図３（ｊ）に示すように、スパッタ
法又は蒸着法により、被溶断金属層１０上の表面、及び
第２分離溝１ｂの底面に、約０．０５μｍのＴｉ層と約
０．２〜０．３μｍのＡｕ層とを順次、積層し、Ｔｉ/
Ａｕ層１１を形成する。なお、Ｔｉ／Ａｕ膜１１は、Ｐ
ＨＳ８の裏面を、パッケージ上にボンディングする場合
のＡｕＳｕ半田の馴染みを良好にするために形成するも
のであり、省略することも可能である。
法又は蒸着法により、被溶断金属層１０上の表面、及び
第２分離溝１ｂの底面に、約０．０５μｍのＴｉ層と約
０．２〜０．３μｍのＡｕ層とを順次、積層し、Ｔｉ/
Ａｕ層１１を形成する。なお、Ｔｉ／Ａｕ膜１１は、Ｐ
ＨＳ８の裏面を、パッケージ上にボンディングする場合
のＡｕＳｕ半田の馴染みを良好にするために形成するも
のであり、省略することも可能である。
【００４３】最後に、図３（ｋ）に示すように、支持基
板６からＧａＡｓ基板１を剥がし、ワックス５を有機溶
剤等で除去した後、ＰＨＳ層８側を下にしてエキスパン
ドフィルム（図示せず）に貼付ける。続いて、第１分離
溝１ａにＹＡＧレーザビームを照射し、Ｎｉ系メッキ層
４、触媒層３、Ｎｉメッキ層とＡｕ層からなる第２メッ
キ給電層９、被溶断金属層１０、Ｔｉ／Ａｕ層１１を、
ＧａＡｓ基板１の表面側から溶断する（図３（ｈ）の点
線部分で溶断される）。これにより、ＧａＡｓ基板１
を、かかるＧａＡｓ基板１上に形成された各半導体素子
に分割し、図４（ａ）（ｂ）に示すような半導体装置を
得ることができる。
板６からＧａＡｓ基板１を剥がし、ワックス５を有機溶
剤等で除去した後、ＰＨＳ層８側を下にしてエキスパン
ドフィルム（図示せず）に貼付ける。続いて、第１分離
溝１ａにＹＡＧレーザビームを照射し、Ｎｉ系メッキ層
４、触媒層３、Ｎｉメッキ層とＡｕ層からなる第２メッ
キ給電層９、被溶断金属層１０、Ｔｉ／Ａｕ層１１を、
ＧａＡｓ基板１の表面側から溶断する（図３（ｈ）の点
線部分で溶断される）。これにより、ＧａＡｓ基板１
を、かかるＧａＡｓ基板１上に形成された各半導体素子
に分割し、図４（ａ）（ｂ）に示すような半導体装置を
得ることができる。
【００４４】図４（ａ）（ｂ）は本実施の形態にかかる
半導体装置であり、図４（ａ）に上面図、図４（ｂ）
に、Ａ−Ａにおける断面図を示す。本実施の形態にかか
る半導体装置では、ＧａＡｓ基板１の側面に設けられた
Ｎｉ系メッキ層（金属層）４の上端は、ＧａＡｓ基板１
の表面よりも下方にあるため、例えば、図９（ｌ）に示
すように、ＧａＡｓ基板１の表面にワイヤボンディング
する場合に、ボンディングワイヤとＮｉ系メッキ層４と
の短絡を防止できる。このため、製品の製造歩留まりを
向上できる。
半導体装置であり、図４（ａ）に上面図、図４（ｂ）
に、Ａ−Ａにおける断面図を示す。本実施の形態にかか
る半導体装置では、ＧａＡｓ基板１の側面に設けられた
Ｎｉ系メッキ層（金属層）４の上端は、ＧａＡｓ基板１
の表面よりも下方にあるため、例えば、図９（ｌ）に示
すように、ＧａＡｓ基板１の表面にワイヤボンディング
する場合に、ボンディングワイヤとＮｉ系メッキ層４と
の短絡を防止できる。このため、製品の製造歩留まりを
向上できる。
【００４５】なお、本実施の形態にかかる半導体装置で
は、半導体装置の側壁につば状の突出部を有する。かか
る突出部は、ＧａＡｓ基板１の表面側から順に、Ｎｉ系
メッキ層４（例えば、Ｎｉ−Ｐ層、Ｎｉ−Ｂ層、Ｎｉ−
Ｂ−Ｗ層）、触媒層３（例えば、Ｐｄ層、Ｐｄ／Ｔｉ
層）、Ｎｉ系合金無電解メッキ層（例えば、Ｎｉ−Ｐ
層、Ｎｉ−Ｂ層、Ｎｉ−Ｂ−Ｗ層）、置換型無電解Ａｕ
メッキ層、被溶断金属層１０（例えば、Ｎｉ層、Ｃｒ
層）、Ａｕ又はＴｉ／Ａｕ層１１が積層されている。な
お、Ｎｉ系合金無電解メッキ層と、置換型無電解Ａｕメ
ッキ層は、第２メッキ給電層９を構成する。また、上述
のように、Ａｕ又はＴｉ／Ａｕ層１１は、省略してもか
まわない。
は、半導体装置の側壁につば状の突出部を有する。かか
る突出部は、ＧａＡｓ基板１の表面側から順に、Ｎｉ系
メッキ層４（例えば、Ｎｉ−Ｐ層、Ｎｉ−Ｂ層、Ｎｉ−
Ｂ−Ｗ層）、触媒層３（例えば、Ｐｄ層、Ｐｄ／Ｔｉ
層）、Ｎｉ系合金無電解メッキ層（例えば、Ｎｉ−Ｐ
層、Ｎｉ−Ｂ層、Ｎｉ−Ｂ−Ｗ層）、置換型無電解Ａｕ
メッキ層、被溶断金属層１０（例えば、Ｎｉ層、Ｃｒ
層）、Ａｕ又はＴｉ／Ａｕ層１１が積層されている。な
お、Ｎｉ系合金無電解メッキ層と、置換型無電解Ａｕメ
ッキ層は、第２メッキ給電層９を構成する。また、上述
のように、Ａｕ又はＴｉ／Ａｕ層１１は、省略してもか
まわない。
【００４６】実施の形態２．本発明に第２の実施の形態
について、図５、６を参照しながら説明する。本実施の
形態にかかる方法では、上記実施の形態１にかかる図１
（ａ）から図３（ｉ）と同様の工程を行い、図５（ａ）
の断面構造を得る。
について、図５、６を参照しながら説明する。本実施の
形態にかかる方法では、上記実施の形態１にかかる図１
（ａ）から図３（ｉ）と同様の工程を行い、図５（ａ）
の断面構造を得る。
【００４７】次に、図５（ｂ）に示すように、被溶断金
属層１０上に、ポジ型のフォトレジストを形成し、第２
分離溝１ｂ内のみにフォトレジストが選択的に残るよう
な露光条件で全面露光し、更に現像等を行い、第２分離
溝１ｂ内にのみフォトレジスト層２２２を形成する。続
いて、ＰＨＳ層８の表面の第２メッキ給電層９、被溶断
金属層１０をエッチングやミリングで除去して、第２分
離溝１ｂの内部にのみ第２メッキ給電層９、被溶断金属
層１０を残す。
属層１０上に、ポジ型のフォトレジストを形成し、第２
分離溝１ｂ内のみにフォトレジストが選択的に残るよう
な露光条件で全面露光し、更に現像等を行い、第２分離
溝１ｂ内にのみフォトレジスト層２２２を形成する。続
いて、ＰＨＳ層８の表面の第２メッキ給電層９、被溶断
金属層１０をエッチングやミリングで除去して、第２分
離溝１ｂの内部にのみ第２メッキ給電層９、被溶断金属
層１０を残す。
【００４８】最後に、図５（ｃ）に示すように、フォト
レジスト層２２２を有機溶剤等で除去した後、実施の形
態１と同様に、第１分離溝１ａにＹＡＧレーザビームを
照射し、Ｎｉ系メッキ層４、触媒層３、第２メッキ給電
層９、被溶断金属層１０、Ｔｉ／Ａｕ層１１を、ＧａＡ
ｓ基板１の表面側から溶断する。これにより、ＧａＡｓ
基板１を、かかるＧａＡｓ基板１上に形成された各半導
体素子に分割し、図６に示すような半導体装置を得るこ
とができる。
レジスト層２２２を有機溶剤等で除去した後、実施の形
態１と同様に、第１分離溝１ａにＹＡＧレーザビームを
照射し、Ｎｉ系メッキ層４、触媒層３、第２メッキ給電
層９、被溶断金属層１０、Ｔｉ／Ａｕ層１１を、ＧａＡ
ｓ基板１の表面側から溶断する。これにより、ＧａＡｓ
基板１を、かかるＧａＡｓ基板１上に形成された各半導
体素子に分割し、図６に示すような半導体装置を得るこ
とができる。
【００４９】本実施の形態２にかかる半導体装置では、
半導体装置の側壁につば状の突出部を有する。かかる突
出部は、ＧａＡｓ基板１の表面側から順に、Ｎｉ系メッ
キ層４（例えば、Ｎｉ−Ｐ層、Ｎｉ−Ｂ層、Ｎｉ−Ｂ−
Ｗ層）、触媒層３（例えば、Ｐｄ層、Ｐｄ／Ｔｉ層）、
Ｎｉ系合金無電解メッキ層（例えば、Ｎｉ−Ｐ層、Ｎｉ
−Ｂ層、Ｎｉ−Ｂ−Ｗ層）、置換型無電解Ａｕメッキ
層、被溶断金属層１０（例えば、Ｎｉ層、Ｃｒ層）が積
層されている。なお、Ｎｉ系合金無電解メッキ層と、置
換型無電解Ａｕメッキ層は、第２メッキ給電層９を構成
する。
半導体装置の側壁につば状の突出部を有する。かかる突
出部は、ＧａＡｓ基板１の表面側から順に、Ｎｉ系メッ
キ層４（例えば、Ｎｉ−Ｐ層、Ｎｉ−Ｂ層、Ｎｉ−Ｂ−
Ｗ層）、触媒層３（例えば、Ｐｄ層、Ｐｄ／Ｔｉ層）、
Ｎｉ系合金無電解メッキ層（例えば、Ｎｉ−Ｐ層、Ｎｉ
−Ｂ層、Ｎｉ−Ｂ−Ｗ層）、置換型無電解Ａｕメッキ
層、被溶断金属層１０（例えば、Ｎｉ層、Ｃｒ層）が積
層されている。なお、Ｎｉ系合金無電解メッキ層と、置
換型無電解Ａｕメッキ層は、第２メッキ給電層９を構成
する。
【００５０】なお、実施の形態１、２では、ＧａＡｓ基
板１を用いる場合について説明したが、本実施の形態に
かかる製造方法は、Ｓｉ、ＩｎＰ、ＧａＮ等の他の半導
体基板を用いた半導体装置の製造にも適用できる。
板１を用いる場合について説明したが、本実施の形態に
かかる製造方法は、Ｓｉ、ＩｎＰ、ＧａＮ等の他の半導
体基板を用いた半導体装置の製造にも適用できる。
【００５１】
【発明の効果】以上の説明から明らかなように、本発明
にかかる製造方法で形成した半導体装置では、第１金属
層の上端が、第１分離溝の開口部の端部より下方とな
り、ボンディングワイヤと第１金属層との接触を防止
し、半導体装置の製造歩留まりを向上できる。
にかかる製造方法で形成した半導体装置では、第１金属
層の上端が、第１分離溝の開口部の端部より下方とな
り、ボンディングワイヤと第１金属層との接触を防止
し、半導体装置の製造歩留まりを向上できる。
【００５２】また、本発明にかかる製造方法では、Ｐｄ
を含む触媒層をドライプロセスで形成するため、第１分
離溝の底部に析出物が形成されず、被溶断金属層の膜厚
の不均一に起因する溶断不良を防止し、製造歩留まりを
向上できる。
を含む触媒層をドライプロセスで形成するため、第１分
離溝の底部に析出物が形成されず、被溶断金属層の膜厚
の不均一に起因する溶断不良を防止し、製造歩留まりを
向上できる。
【００５３】また、触媒層を触媒に用いてＮｉ系メッキ
層を形成するため、第１分離層以外へのＮｉ系メッキ層
の形成を防止し、製造歩留まりを向上できる。
層を形成するため、第１分離層以外へのＮｉ系メッキ層
の形成を防止し、製造歩留まりを向上できる。
【図１】 本発明の第１の実施の形態にかかる半導体装
置の製造工程の断面図である。
置の製造工程の断面図である。
【図２】 本発明の第１の実施の形態にかかる半導体装
置の製造工程の断面図である。
置の製造工程の断面図である。
【図３】 本発明の第１の実施の形態にかかる半導体装
置の製造工程の断面図である。
置の製造工程の断面図である。
【図４】 本発明の第１の実施の形態にかかる半導体装
置の製造工程の断面図である。
置の製造工程の断面図である。
【図５】 本発明の第２の実施の形態にかかる半導体装
置の製造工程の断面図である。
置の製造工程の断面図である。
【図６】 本発明の第２の実施の形態にかかる半導体装
置の製造工程の断面図である。
置の製造工程の断面図である。
【図７】 従来の半導体装置の製造工程の断面図であ
る。
る。
【図８】 従来の半導体装置の製造工程の断面図であ
る。
る。
【図９】 従来の半導体装置の製造工程の断面図であ
る。
る。
ｌ ＧａＡｓ基板、１ａ 第１分離溝、１ｂ 第２分離
溝、２、２２、２２２フォトレジスト層、３ 触媒層、
４ Ｎｉ系メッキ層、５ ワックス、６ 支持基板、７
第１メッキ給電層、８ ＰＨＳ層、９ 第２メッキ給
電層、１０ 被溶断金属層、ｌ１ Ｔｉ／Ａｕ層、１２
チップ端。
溝、２、２２、２２２フォトレジスト層、３ 触媒層、
４ Ｎｉ系メッキ層、５ ワックス、６ 支持基板、７
第１メッキ給電層、８ ＰＨＳ層、９ 第２メッキ給
電層、１０ 被溶断金属層、ｌ１ Ｔｉ／Ａｕ層、１２
チップ端。
Claims (10)
- 【請求項１】 半導体基板の表面に、第１分離溝と、該
第１分離溝の表面を覆う第１金属層とを形成し、該半導
体基板を裏面から薄板化し、該第１分離溝の裏面に、該
第１金属層を露出させた第２分離溝と、該第２分離溝の
表面を覆う第２金属層とを形成し、該第１金属層と該第
２金属層とを、該第１金属層側からレーザ溶断する半導
体装置の製造方法であって、該第１金属層を形成する工
程が、 該第１分離溝の溝底部に、少なくとも表面がＰｄである
触媒層をドライプロセスにより選択的に形成する触媒層
形成工程と、 該第１分離溝内に、無電解メッキ法により、その上端が
該第１分離溝の開口部の端部より下方となるＮｉ系メッ
キ層を選択的に形成するメッキ工程とからなることを特
徴とする半導体装置の製造方法。 - 【請求項２】 上記触媒層形成工程が、該第１分離溝の
上部に開口部を有するフォトレジスト層を形成し、蒸着
又はスパッタにより触媒材料層を全面に堆積し、該フォ
トレジスト上の該触媒材料層をリフトオフにより除去し
て、該第１分離溝の溝底部に該触媒層を選択的に残す工
程であることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 上記メッキ工程が、少なくとも該半導体
基板の表面をフォトレジスト層で覆い、該触媒層中のＰ
ｄを触媒に用いて、該第１分離溝の中の該触媒層上に、
その上端が該第１分離溝の開口部の端部より下方となる
Ｎｉ系メッキ層を選択的に形成する工程であることを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 上記触媒層が、Ｐｄ／Ｔｉの２層、又は
Ｐｄ単層からなることを特徴とする請求項１〜３のいず
れかに記載の半導体装置の製造方法。 - 【請求項５】 上記Ｎｉ系メッキ層が、Ｎｉ−Ｐ合金
層、Ｎｉ−Ｂ合金層、及びＮｉ−Ｂ−Ｗ合金層からなる
群から選択される１の層であることを特徴とする請求項
１〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項６】 半導体素子が形成された半導体基板と、
該半導体基板の裏面に形成された放熱用金属層と、該半
導体基板の側面を覆い、かつつば状の突出部を有する側
面金属層とを備えた半導体装置であって、 該側面金属層が、該半導体基板の表面との間に所定の間
隔を隔てて形成されたことを特徴とする半導体装置。 - 【請求項７】 上記突出部が、その表面側から順に形成
された第１Ｎｉ系メッキ層と、触媒層と、第２Ｎｉ系メ
ッキ層と、Ａｕメッキ層と、Ｎｉ又はＣｒからなる被溶
断金属層とを含むことを特徴とする請求項６に記載の半
導体装置。 - 【請求項８】 上記突出部が、上記被溶断金属層の裏面
に、更に、Ａｕ単層又はＴｉ／Ａｕの２層からなる金属
層を備えることを特徴とする請求項７に記載の半導体装
置。 - 【請求項９】 上記触媒層が、Ｐｄ／Ｔｉの２層、又は
Ｐｄ単層からなることを特徴とする請求項７又は８に記
載の半導体装置。 - 【請求項１０】 上記第１Ｎｉ系メッキ層、及び上記第
２Ｎｉ系メッキ層が、それぞれ、Ｎｉ−Ｐ合金層、Ｎｉ
−Ｂ合金層、及びＮｉ−Ｂ−Ｗ合金層からなる群から選
択される１の層であることを特徴とする請求項７又は８
に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137124A JP2000332100A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置の製造方法および半導体装置 |
| US09/447,289 US6335265B1 (en) | 1999-05-18 | 1999-11-23 | Method for manufacturing semiconductor device and semiconductor device |
| TW089108993A TW495869B (en) | 1999-05-18 | 2000-05-11 | Method for manufacturing semiconductor device and semiconductor device |
| US09/986,325 US6603190B2 (en) | 1999-05-18 | 2001-11-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137124A JP2000332100A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332100A true JP2000332100A (ja) | 2000-11-30 |
Family
ID=15191389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11137124A Pending JP2000332100A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置の製造方法および半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6335265B1 (ja) |
| JP (1) | JP2000332100A (ja) |
| TW (1) | TW495869B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3497722B2 (ja) * | 1998-02-27 | 2004-02-16 | 富士通株式会社 | 半導体装置及びその製造方法及びその搬送トレイ |
| JP2000332100A (ja) * | 1999-05-18 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| US6693358B2 (en) * | 2000-10-23 | 2004-02-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device |
| US6586043B1 (en) | 2002-01-09 | 2003-07-01 | Micron Technology, Inc. | Methods of electroless deposition of nickel, methods of forming under bump metallurgy, and constructions comprising solder bumps |
| US6787884B2 (en) * | 2002-05-30 | 2004-09-07 | Matsushita Electric Industrial Co., Ltd. | Circuit component, circuit component package, circuit component built-in module, circuit component package production and circuit component built-in module production |
| US20060091534A1 (en) * | 2002-12-13 | 2006-05-04 | Matsushita Electric Industrial Co., Ltd. | Chip part manufacturing method and chip parts |
| TWI236117B (en) * | 2003-02-26 | 2005-07-11 | Advanced Semiconductor Eng | Semiconductor package with a heat sink |
| JP4098673B2 (ja) * | 2003-06-19 | 2008-06-11 | 新光電気工業株式会社 | 半導体パッケージの製造方法 |
| US7612443B1 (en) * | 2003-09-04 | 2009-11-03 | University Of Notre Dame Du Lac | Inter-chip communication |
| KR100556351B1 (ko) * | 2004-07-27 | 2006-03-03 | 동부아남반도체 주식회사 | 반도체 소자의 금속 패드 및 금속 패드 본딩 방법 |
| JP2013098481A (ja) * | 2011-11-04 | 2013-05-20 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
| US9165895B2 (en) | 2011-11-07 | 2015-10-20 | Infineon Technologies Ag | Method for separating a plurality of dies and a processing device for separating a plurality of dies |
| US9620473B1 (en) | 2013-01-18 | 2017-04-11 | University Of Notre Dame Du Lac | Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment |
| DE102013219733B4 (de) * | 2013-09-30 | 2015-05-07 | Siemens Aktiengesellschaft | Verfahren zur Kantenbeschichtung eines monolithisch integrierten Halbleiterbauelementes |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120642B2 (ja) * | 1989-03-27 | 1995-12-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH07120643B2 (ja) * | 1989-03-30 | 1995-12-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2836334B2 (ja) * | 1992-01-23 | 1998-12-14 | 三菱電機株式会社 | 高出力半導体装置の製造方法 |
| JP2763441B2 (ja) * | 1992-02-06 | 1998-06-11 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH06112236A (ja) * | 1992-09-25 | 1994-04-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3374880B2 (ja) * | 1994-10-26 | 2003-02-10 | 三菱電機株式会社 | 半導体装置の製造方法、及び半導体装置 |
| JP3509985B2 (ja) * | 1995-03-24 | 2004-03-22 | 三菱電機株式会社 | 半導体デバイスのチップ分離方法 |
| JP3662260B2 (ja) * | 1996-09-24 | 2005-06-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3810204B2 (ja) * | 1998-03-19 | 2006-08-16 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
| JP3501959B2 (ja) * | 1998-09-29 | 2004-03-02 | 三菱電機株式会社 | レーザー溶断方式半導体装置の製造方法および半導体装置 |
| JP2000332100A (ja) * | 1999-05-18 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
-
1999
- 1999-05-18 JP JP11137124A patent/JP2000332100A/ja active Pending
- 1999-11-23 US US09/447,289 patent/US6335265B1/en not_active Expired - Fee Related
-
2000
- 2000-05-11 TW TW089108993A patent/TW495869B/zh not_active IP Right Cessation
-
2001
- 2001-11-08 US US09/986,325 patent/US6603190B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6335265B1 (en) | 2002-01-01 |
| US20020048903A1 (en) | 2002-04-25 |
| US6603190B2 (en) | 2003-08-05 |
| TW495869B (en) | 2002-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101320778B (zh) | 形成发光元件用的电极结构的方法和形成层压结构的方法 | |
| JP2000332100A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP4020977B2 (ja) | 光放射デバイスの製造方法 | |
| JP4571371B2 (ja) | 高い熱伝導率を有する半導体ストラクチャ用の基板 | |
| US8778707B2 (en) | High-reflection submount for light-emitting diode package and fabrication method thereof | |
| JPH04249326A (ja) | 半導体装置の製造方法 | |
| JP3810204B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP5232975B2 (ja) | 発光ダイオードの製造方法及び発光ダイオード、並びにランプ | |
| GB2150755A (en) | Semiconductor device structures | |
| JP2011040535A (ja) | 半導体発光素子及びその製造方法 | |
| CA2391218A1 (en) | Cicuit board, method for manufacturing same, and high-output module | |
| WO2008015900A1 (fr) | Élément émetteur de lumière semi-conducteur et son procédé de fabrication | |
| TW497282B (en) | Semiconductor-chip and its production method | |
| JPH0722435A (ja) | 半導体装置およびその製造方法 | |
| JP2002222823A (ja) | 半導体集積回路およびその製造方法 | |
| CN105097562A (zh) | 用于加工半导体工件的方法和半导体工件 | |
| JPH11238870A (ja) | 半導体装置とその製造方法 | |
| JP2008028336A (ja) | 電子部品の製造方法 | |
| JP4117042B2 (ja) | 半導体装置 | |
| JP2007234889A (ja) | 配線の形成方法 | |
| JP2608658B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07176760A (ja) | Ｐｈｓ構造を有するウエハおよびその製造方法 | |
| US6074948A (en) | Method for manufacturing thin semiconductor device | |
| JPH065609A (ja) | バンプ形成方法 | |
| US6599834B2 (en) | Process of manufacturing a semiconductor device with an electroplated wiring layer |