JPH04249326A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04249326A
JPH04249326A JP3038086A JP3808691A JPH04249326A JP H04249326 A JPH04249326 A JP H04249326A JP 3038086 A JP3038086 A JP 3038086A JP 3808691 A JP3808691 A JP 3808691A JP H04249326 A JPH04249326 A JP H04249326A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に高周波ＧａＡｓＩＣ，高出力ＩＣにおけ
る電解Ａｕメッキパターンの形成方法に関するものであ
る。
【０００２】
【従来の技術】図８は従来のマイクロ波モノリシックＩ
Ｃ（ＭＭＩＣ）の構成を示す斜視図であり、図において
１００はＭＭＩＣチップ、１はそのガリウム砒素基板で
、該基板１上には、電界効果トランジスタ（ＦＥＴ）で
構成された第１，第２の能動素子部１０１，１０２、容
量素子１０３、誘導素子１０４、抵抗素子１０５等が設
けられている。また、１３１〜１３５は上記半導体基板
１の周縁部に配設されたボンディングパッド、１１１〜
１１３は上記各素子間あるいは素子と所定のボンディン
グパッド間を接続する信号伝送線路である。また１２１
，１２２はそれぞれ第１，第２の能動素子部１０１，１
０２を跨いでその間側のボンディングパッド同士を接続
する第１，第２のエアーブリッジ配線、１０６は所定の
ボンディングパッドと裏面電極１３０とを接続するため
のバイアホールである。
【０００３】このようなＭＭＩＣ等のデバイスでは、マ
イクロ波帯の高い周波数領域において優れた動作特性を
得るため、ＦＥＴの電極やボンディングパッド部、さら
には誘導素子等の導電体層上にさらに低抵抗の金属層を
形成しており、本件出願人はこのようなマイクロ波帯デ
バイスに適用可能な技術の一例として、下地ゲート電極
上に低抵抗の上部ゲート電極を形成する方法（特開昭６
２−２７４６７３号公報）をすでに出願している。
【０００４】図９（ｄ）　は図８のＩＸｄ−ＩＸｄ線断
面図であり、ＦＥＴ素子に接続されたボンディングパッ
ド１３３部分の断面構造を詳しく示している。図におい
て、２は上記半導体基板１上に形成されたＦＥＴ電極、
３は基板表面を保護するパッシベーション膜、９はＦＥ
Ｔ電極２上に金属密着層５及び給電用Ａｕ層６を介して
形成された電解Ａｕメッキ層である。ここで上記金属密
着層５にはＴｉ層あるいはＣｒ層などを用いており、ま
た上記給電用Ａｕ層６は、電解メッキ時通電用のカソー
ド電極として機能するものである。また９ａは上記電解
Ａｕメッキ層９のモフォロジー荒れ部である。
【０００５】次に製造方法について説明する。上記ＭＭ
ＩＣの各素子を半導体基板上に形成し、さらに上記ボン
ディングパッドや信号伝送線路の下地金属層及びその上
の電解Ａｕメッキ層を順次形成する。
【０００６】以下該電解Ａｕメッキ層の形成方法をボン
ディングパッド部分について詳しく説明する。上記ＦＥ
Ｔ電極の形成後、半導体基板１全面にパッシベーション
膜３を成長し、これを反応性イオンエッチングあるいは
プラズマエッチングによって選択的に除去して上記ＦＥ
Ｔ電極２の表面を露出させる。続いて第１のレジスト層
４を塗布し、パターニングにより上記ＦＥＴ電極２部分
に開口部４ａを形成する。その後、Ｔｉ密着層５及び給
電用Ａｕ層６をスパッタリングデポジションにより順次
形成する（図９（ａ）　）。
【０００７】次に、第２のレジスト層８を塗布し、その
パターニングを行って、上記ＦＥＴ電極２の配置部分に
開口部８ａを形成する（図９（ｂ）　）。続いて上記基
板をメッキ液中に浸け、上記給電用Ａｕ層６をカソード
として通電し、上記第２のレジスト層８の開口部８ａ内
に電解Ａｕメッキ層９を形成する（図９（ｃ）　）。そ
して上記第２のレジスト層８、給電用Ａｕ層６、密着層
５、及び第１のレジスト層４を順次除去し、図９（ｄ）
　に示すような断面構造のボンディングパッドを得る。
【０００８】
【発明が解決しようとする課題】ところが、上述のメッ
キ方法では、下地金属層と接触している電解Ａｕメッキ
層の表面の荒れがひどく、光沢ムラが外観劣化を引き起
こしたり、オートボンディング時におけるパッド部検出
の障害となったりするという問題があった。なお図８の
ボンディングパッド部のドット表示は表面荒れを起こし
ていることを示している。
【０００９】すなわち、パッシベーション膜３の形成等
の熱処理工程では、図１０（ａ）　，（ｂ）　に示すよ
うに、蒸着により形成したＦＥＴ電極部等の下地金属層
２の結晶化が進み、その結晶グレインのサイズが大型化
する。言い換えると下地金属層２の表面のきめが粗くな
る。このため電解Ａｕメッキ層９は、その下地金属層２
との間にＴｉ密着層や給電用Ａｕ層６が介在していても
、成長初期にはそのグレインが大型化した下地金属層２
の表面状態を反映しながら成長する（図１０（ｃ）　）
。またその後は電解Ａｕメッキ層９の〈１１１〉面に対
するメッキの優先配向を伴った結晶成長や下地金属層２
の表面状態に起因して結晶グレインサイズが不均一に変
化する。このため電解Ａｕメッキ９は粗大な結晶粒の荒
れたモフォロジー９ａを呈することとなる。
【００１０】またこの結果パターン間やパターン内，例
えば異なる信号伝送線路間や１つの信号伝送線路内で光
沢が変わり、前記光沢ムラがメッキ外観劣化の問題のみ
ならず、実装工程においてオートボンディングなどを使
った自動化の障害となるという問題を引き起こしていた
。
【００１１】なお、従来上記のような電極形成方法にお
いて、Ｔｉ密着層５や給電用Ａｕ層６をウェットエッチ
ングにより除去する場合、電解Ａｕメッキ層９も同時に
蝕刻され、該メッキ層９の表面に凹凸が生じるという問
題があったが、本件出願人はこの問題の解決方法として
、上記電解Ａｕメッキ層９の表面をＴｉ層で被覆した状
態で下側のＴｉ密着層や給電用Ａｕ層をエッチングする
方法（特開昭６３−３１８１４５号公報）をすでに出願
している。
【００１２】この発明は、上記のような問題点を解決す
るためになされたもので、電解メッキ層の光沢ムラを大
きく改善することができ、これにより電極パッド位置の
機械的な検出が容易になり、実装工程におけるオートボ
ンディングなどを使った自動化の障害を排除でき、しか
も外観の美観を向上することができ、ＭＭＩＣ等のデバ
イスの商品価値を高めることができる半導体装置の製造
方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、下地金属層上に金属メッキ層を形成す
るメッキ工程を、その下層の結晶性をキャンセルする導
電性バッファ層を下地金属層上に形成するメッキ前工程
と、該導電性バッファ層上に金属メッキ層を電解メッキ
により選択的に形成するメッキ主工程とから構成し、上
記導電性バッファ層として、その所定の平面パターンを
有する表面領域内あるいは全表面領域にわたって表面の
きめの粗さが所定値以下に一様に小さく制御された層を
用いるものである。
【００１４】この発明に係る半導体装置の製造方法は、
上記メッキ前工程では、その第１の工程で半導体基板上
に第１のレジスト膜を塗布し、パターニングにより上記
下地金属層上に開口部を形成し、第２の工程で、全面に
、上記下地金属層との密着性の高い金属密着層、電解メ
ッキの際通電用カソード電極となるメッキ給電用金属層
、及び無電解メッキの際触媒として機能するＰｄ活性化
層を順次スパッタリングデポジションによって積層し、
第３の工程で、上記Ｐｄ活性化層上に第２のレジスト膜
を塗布し、パターニングにより上記下地金属層上に開口
部を形成し、第４の工程で、無電解メッキにより第２の
レジスト膜の開口部に上記導電性バッファ層としての非
晶質メッキ膜を形成し、上記メッキ主工程では、電解メ
ッキにより上記第２のレジスト膜の開口部にＡｕメッキ
層を形成するものである。
【００１５】この発明に係る半導体装置の製造方法は、
上記第２，第３，第４の工程に代わる第６，第７の工程
で、全面に、上記下地金属層との密着性の高い金属密着
層、上記導電性バッファ層としての非晶質合金層、及び
電解メッキの際通電用カソード電極となるメッキ給電用
金属層を順次スパッタリングデポジションによって積層
し（第６の工程）、続いて該メッキ給電用金属層上に第
２のレジスト膜を塗布し、パターニングにより上記下地
金属層上に開口部を形成する（第７の工程）ものである
。
【００１６】この発明に係る半導体装置の製造方法は、
上記第２，第３，第４の工程に代わる第８，第９，第１
０の工程で、まず全面に、上記下地金属層との密着性の
高い金属密着層、及び電解メッキの際通電用カソード電
極となるメッキ給電用金属層を順次スパッタリングデポ
ジションにより積層し（第８の工程）、次に該メッキ給
電用金属層上に第２のレジスト膜を塗布し、パターニン
グにより上記下地金属層上に開口部を形成し（第９の工
程）、さらに電解メッキにより上記第２のレジスト膜の
開口部に上記導電性バッファ層としての非晶質メッキ層
を形成する（第１０の工程）ものである。
【００１７】この発明に係る半導体装置の製造方法は、
上記第９，第１０の工程に代わる第１１，第１２の工程
で、ＰｄＣｌ２　液への浸漬処理、スパッタリングデポ
ジション、あるいは蒸着により上記メッキ給電用金属層
上に、表面のグレインサイズを一様に０．３μｍ以下に
抑制したパラジウム膜を形成し（第１１の工程）、該パ
ラジウム層上に第２のレジスト膜を塗布し、パターニン
グにより上記下地金属層上に開口部を形成する（第１２
の工程）ものである。
【００１８】この発明に係る半導体装置の製造方法は、
上記第１０の工程に代わる第１３の工程で、上記第２の
レジスト膜の開口部に、表面のグレインサイズを一様に
０．３μｍ以下に抑制したパラジウム膜をＰｄＣｌ２　
液への浸漬処理により形成するものである。
【００１９】この発明に係る半導体装置の製造方法は、
上記第９，第１０の工程に代わる第１４，第１５，第１
６の工程で、付加レジスト膜を塗布し、これを格子状に
配列された一辺１μｍ程度の矩形部が残るようパターニ
ングし（第１４の工程）、上記付加レジスト膜をマスク
としてイオン注入を行い、その後該付加レジスト膜を除
去し（第１５の工程）、上記メッキ給電用金属層上に第
２のレジスト膜を塗布し、パターニングにより上記下地
金属層上に開口部を形成する（第１６の工程）ものであ
る。
【００２０】
【作用】この発明においては、その下層の結晶性をキャ
ンセルする導電性バッファ層を下地金属層上に形成し、
その上に金属メッキ層を選択的に形成し、しかもこの際
上記導電性バッファ層として、その所定の平面パターン
を有する表面領域内であるいは全表面領域にわたって表
面のきめの粗さが所定値以下に一様に小さく制御された
層を用いるようにしたから、上記金属メッキ層の成長時
、そのグレインサイズの大型化や不均一化を招くことな
く緻密な結晶が均一に成長することとなり、これによっ
て金属メッキ層の光沢ムラを大きく改善することができ
る。この結果電極パッド位置の機械的な検出が容易にな
り、実装工程におけるオートボンディングなどを使った
自動化の障害を排除でき、しかも外観の美観を向上する
ことができ、ＭＭＩＣ等のデバイスの商品価値を高める
ことができる。
【００２１】またこの発明においては、上記導電性バッ
ファ層として非晶質層を無電解メッキによって形成する
ので、導電性バッファ層の形成をメッキ液への浸漬のみ
で簡単に行うことができる。
【００２２】またこの発明においては、上記非晶質合金
層をスパッタリングデポジションにより形成するので、
無電解メッキのための触媒層が不要となり、しかも金属
密着層及びメッキ給電用金属層の形成もスパッタリング
デポジションであるため、これらの金属層を連続的に作
業性よく形成できる。
【００２３】またこの発明においては、上記非晶質層を
電解メッキにより形成するので、無電解メッキの触媒と
してのＰｄ活性化層が不要となり、しかも電解Ａｕメッ
キ層の形成工程へのプロセスの移行をスムースに行うこ
とができる。
【００２４】またこの発明においては、上記導電性バッ
ファ層として、表面のグレインサイズを一様に０．３μ
ｍ以下に抑制したパラジウム膜を形成するので、導電性
バッファ層の形成をＰｄＣｌ２　液への浸漬、スパッタ
リングデポジション、あるいは蒸着の何れか１つの処理
のみで簡単に行うことができる。
【００２５】またこの発明においては、下地金属層上に
形成したメッキ給電用金属層に、格子状の開口パターン
を有するマスクを用いてイオン注入することにより上記
導電性バッファ層を形成するので、導電性バッファ層が
メッキ給電用金属層を兼ねることとなり、成膜工程を簡
略化することができる。
【００２６】
【実施例】図１はこの発明の第１の実施例における半導
体装置の製造方法を説明するための断面図で、図１（ａ
）　〜図１（ｅ）　は各主要工程を示している。図１（
ｅ）　において、図９（ｄ）　と同一符号は同一または
相当部分を示し、１０は上記電解Ａｕメッキ層９と給電
用Ａｕ層６との間に介在する非晶質Ｎｉ−Ｐ層で、無電
解メッキにより形成したものである。この非晶質Ｎｉ−
Ｐ層１０は、その表面のグレインサイズが一様に０．３
μｍ以下と下地金属層（ＦＥＴ電極）２のグレインサイ
ズに対し無視しうる大きさとなっており、またエピタキ
シャル成長を起こさないという性質を持っている。また
７は該非晶質Ｎｉ−Ｐ層１０と給電用Ａｕ層６との間に
介在するＰｄ活性化層で、上記非晶質Ｎｉ−Ｐ層１０の
無電解メッキの際、そのメッキ触媒となるものである。
【００２７】次に製造方法について説明する。半導体基
板１上にＦＥＴ電極２を形成するまでの工程は従来と同
一である。その後、シリコン酸化膜あるいは窒化膜など
のパッシベーション膜３を化学的気相成長法（ＣＶＤ法
）によって成長し、上記下地金属膜２を露出するように
エッチングする。続いて第１のレジスト層４を塗布し、
パターニングを行って上記ＦＥＴ電極２上の部分に開口
部４ａを形成する（図１（ａ）　）。
【００２８】この状態で、Ｔｉ密着層５、給電用Ａｕ層
６、及びＰｄ活性化層７を順次スパッタリングデポジシ
ョンによって積層形成し、次に第２のレジスト層８の塗
布し、さらにパターニングして上記ＦＥＴ電極２上の部
分に開口部８ａを形成する（図１（ｂ）　）。
【００２９】その後上記第２レジスト層８をマスクとし
、上記Ｐｄ活性化層７を触媒として無電解Ｎｉメッキを
行い、上記開口部内のＰｄ活性化層７露出面上に非晶質
Ｎｉ−Ｐ層１０を形成する（図１（ｃ）　）。このとき
、Ｎｉメッキ浴中には還元剤として次亜リン酸ナトリウ
ムまたはホウ水素化物が混合されているため、副反応と
して上記還元剤の分解が起こり、この結果メッキ膜はＮ
ｉ−ＰあるいはＮｉ−Ｂの非晶質膜となる。なおここで
は非晶質Ｎｉ−Ｐ膜１０を形成するようにしている。
【００３０】この後、基板をＡｕメッキ液中に浸し、上
記給電用Ａｕ層６にこれをカソードとして通電して、上
記無電解メッキ層１０上に電解Ａｕメッキ層９を形成す
る（図１（ｄ）　）。そして第２のレジスト層８、給電
用Ａｕ層６、密着層５、及び第１のレジスト層４を順次
除去して、図１（ｅ）　に示すような断面構造のボンデ
ィングパッドを得る。
【００３１】なおここで、上記レジスト層４，８は剥離
剤や有機溶剤処理あるいはＯ２　アッシングによって、
また上記Ｔｉ密着層５，給電用Ａｕ層６などのスパッタ
膜はイオンミリング，反応性イオンエッチングあるいは
これらの併用によってそれぞれ除去できる。
【００３２】このように本実施例では、ＦＥＴ電極２と
その上の電解Ａｕメッキ層９との間に非晶質Ｎｉ−Ｐ層
１０を形成しているため、上記ＦＥＴ電極２の結晶グレ
インサイズが大型化していても、その結晶性はグレイン
が緻密な非晶質Ｎｉ−Ｐ層１０によりキャンセルされる
こととなる。このため電解Ａｕメッキ層９の成長時、そ
のグレインサイズの大型化や不均一化を招くことなく、
緻密な結晶が均一に成長することとなり、電解Ａｕメッ
キ層の表面の光沢ムラを低減することができる。これに
より電極パッド位置の機械的な検出が容易になり、実装
工程におけるオートボンディングなどを使った自動化の
障害を排除でき、しかも外観の美観を向上することがで
き、ＭＭＩＣ等のデバイスの商品価値を高めることがで
きる。
【００３３】なお、上記実施例では非晶質無電解メッキ
膜の材料としてＮｉ−Ｐを用いたが、これはメッキ浴を
適当に選択してＮｉ−Ｂ，Ｃｏ−Ｐなど無電解メッキ可
能な他の非晶質金属材料を用いてもよい。
【００３４】また、上記実施例では、非晶質Ｎｉ−Ｐ層
１０を無電解メッキにより形成しているが、このような
非晶質層の形成方法はこれに限るものではなく、例えば
スパッタ法や電解メッキ法でもよい。
【００３５】図２は、非晶質層の形成にスパッタ法を用
いた本発明の第２の実施例を説明するための断面図であ
り、図２（ａ）　〜図２（ｄ）　は各主要工程を示して
いる。図２（ｄ）　において、図１（ｄ）　と同一符号
は同一のものを示し、２０はＴｉ密着層５とその上の給
電用Ａｕ層６との間に形成された非晶質合金スパッタ層
であり、グレインサイズが０．３以下で、エピタキシャ
ル成長を起こさない点は上記非晶質Ｎｉ−Ｐ層と同一で
ある。またここではＰｄ活性化層７は用いていない。
【００３６】次に製造方法について説明する。上記実施
例と同様第１のレジスト膜４に開口部４ａを形成した（
図２（ａ）　）後、Ｔｉ密着層５、非晶質合金層２０、
及び給電用Ａｕ層６を順次スパッタ法により積層形成し
、続いて第２のレジスト層８を塗布し、パターニングに
より開口部８ａを形成する（図２（ｂ）　）。続いて、
上記第２レジスト層８をマスクとして電解メッキを行い
電解Ａｕメッキ層９を形成する（図２（ｃ）　）。そし
て上記第２のレジスト層８、給電用Ａｕ層６、非晶質合
金層２０、密着層５、及び第１のレジスト層４を順次除
去して、図２（ｄ）　にその断面構造を示すようなボン
ディングパッドを得る。
【００３７】この実施例では、結晶粒界が緻密な、つま
り結晶グレインが一様に小さい非晶質合金層２０をスパ
ッタ法により形成しているため、上記実施例の効果に加
えて、無電解メッキの触媒としてのＰｄ活性化層が不要
となり、しかもＴｉ密着層５や給電用Ａｕ層６とともに
連続的に形成でき、作業性もよいという効果がある。
【００３８】また図３は、非晶質層の形成に電解メッキ
法を用いた本発明の第３の実施例を説明するための断面
図であり、図３（ａ）　〜図３（ｄ）　は主要工程を示
している。図３（ｄ）　において、３０は給電用Ａｕ層
６とその上の電解Ａｕメッキ層９との間に形成された、
グレインサイズが０．３以下の非晶質電解メッキ層であ
り、エピタキシャル成長しないものである。またここで
もＰｄ活性化層７は用いていない。その他の点は上記第
１の実施例と同一である。
【００３９】次に製造方法について説明する。上記給電
用Ａｕ層６を形成するまでの工程（図３（ａ）　）は、
上記第１の実施例と同一であるので、その説明を省略す
る。 図３（ａ）　の工程を経た後、第２のレジスト層８を塗
布しパターニングし、その後基板をＮｉ等のメッキ浴内
に浸け、給電用Ａｕ層６に通電を行って非晶質電解メッ
キ層３０を形成する。その後、さらに基板１をＡｕメッ
キ浴内に浸け、電解Ａｕメッキ層９を形成する（図３（
ｃ）　）。ここで上記電解メッキにより形成できる非晶
質膜としては、Ｎｉ−Ｐ，Ｃｏ−Ｐ，Ｆｅ−Ｐ，Ｃｏ−
Ｎｉ−Ｐ，Ｃｏ−Ｗ，Ｆｅ−Ｗ，Ｃｒ−Ｗ，Ｆｅ−Ｍｏ
，Ｃｒ−Ｆｅなどが知られている。そして上記第２のレ
ジスト層８、給電用Ａｕ層６、密着層５、及び第１のレ
ジスト層４を順次除去して、図３（ｄ）　にその断面構
造を示すようなボンディングパッドを得る。
【００４０】この実施例では、結晶粒界が緻密な非晶質
層３０を電解メッキ法により形成しているため、上記第
１の実施例の効果に加えて、無電解メッキの触媒として
のＰｄ活性化層が不要となり、しかも電解Ａｕメッキ層
９の形成工程への移行がスムースに行うことができ、作
業性がよいという効果がある。
【００４１】なお、上記各実施例では、ＦＥＴ電極２と
電解Ａｕメッキ層９との間に導電性バッファ層として非
晶質層を形成する方法について示したが、Ｐｄ（パラジ
ウム）膜を導電性バッファ層して用いてもよい。
【００４２】次に、このようにＰｄ層を導電性バッファ
層として用いた第４及び第５の実施例について説明する
。
【００４３】図４（ａ）　及び（ｂ）　は本発明の第４
の実施例による半導体装置の製造方法の主要工程を説明
するための断面図であり、図４（ｄ）において、４０は
エピタキシャル成長しないグレインサイズが一様に０．
３以下であるＰｄ微粒子膜で、該Ｐｄ微粒子膜４０上に
電解Ａｕメッキ層９が直接形成されている。その他の点
は上記第１の実施例と同一である。
【００４４】すなわち図１（ａ）　に示す工程を経た後
、全面にＴｉ密着層５、給電用Ａｕ層６を順次スパッタ
法により形成し、その後基板をＰｄＣｌ２　液に約２分
程度浸漬してＰｄ微粒子膜４０を形成する（図４（ａ）
　）。ここではＰｄＣｌ２　液としてレッドシューマ（
日本カニゼン株式会社商品名）を純粋で５倍に希釈した
ものを用いている。またＰｄ微粒子膜４０の形成はＰｄ
Ｃｌ２　液への浸漬処理に限るものではなく、Ｐｄのス
パッタや蒸着法により行ってもよい。その後上記第２の
レジスト層８の塗布及びパターニングを行い、これをマ
スクとして上記実施例と同様にして電解Ａｕメッキ層９
を形成する（図４（ｂ）　）。
【００４５】このように第４の実施例では、粒径の小さ
いＰｄ微粒子膜４０上に電解Ａｕメッキ層９を直接形成
したので、非晶質Ｎｉ−Ｐ層を形成する工程を省略する
ことができ、このため第１実施例の効果に加えて生産性
の向上を図ることができる。またＰｄＣｌ２　液への浸
漬時間を２分程度として、Ｐｄ結晶核が成長しないよう
にしているため、表面の光沢ムラがなく、しかも粒径の
小さい電解Ａｕメッキ層９を形成することができる。
【００４６】なお、上記第４の実施例では、ＰｄＣｌ２
　液への浸漬時間を２分程度としたが、これは５分以上
であってもそれほど問題はなく、つまり浸漬時間を長く
すると、粒径が一様に大きくなるだけであり、光沢ムラ
の発生は防止することができる。
【００４７】図５は本発明の第５の実施例を示し、ここ
では、給電用Ａｕ層６を形成した後、続いて第２のレジ
スト層８の塗布及びパターニングを行い、その後ＰｄＣ
ｌ２　液への浸漬処理を行っている（図５（ａ）　）点
のみ上記第４の実施例と異なっており、その後の電解Ａ
ｕメッキ層９の形成は図５（ｂ）　に示すように上記第
４実施例と同様に行っている。この場合も上記第４の実
施例と同様の効果がある。
【００４８】図６及び図７は本発明の第６の実施例を説
明するための図であり、図６（ａ）　〜図６（ｄ）　は
イオン注入により導電性バッファ層を形成するまでの工
程、図７（ａ）　〜図７（ｃ）　はその後の工程を示し
ている。図７（ｃ）　において、６０はＴｉ密着層５と
電解Ａｕメッキ層９との間に形成された導電性バッファ
層で、給電用Ａｕ層６に部分的にイオン注入してその結
晶性を乱したものである。６ａは上記給電用Ａｕ層６に
格子状に形成されたイオン注入部分であり、この部分６
ａの結晶のグレインサイズは一様に０．３以下となって
いる。
【００４９】次に製造方法について説明する。上記給電
用Ａｕ層６を形成するまでの工程（図６（ａ）　）は、
上記第１の実施例と同一であるので、その説明を省略す
る。 図６（ａ）　の工程を経た後、全面に付加レジスト層１
１を塗布し、露光現像してレジストパターンを形成する
（図６（ｂ）　）。ここで、上記付加レジスト層１１は
約１μｍ角の矩形のレジスト残部が連続的に格子状に並
ぶようにパターニングしている。続いて上記付加レジス
ト層１１をマスクとして上記給電用Ａｕ層６に対してＳ
ｉなどのイオン１２を注入して格子状のイオン注入部６
ａを形成し、これにより導電性バッファ層６０を形成す
る（図６（ｃ）　）。その後上記付加レジスト層１１を
除去する（図６（ｄ）　）。
【００５０】次に第２のレジスト層８の塗布及びパター
ニングをしてレジストパターンを形成し（図７（ａ）　
）、これをマスクとした電解メッキにより電解Ａｕメッ
キ層９を形成する（図７（ｂ）　）。そして上記第２の
レジスト層８、導電性バッファ層６０、密着層５、及び
第１のレジスト層４を順次除去して、図７（ｃ）　にそ
の断面構造を示すようなボンディングパッドを得る。
【００５１】このように本実施例では、電解Ａｕメッキ
層の下地層である給電用Ａｕ層６上の、約１μｍ□の矩
形のレジスト残部を除く格子状の部分に選択的にイオン
注入を行っているので、電解Ａｕメッキ層９のグレイン
は成長初期において１μｍ以下であり、さらに隣接する
結晶粒間で結晶粒の成長は抑制し合うこととなり、この
ため２〜３μｍ厚程度のメッキ成長後でも結晶粒の粗大
化は起こらず、一様なメッキモフォロジーが得られる。 なお、上記各実施例では、低抵抗の金属メッキ層として
Ａｕメッキ層を例に挙げて説明したが、上記低抵抗金属
メッキ層はこれに限るものではなく、例えば銀メッキ層
や銅メッキ層でもよい。
【００５２】
【発明の効果】以上のように本発明に係る半導体装置の
製造方法によれば、その下層の結晶性をキャンセルする
導電性バッファ層を下地金属層上に形成し、該導電性バ
ッファ層上に金属メッキ層を選択的に形成し、しかもこ
の際上記導電性バッファ層として、その所定の平面パタ
ーンを有する表面領域内あるいは全表面領域にわたって
表面のきめの粗さが所定値以下に一様に小さく制御され
た層を用いるようにしたので、電解メッキ層の光沢ムラ
を大きく改善することができ、これにより電極パッド位
置の機械的な検出が容易になり、実装工程におけるオー
トボンディングなどを使った自動化の障害を排除でき、
しかも外観の美観を向上することができ、ＭＭＩＣ等の
デバイスの商品価値を高めることができる効果がある。
【００５３】またこの発明によれば、上記導電性バッフ
ァ層として非晶質層を無電解メッキによって形成するの
で、上記効果に加えて導電性バッファ層の形成をメッキ
液への浸漬のみで簡単に行うことができる効果もある。
【００５４】またこの発明によれば、上記非晶質合金層
をスパッタリングデポジションにより形成するので、無
電解メッキのための触媒層が不要となり、しかも金属密
着層、メッキ給電用金属層の形成もスパッタリングデポ
ジションであるため、これらの金属層を連続的に作業性
よく形成できる効果もある。
【００５５】またこの発明によれば、上記非晶質層を電
解メッキにより形成するので、無電解メッキの触媒とし
てのＰｄ活性化層が不要となり、しかも電解Ａｕメッキ
層の形成工程へのプロセスの移行をスムースに行うこと
ができる効果もある。
【００５６】またこの発明によれば、上記導電性バッフ
ァ層として、表面のグレインサイズを一様に０．３μｍ
以下に抑制したパラジウム膜を形成するので、導電性バ
ッファ層の形成をＰｄＣｌ２　液への浸漬、スパッタリ
ングデポジション、及び蒸着の何れか１の処理のみで簡
単に行うことができる効果もある。
【００５７】またこの発明によれば、下地金属層上に形
成したメッキ給電用金属層に、格子状の開口パターンを
有するマスクを用いてイオン注入することにより上記導
電性バッファ層を形成するので、導電性バッファ層がメ
ッキ給電用金属層を兼ねることとなり、成膜工程を簡略
化することができる効果もある。
【図面の簡単な説明】
【図１】この発明の第１の実施例による半導体装置の製
造方法におけるメッキ電極の形成工程を説明するための
断面図である。
【図２】上記メッキ電極形成工程において非晶質層の形
成を、無電解メッキに代えてスパッタリングデポジショ
ンにより行う本発明の第２の実施例を説明する断面図で
ある。
【図３】上記非晶質層の形成を、スパッタリングデポジ
ションに代えて電解メッキにより行う本発明の第３の実
施例を説明する断面図である。
【図４】図１のメッキ電極形成工程において非晶質層に
代えて、表面のきめが緻密なＰｄ膜を用いた本発明の第
４の実施例を説明する断面図である。
【図５】上記第４実施例において、上記Ｐｄ層とメッキ
マスクとの形成順序を変更した本発明の第５の実施例を
説明する断面図である。
【図６】図１のメッキ電極形成工程において非晶質層に
代えて、部分的にイオン注入を施したメッキ給電用金属
層を用いた本発明の第６の実施例を説明する断面図であ
る。
【図７】上記本発明の第６の実施例における電解Ａｕメ
ッキ層の形成工程を示す断面図である。
【図８】従来のＭＭＩＣの概略構成を示す斜視図である
。
【図９】従来のＭＭＩＣの製造方法における電解Ａｕメ
ッキ層の形成工程を説明する断面図である。
【図１０】上記従来の電解Ａｕメッキ層の形成工程にお
いてメッキ面荒れが生ずるメカニズムを説明する模式図
である。
【符号の説明】
１　　　　　　　　　　　　　　　　半導体基板２　　
　　　　　　　　　　　　　　ＦＥＴ電極３　　　　　
　　　　　　　　　　　パッシベーション膜４　　　　
　　　　　　　　　　　　第１のレジスト層４ａ　　　
　　　　　　　　　　　開口部５　　　　　　　　　　
　　　　　　Ｔｉ密着層６　　　　　　　　　　　　　
　　　給電用Ａｕ層６ａ　　　　　　　　　　　　　　
イオン注入部７　　　　　　　　　　　　　　　　Ｐｄ
活性化層８　　　　　　　　　　　　　　　　第２のレ
ジスト層８ａ　　　　　　　　　　　　　　開口部９　
　　　　　　　　　　　　　　　Ａｕ電解メッキ層９ａ
　　　　　　　　　　　　　　表面荒れ部１０　　　　
　　　　　　　　　　Ｎｉ−Ｐ非晶質層１１　　　　　
　　　　　　　　　付加レジスト層１２　　　　　　　
　　　　　　　注入イオン２０　　　　　　　　　　　
　　　非晶質合金スパッタ層３０　　　　　　　　　　
　　　　非晶質電解メッキ層４０，５０　　　　　　　
　Ｐｄ膜

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】　　下地金属層上に低抵抗の金属メッキ層
    を形成するメッキ工程を有する半導体装置の製造方法に
    おいて、上記メッキ工程は、その下層の結晶性をキャン
    セルする導電性バッファ層を上記下地金属層上に形成す
    るメッキ前工程と、該導電性バッファ層上に上記金属メ
    ッキ層を電解メッキにより選択的に形成するメッキ主工
    程とを含んでおり、上記導電性バッファ層は、その所定
    の平面パターンを有する表面領域内で、あるいは全表面
    領域にわたって表面のきめの粗さが所定値以下に一様に
    小さく制御されたものであることを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】　　請求項１記載の半導体装置の製造方法
    において、上記メッキ前工程は、半導体基板上に第１の
    レジスト膜を塗布し、パターニングにより上記下地金属
    層上に開口部を形成する第１の工程と、全面に、上記下
    地金属層との密着性の高い金属密着層、電解メッキの際
    通電用カソード電極となるメッキ給電用金属層、及び無
    電解メッキの際触媒として機能するＰｄ活性化層を順次
    スパッタリングデポジションによって積層する第２の工
    程と、上記Ｐｄ活性化層上に第２のレジスト膜を塗布し
    、パターニングにより上記下地金属層上に開口部を形成
    する第３の工程と、無電解メッキにより第２のレジスト
    膜の開口部に上記導電性バッファ層として非晶質メッキ
    膜を形成する第４の工程とを含み、上記メッキ主工程は
    、電解メッキにより上記第２のレジスト膜の開口部にＡ
    ｕメッキ層を形成する第５の工程を含むことを特徴とす
    る半導体装置の製造方法。
  3. 【請求項３】　　請求項２記載の半導体装置の製造方法
    において、上記メッキ前工程は、上記第２，第３，第４
    の工程に代えて、全面に、上記下地金属層との密着性の
    高い金属密着層、上記導電性バッファ層としての非晶質
    層、及び電解メッキの際通電用カソード電極となるメッ
    キ給電用金属層を順次スパッタリングデポジションによ
    って積層する第６の工程と、該メッキ給電用金属層上に
    第２のレジスト膜を塗布し、パターニングにより上記下
    地金属層上に開口部を形成する第７の工程とを含むこと
    を特徴とする半導体装置の製造方法。
  4. 【請求項４】　　請求項２記載の半導体装置の製造方法
    において、上記メッキ前工程は、上記第２，第３，第４
    の工程に代えて、全面に、上記下地金属層との密着性の
    高い金属密着層、及び電解メッキの際通電用カソード電
    極となるメッキ給電用金属層を順次スパッタリングデポ
    ジションにより積層する第８の工程と、該メッキ給電用
    金属層上に第２のレジスト膜を塗布し、パターニングに
    より上記下地金属層上に開口部を形成する第９の工程と
    、電解メッキにより上記第２のレジスト膜の開口部に上
    記導電性バッファ層としての非晶質メッキ層を形成する
    第１０の工程とを含むことを特徴とする半導体装置の製
    造方法。
  5. 【請求項５】　　請求項４記載の半導体装置の製造方法
    において、上記メッキ前工程は、上記第９，第１０の工
    程に代えて、ＰｄＣｌ２　液への浸漬処理、スパッタリ
    ングデポジション、あるいは蒸着により上記メッキ給電
    用金属層上に、表面のグレインサイズを一様に０．３μ
    ｍ以下に抑制したパラジウム膜を形成する第１１の工程
    と、該パラジウム膜上に第２のレジスト膜を塗布し、パ
    ターニングにより上記下地金属層上に開口部を形成する
    第１２の工程とを含むことを特徴とする半導体装置の製
    造方法。
  6. 【請求項６】　　請求項４記載の半導体装置の製造方法
    において、上記メッキ前工程は、上記第１０の工程に代
    えて、上記第２のレジスト膜の開口部に、表面のグレイ
    ンサイズを一様に０．３μｍ以下に抑制したパラジウム
    膜をＰｄＣｌ２　液への浸漬処理により形成する第１３
    の工程を含むことを特徴とする半導体装置の製造方法。
  7. 【請求項７】　　請求項４記載囲の半導体装置の製造方
    法において、上記メッキ前工程は、第９，第１０の工程
    に代えて、付加レジスト膜を塗布し、これを格子状に配
    列された一辺１μｍ程度の矩形部が残るようパターニン
    グする第１４の工程と、上記付加レジスト膜をマスクと
    してイオン注入を行い、その後該付加レジスト膜を除去
    する第１５の工程と、上記メッキ給電用金属層上に第２
    のレジスト膜を塗布し、パターニングにより上記下地金
    属層上に開口部を形成する第１６の工程とを含むことを
    特徴とする半導体装置の製造方法。
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GB9120937A GB2252669B (en) 1991-02-05 1991-10-02 Method for manufacturing a semiconductor device having gilded contact pads
US07/780,065 US5272111A (en) 1991-02-05 1991-10-21 Method for manufacturing semiconductor device contact
KR1019920001339A KR100225111B1 (ko) 1991-02-05 1992-01-30 열접착성 직물카버링 및 그 제조방법
FR9201287A FR2672426A1 (fr) 1991-02-05 1992-02-05 Procede de fabrication d'un dispositif a semiconducteurs comprenant un processus de depot de metal.

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640242C2 (de) * 1996-09-30 2002-01-10 Infineon Technologies Ag Kathodenanordnung für GTO-Thyristor
US10164162B2 (en) 2016-09-30 2018-12-25 Nichia Corporation Light emitting device, package for light emitting device, and method for manufacturing light emitting device

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550068A (en) * 1990-11-05 1996-08-27 Nippon Telegraph And Telephone Corporation Process of fabricating a circuit element for transmitting microwave signals
US5326429A (en) * 1992-07-21 1994-07-05 Seagate Technology, Inc. Process for making studless thin film magnetic head
US5820770A (en) 1992-07-21 1998-10-13 Seagate Technology, Inc. Thin film magnetic head including vias formed in alumina layer and process for making the same
JP2606547B2 (ja) * 1993-04-14 1997-05-07 日本電気株式会社 半導体装置の製造方法
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
US5767546A (en) * 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
US5707902A (en) * 1995-02-13 1998-01-13 Industrial Technology Research Institute Composite bump structure and methods of fabrication
DE69617928T2 (de) 1995-03-20 2002-07-18 Unitive Int Ltd Löthöcker-herstellungsverfahren und strukturen mit einer titan-sperrschicht
TW318321B (ja) 1995-07-14 1997-10-21 Matsushita Electric Ind Co Ltd
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
US5795818A (en) * 1996-12-06 1998-08-18 Amkor Technology, Inc. Integrated circuit chip to substrate interconnection and method
US6037248A (en) 1997-06-13 2000-03-14 Micron Technology, Inc. Method of fabricating integrated circuit wiring with low RC time delay
US6211078B1 (en) 1997-08-18 2001-04-03 Micron Technology, Inc. Method of improving resist adhesion for use in patterning conductive layers
US6030877A (en) * 1997-10-06 2000-02-29 Industrial Technology Research Institute Electroless gold plating method for forming inductor structures
US6157079A (en) * 1997-11-10 2000-12-05 Citizen Watch Co., Ltd Semiconductor device with a bump including a bump electrode film covering a projecting photoresist
US6409904B1 (en) 1998-12-01 2002-06-25 Nutool, Inc. Method and apparatus for depositing and controlling the texture of a thin film
US7204917B2 (en) * 1998-12-01 2007-04-17 Novellus Systems, Inc. Workpiece surface influencing device designs for electrochemical mechanical processing and method of using the same
US6936531B2 (en) 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6245380B1 (en) * 1999-02-11 2001-06-12 United Microelectronics Corp Method of forming bonding pad
US6457234B1 (en) * 1999-05-14 2002-10-01 International Business Machines Corporation Process for manufacturing self-aligned corrosion stop for copper C4 and wirebond
US6259161B1 (en) * 1999-06-18 2001-07-10 Mitsubishi Denki Kabushiki Kaisha Circuit electrode connected to a pattern formed on an organic substrate and method of forming the same
JP4055319B2 (ja) * 2000-02-18 2008-03-05 ソニー株式会社 半導体装置の製造方法
US6335104B1 (en) * 2000-02-22 2002-01-01 International Business Machines Corporation Method for preparing a conductive pad for electrical connection and conductive pad formed
US20090020437A1 (en) * 2000-02-23 2009-01-22 Basol Bulent M Method and system for controlled material removal by electrochemical polishing
US7932603B2 (en) 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US7265045B2 (en) 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US20060209497A1 (en) * 2003-10-03 2006-09-21 Kazuhiko Ooi Pad structure of wiring board and wiring board
US20060154084A1 (en) * 2005-01-10 2006-07-13 Massachusetts Institute Of Technology Production of metal glass in bulk form
DE102005032115A1 (de) * 2005-07-07 2007-01-11 Atotech Deutschland Gmbh Verfahren zum Fügen von Werkstücken und mikrostrukturiertes Bauteil
KR100605613B1 (ko) * 2005-07-14 2006-08-01 학교법인 포항공과대학교 소수성 표면을 갖는 고분자 기재 제조용 몰드의 제조 방법
TWI264788B (en) * 2005-12-22 2006-10-21 Advanced Semiconductor Eng Chip structure and chip manufacturing process
US7582966B2 (en) 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
US20090091028A1 (en) * 2007-10-03 2009-04-09 Himax Technologies Limited Semiconductor device and method of bump formation
US8513534B2 (en) * 2008-03-31 2013-08-20 Hitachi, Ltd. Semiconductor device and bonding material
US8652649B2 (en) 2009-07-10 2014-02-18 Xtalic Corporation Coated articles and methods
CN102412361B (zh) * 2010-09-21 2016-06-08 佳胜科技股份有限公司 层叠散热基板以及使用此层叠散热基板的电子组装结构
US9609752B1 (en) 2013-03-15 2017-03-28 Lockheed Martin Corporation Interconnect structure configured to control solder flow and method of manufacturing of same
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02198141A (ja) * 1989-01-27 1990-08-06 Nec Corp 半導体装置のバンプ電極の製造方法
JPH0312933A (ja) * 1989-06-12 1991-01-21 Nec Corp 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4871975A (ja) * 1971-12-28 1973-09-28
NL8004139A (nl) * 1980-07-18 1982-02-16 Philips Nv Halfgeleiderinrichting.
JPS61163664A (ja) * 1985-01-11 1986-07-24 Mitsubishi Electric Corp 半導体装置の製造方法
JPS62210649A (ja) * 1986-03-12 1987-09-16 Toshiba Corp 半導体装置
JPS62274673A (ja) * 1986-05-22 1987-11-28 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63318145A (ja) * 1987-06-19 1988-12-27 Mitsubishi Electric Corp 半導体装置の製造方法
JPH01132072A (ja) * 1987-11-18 1989-05-24 Yazaki Corp 端子、接点等の金メッキ部品
NL8900305A (nl) * 1989-02-08 1990-09-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02198141A (ja) * 1989-01-27 1990-08-06 Nec Corp 半導体装置のバンプ電極の製造方法
JPH0312933A (ja) * 1989-06-12 1991-01-21 Nec Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640242C2 (de) * 1996-09-30 2002-01-10 Infineon Technologies Ag Kathodenanordnung für GTO-Thyristor
US10164162B2 (en) 2016-09-30 2018-12-25 Nichia Corporation Light emitting device, package for light emitting device, and method for manufacturing light emitting device

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