NL8900305A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL8900305A
NL8900305A NL8900305A NL8900305A NL8900305A NL 8900305 A NL8900305 A NL 8900305A NL 8900305 A NL8900305 A NL 8900305A NL 8900305 A NL8900305 A NL 8900305A NL 8900305 A NL8900305 A NL 8900305A
Authority
NL
Netherlands
Prior art keywords
silicon
nickel
bath
contact holes
solution
Prior art date
Application number
NL8900305A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8900305A priority Critical patent/NL8900305A/nl
Priority to US07/475,616 priority patent/US5017516A/en
Priority to DE69012360T priority patent/DE69012360T2/de
Priority to EP90200241A priority patent/EP0382298B1/en
Priority to JP2029359A priority patent/JPH02246324A/ja
Publication of NL8900305A publication Critical patent/NL8900305A/nl

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemically Coating (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

N.V. Philips' Gloeilampenfabrieken te Eindhoven "Werkwijze voor het vervaardigen van een halfgeleiderinrichting."
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een diëlektrische laag waarin kontaktgaten worden geëtst, waarna door middel van een electroless metalliseringsbad elektrisch geleidende pluggen worden gevormd in de kontaktgaten, welke pluggen in kontakt staan met een silicium bevattend halfgeleidermateriaal.
Halfgeleiderinrichtingen, met name geintegegreerde circuits (IC's), bevatten een groot aantal transistoren en andere componenten (condensatoren, weerstanden) welke elektrisch met elkaar zijn verbonden. Metaaloxide-halfgeleider-veldeffecttransistoren (MOSFET's) worden op grote schaal toegepast in VLSI-(very large scale integration) inrichtingen. Hierbij worden de source- en draingebieden van een siliciumsubstraat voorzien van metalen kontaktpluggen welke worden aangebracht in geëtste kontaktgaten in een dunne SiC^-laag op het siliciumsubstraat. Door middel van een opgedampt of gesputterd aluminium geleiderpatroon worden de metalen pluggen onderling verbonden en daarmee de afzonderlijke transistoren. Met afnemende dimensies (submicron technology) is sputteren of opdampen van bijvoorbeeld aluminium niet geschikt voor het metalliseren van de kontaktgaten, Een geschikte methode is de electroless metallisering, waarbij uit een waterige oplossing van metaalionen en een reductiemiddel metaal selectief wordt afgescheiden in de kontaktgaten.
Een dergelijke werkwijze is bekend uit het Amerikaanse octrooischrift US 4,692,349. In de daarin beschreven werkwijze worden titaansilicide, tantaalsilicide of cobaltsilicide bevattende substraten bedekt met een diëlektrische laag. In de diëlektrische laag worden gaten geëtst welke vervolgens in een electroless nikkel- of cobaltbad worden gemetalliseerd onder vorming van kontaktpluggen. Zoals in dat octrooischrift staat vermeld is deze methode niet geschikt voor het metalliseren van een siliciumsubstraat vanwege de slechte hechting van het nikkel of cobalt aan het silicium.
De uitvinding beoogt onder meer een werkwijze voor het vervaardigen van een halfgeleiderinrichting te verschaffen zoals in de aanhef is beschreven, welke geschikt is voor het selectief metalliseren van kontaktgaten op siliciumsubstraten.
Aan deze opgave wordt volgens de uitvinding voldaan door een werkwijze zoals in de aanhef is beschreven, welke werkwijze is gekenmerkt doordat de kontaktgaten worden geëtst door middel van reactief ionen-etsen (RIE) en dat de electroless metallisering wordt voorafgegaan door een behandeling bij een temperatuur tussen 40° en 95°C in een waterige bekiemingsoplossing welke HF en tussen 0,1 en 25 mg PdC^ per liter bevat. De werking van de bekiemingsoplossing is gebaseerd op een uitwisselingsreactie tussen het zeer edele Pd en het onedele Si:
Figure NL8900305AD00031
Op het siliciumoppervlak worden Pd-kiemen gevormd welke katalytisch zijn voor de erna volgende electroless metalliseringsstap. De diëlektrische laag waarin de kontaktgaten worden geëtst, bestaat veelal uit SiC^. Ook andere diëlektrische lagen kunnen worden toegepast zoals Si^N^, Spin-on-glass (PTEOS: polytetraethoxysilaan) en kunststoffen zoals polyimide. Met deze diëlektrische materialen wordt Pd niet uitgewisseld, waardoor alleen de bodem van het kontaktgat wordt bedekt met Pd-kiemen. Alleen die oppervlakken welke voorzien zijn van Pd-kiemen worden in het electroless bad gemetalliseerd. Middels de voorgestelde bekiemingsoplossing kunnen aldus de kontaktgaten selectief worden gemetalliseerd. Voor het metalliseren van kontaktgaten met zeer kleine afmetingen (diameter ca. 1 pm; diepte ca. 1 pm) is het noodzakelijk gebleken dat de bezettingsgraad van de Pd-kiemen hoog is en de afmetingen van de Pd-kiemen klein zijn. Bekende bekiemingsoplossingen voldoen niet aan deze eis. In een artikel van L.A. D'Asaro et al in J. Electrochem. Soc. 127 (1980) 1935 - 1940 wordt een bekiemingsoplossing welke 0,33 g PdC^ per liter bevat beschreven, welke op GaAs-substraten kleine Pd-kiemen (50 - 100 8) afzet met een hoge bezettingsgraad (10 * per cm ). Op siliciumsubstraten echter worden relatief weinig en grove Pd-kiemen gevormd (500 - 2000 8; bezettingsgraad 10^ per 9 . , cm ). In een artikel van B.K. Smgh et al in J. Electrochem. Soc. 127 (1980) 2578 - 2580 wordt een bekiemingsmethode beschreven waarbij het te metalliseren silicium achtereenvolgens wordt behandeld met een Sneden een PdC^-oplossing. Uit waarnemingen van Aanvraagster blijkt deze methode voldoende fijne Pd-kiemen op te leveren, echter de methode is niet selectief ten opzichte van diëlektrische materialen zoals SiC^, Si^N^, PTEOS en kunststoffen. Deze methode is dus ongeschikt voor selectieve bekieming van silicium ten opzichte van diëlektrische materialen. Met de methode volgens de uitvinding ontstaan als gevolg van de combinatie van lage concentratie van PdC^ en verhoogde temperatuur van de bekiemingsoplossing snel en veel Pd-kiemen welke vervolgens zeer langzaam aangroeien. Voor een voldoende fijne bekieming is een temperatuur van de bekiemingsoplossing nodig van tenminste 40°C. Een praktische bovengrens is 95°C in verband met de verdampingssnelheid van de oplossing. Indien de concentratie aan PdC^ in de bekiemingsoplossing groter wordt dan 25 mg per liter ontstaan te grove Pd-kiemen. Een praktische ondergrens bedraagt 0,1 mg PdC^ per liter, daai bij lagere concentraties de bekieming te langzaam verloopt. Het HF in de bekiemingsoplossing zorgt voor verwijdering van de natuurlijke (native) oxidehuid op het silicium. De HF concentratie is niet kritisch; een praktisch waarde ligt tussen 0,01 en 10 gew. %. Met te weinig HF wordt de natuurlijke oxidehuid op het silicium onvoldoende verwijderd; te veel HF veroorzaakt nadelige aantasting van de diëlektrische laag van Si02- Indien gewenst kan de bekiemingsstap worden voorafgegaan door een behandeling bij kamertemperatuur in een waterige oplossing van 1 gew. % HF.
De kontaktgaten in de diëlektrische laag dienen te worden geëtst door middel van reactief ionen-etsen (RIE), ook bekend onder de naam plasma-etsen. Hiervoor wordt een argon en fluorhoudend plasma gebruikt, bijvoorbeeld uitgaande van een gasmengsel van CHF3 en
Ar. Met deze etsmethode kunnen kontaktgaten worden geëtst met 'kleine diameter (0,5 a 1 pm) zonder het probleem van onderetsen. De gevormde kontaktgaten hebben rechte, steile wanden waarbij de bodems gevormd door het siliciumsubstraat extra actief worden voor de erna volgende bekiemingsstap. Plasmageëtst silicium vertoont circa 10-100 x meer kiemen dan ongeëtst silicium. Als etsmasker voor het RIE-etsen van de diëlektrische laag kunnen de gebruikelijke fotolakken dienen (resists) welke na belichting via een geschikt schaduwmasker worden ontwikkeld. Met de methode volgens de uitvinding worden selectief kleine Pd-kiemen (ca.
200 8) op het silicium gevormd met een voldoende hoge bezettingsgraad 11 o (ca. 10 per cnr), waarbij het te metalliseren kontaktgat een diameter van ca. 1 pm kan hebben. De hierna volgende metalliseringsstap kan worden uitgevoerd met de gebruikelijke electrolessbaden, zoals die voor nikkel, cobalt, goud, paladium, koper of legeringen van deze metalen met andere metalen zoals wolfraam, waarbij een goed hechtende metaalplug wordt gevormd. In plaats van siliciumsubstraten, zoals n-Si, p-Si en polysilicium en amorf silicium (a-Si:H) kunnen ook silicides, zoals TiSi2 en C0S12 worden gemetalliseerd met de methode volgens de uitvinding. De in VLSI-inrichtingen gebruikelijke barrièrematerialen zoals TiW, W en TiN kunnen met de methode volgens de uitvinding eveneens worden gemetalliseerd. Ofschoon de laatstgenoemde materialen reeds katalytisch zijn voor electroless metallisering, zal de aanwezigheid van Pd-kiemen de betrouwbaarheid van de metallisering sterk verbeteren omdat Pd zeer aktief is voor de initiatie van het proces. Juist bij VLSI-inrichtingen, waarbij miljoenen kontaktgaten gemetalliseerd dienen te worden, is een betrouwbare initiatie en metallisatie van essentieel belang.
Een voorkeursuitvoeringsvorm van de werkwijze volgens de uitvinding is daardoor gekenmerkt dat een PdC^-concentratie van 5 mg per liter wordt toegepast, waarbij de temperatuur van de bekiemingsoplossing 70°C bedraagt. Bij een dergelijke behandeling ontstaan in 1 minuut Pd-kiemen van ca. 200 £ met een bezettingsgraad van 10' per cm .
Een andere voorkeursuitvoeringsvorm van de werkwijze volgens de uitvinding is daardoor gekenmerkt dat als electroless metalliseringsbad een alkalivrij zuur nikkelbad wordt toegepast. Een voordeel van zure nikkelbaden ten opzichte van basische nikkelbaden is dat de afgescheiden nikkellaag lagere inwendige spanningen vertoont hetgeen o.a. ten goede komt aan de hechting. Alkalivrije nikkelbaden hebben bovendien het voordeel dat het oppervlak van de afgescheiden nikkellaag glad van uiterlijk is. Dit is vooral van voordeel indien zich op een siliciumplek kontaktgaten van ongelijke diepte bevinden.
Dergelijke diepteverschillen kunnen optreden als gevolg van laagdikteverschillen in de diëlektrische laag of als gevolg van de opbouw van de halfgeleiderinrichting. Wanneer een diep kontaktgat volledig gemetalliseerd wordt, zal de metaallaag in minder diepe kontaktgaten boven de diëlektrische laag uitgroeien. Bij gebruikelijke nikkelbaden vertoont het oppervlak van de nikkellaag een korrelige structuur en groeit de nikkellaag in de vorm van korrels over het oppervlak van de diêlektrische laag. Deze korrels hechten slecht en kunnen gemakkelijk loslaten in de verdere procesbewerkingen en aldaar schadelijke effecten teweegbrengen. Bovendien kunnen kortsluitingen tussen de kontaktpluggen ontstaan. Bij gebruik van alkalivrije nikkelbaden verkrijgt de plug in een ondiep kontaktgat een glad halfbolvormig nikkeloppervlak. Het gevaar voor losraken van nikkeldeeltjes en kortsluiting wordt hierdoor voorkomen.
Een veel gebruikt reductiemiddel in electroless nikkelbaden is hypofosfiet. Uit deze baden wordt naast nikkel tevens fosfor neergeslagen. Indien fosfor ongewenst is vanwege de halfgeleidende eigenschappen van het silicium (door diffusie van P in Si), kan de metallisering eerst uitgevoerd worden met een electroless nikkelbad met hydrazine als reductiemiddel. Dit laatste bad geeft zuiver nikkel, echter met een slechtere morfologie. Na een bepaalde laagdikte, verkregen uit het nikkel-hydrazinebad, wordt verder gemetalliseerd in bovengenoemd alkalivrij electroless nikkelbad, waardoor de pluggen alsnog een glad oppervlak verkrijgen. Op deze wijze worden de gunstige materiaaleigenschappen van het nikkel-hydrazinebad gecombineerd met de uitstekende morfologie van het alkalivrije nikkelbad.
Een geschikte uitvoeringsvorm van de werkwijze volgens de uitvinding is daardoor gekenmerkt dat als silicium bevattend halfgeleidermateriaal silicium wordt toegepast. Het silicium kan n- of p-Si zijn of polysilicium. Zoals hierboven vermeld, kan met de bekende bekiemingsmethoden silicium ofwel niet-selectief ofwel niet-doeltreffend bekiemd worden. Met de methode volgens de uitvinding kunnen alle gebruikelijke silicium bevattende halfgeleidermaterialen selectief en hechtend worden gemetalliseerd.
De uitvinding wordt toegelicht aan de hand van uitvoeringsvoorbeelden en aan de hand van tekeningen, waarin
Figuur 1a - f schematisch een aantal stappen weergeeft in een werkwijze volgens de uitvinding, en
Figuur 2 schematisch een doorsnede weergeeft van een deel van een halfgeleiderinrichting waarin zich kontaktgaten van ongelijke diepte bevinden.
Uitvoerinqsvoorbeeld 1
In Figuur 1a is met verwijzingscijfer 1 een deel van een p-siliciumsubstraat weergegeven. Met behulp van een gebruikelijk CVD-proces wordt het siliciumsubstraat bedekt met een 0,7 μια dikke laag S1O2, welke is weergegeven met verwijzingscijfer 2. De S^-laag wordt door middel van opspinnen bedekt met een 1,5 pm dikke positieve fotolaklaag 3 (HPR 204 van Hunt). Door belichting via een masker en ontwikkelen wordt een opening 4 (Fig. 1b) gevormd in de fotolaklaag. In de Si02-laag wordt vervolgens een kontaktgat 5 met een diameter van 1 pm (Fig. 1c) geëtst door middel van reactief ionen etsen (RIE). Hiertoe wordt het substraat geplaatst in een Perkin-Elmer Omni-etch 10.000 reactor. De samenstelling van het gasmengsel is hierbij 293 sccm (standaard cm per minuut) Ar, 31 sccm CF4 en 35 seem CHF3. Hierna worden de fotolaklaag 3 en de organische residuen die tijdens het RIE-etsen zijn gevormd verwijderd met een 02“Plasma Barrel reactor. De plakken worden vervolgens chemisch gereinigd in rokend HNO3. Het bekiemen van het siliciumsubstraat vindt plaats in een waterige bekiemingsoplossing van 70°C gedurende 1 minuut. Deze bekiemingsoplossing heeft de volgende samenstelling: 5 mg PdCl2 per liter 175 pl HC1(36 gew. %) per liter 1 gew. % HF.
Tijdens het bekiemen wordt de oplossing geroerd. Op het siliciumsubstraat ontstaat een laag van Pd-kiemen 6 (Fig. 1e) met een gemiddelde 11 kiemgrootte van ca. 200 S en een bezettingsgraad van ca. 10 per
O
cm . Op het S^-oppervlak ontstaan geen Pd-kiemen. Vervolgens wordt het kontaktgat vernikkeld, waarbij een nikkelen plug 7 (Fig. 1f) ontstaat, in een bad met de volgende samenstelling per liter water: 20 g Ni Cl 2 6%0 16 g natriumsuccinaat 10 g NaH2P02 2 g natriumacetaat
Het bad wordt met behulp van zoutzuur op een pH van 4.5 gebracht. De temperatuur van het bad bedraagt 70°C. Na 10 minuten is het kontaktgat volledig en hechtend gemetalliseerd. De pluggen hebben een enigszins ruw oppervlak en vertonen bolvormige uitgroeisels zodra het nikkeloppervlak de rand van het S^-oppervlak heeft bereikt.
Uitvoeringsvoorbeeld 2
In Figuur 2 zijn met verwijzingscijfers 27 en 27' gemetalliseerde diepe kontaktgaten (pluggen) en met cijfer 23 een gemetalliseerd kontaktgat (plug) met geringere diepte weergegeven, zoals deze voorkomen in een MOSFET-halfgeleiderinrichting. In deze figuur is met cijfer 21 een p-Si substraat weergegeven, waarop zich een Si02-laag 22 bevindt. In het Si-substraat bevinden zich source- en draingebieden 30 en 31 van n-Si. Op het Si-substraat is een dunne laag 29 Si02 aangebracht door middel van thermische oxidatie. Op deze thermische oxidelaag bevindt zich een gate-elektrode 32 van polysilicium.
Voor de vervaardiging van de pluggen 27, 27' en 23 wordt uitvoeringsvoorbeeld 1 herhaald, echter onder toepassing van een natrium-en chloridevrij electroless nikkelbad met de volgende samenstelling per liter water: 4,3 g nikkelacetaat 15.7 g nikkelsulfaat 11.7 g barnsteenzuur (succinic acid) 15 g H3PO2 (50 gew. % in water).
Met ammonia wordt de pH op 4,5 gebracht. De temperatuur van het bad bedraagt 70°C. De metallisering wordt gestopt wanneer oppervlakken 37 en 37' van de pluggen 27 en 27' het niveau bereikt hebben van oppervlak 35 van de Si02-laag 22. De gevormde plug 23 heeft bij toepassing van genoemd nikkelbad een glad, bolvormig buitenoppervlak 33 zonder enige uitgroeisels aan de plug of losse nikkeldeeltjes langs de rand van de plug. Op deze manier wordt laterale groei van het electroless nikkel langs het oppervlak 35 van de Si02-laag onderdrukt en wordt kortsluiting tussen de pluggen 27, 27'en 23 voorkomen.
Verqeliikinqsvoorbeeld 1
Een silicium substraat wordt RIE-geëtst en bekiemd volgens uitvoeringsvoorbeeld 1, echter de temperatuur van de bekiemingsoplossing bedraagt 20°C. Na dompeling in het electroless nikkelbad treedt geen metallisering van het silicium op. Uit microscopisch onderzoek van het siliciumoppervlak vóór de metalliseringsstap blijkt dat de Pd-kiemen een deeltjesgrootte van ca.
200 8 bezitten, echter de bezettingsgraad is zeer laag (5.10® per cm2).
Vergeli ikingsvoorbeeld 2
Vergelijkingsvoorbeeld 1 wordt herhaald met een bekiemingsoplossing welke (i.p.v. 5) 50 mg PdC^ per liter water bevat, waarbij de temperatuur van de bekiemingsoplossing 20°C bedraagt. Na dompeling in het electroless nikkelbad treedt geen metallisering van het silicium op. Uit microscopisch onderzoek van het siliciumoppervlak vóór de metalliseringsstap blijkt dat de Pd-kiemen een deeltjesgrootte van ca. 400 8. bezitten, waarbij de bezettingsgraad Q Λ ca. 2.10 per cm bedraagt.
Vergelijkingsvoorbeeld 3
Vergelijkingsvoorbeeld 1 wordt herhaald met een bekiemingsoplossing welke (i.p.v. 5) 50 mg PdClj per liter water bevat, waarbij de temperatuur van de bekiemingsoplossing 70°C bedraagt.
Hierbij wordt het silicium geheel bedekt met een poreus Pd-neerslag.
De deeltjesgrootte bedraagt ca. 2000 8. In dit geval is het substraat "overgeactiveerd".
Veraelijkingsvoorbeeld 4
Een siliciumsubstraat (monitor wafer) wordt bekiemd in een bekiemingsoplossing volgens uitvoeringsvoorbeeld 1. De bekiemingsstap wordt niet voorafgegaan door een RIE-etsbehandeling. Na dompeling in het electroless nikkelbad treedt geen metallisering op. Uit microscopisch onderzoek van het siliciumoppervlak blijkt dat de Pd-kiemen een deeltjesgrootte van circa 400 8 bezitten, waarbij de bezettingsgraad circa 5.10 per cm bedraagt.
Vergelijkingsvoorbeeld 5
Een siliciumsubstraat (monitor wafer) wordt onderworpen aan een RIE-etsbehandeling. Vervolgens wordt het behandelde oppervlak geëtst in een HF/CrOj-oplossing waarbij circa 0,5 pm silicium wordt verwijderd. Vervolgens wordt het oppervlak bekiemd in een bekiemingsoplossing volgens uitvoeringsvoorbeeld 1. Na dompeling in het electroless nikkelbad treedt geen metallisering op. Uit microscopisch onderzoek van het siliciumoppervlak blijkt dat de Pd-kiemen een deeltjesgrootte van circa 400 8 bezitten, waarbij de bezettingsgraad ο η circa 5.10 per cm . Blijkbaar wordt het door een RIE-etsbehandeling verkregen geactiveerde siliciumoppervlak door een chemische etsbehandeling te niet gedaan.
Ofschoon in deze aanvrage het metalliseren van kontaktgaten onder vorming van elektrisch geleidende pluggen in één enkele diëlektrische laag wordt beschreven, zal het aan de vakman duidelijk zijn dat de beschreven methode ook kan worden toegepast voor het aanbrengen van elektrisch geleidende pluggen in multilaagssystemen ter verkrijging van interconnecties tussen boven elkaar liggende geleiderpatronen.

Claims (4)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een diëlektrische laag waarin kontaktgaten worden geëtst, waarna door middel van een electroless metalliseringsbad elektrisch geleidende pluggen worden gevormd in de kontaktgaten, welke pluggen in kontakt staan met een silicium bevattend halfgeleidermateriaal, met het kenmerk, dat de kontaktgaten worden geëtst door middel van reactief ionen-etsen (RIE) en dat de electroless metallisering wordt voorafgegaan door een behandeling bij een temperatuur tussen 40° en 95°C in een waterige bekiemingsoplossing welke HF en tussen 0,1 en 25 mg PdC^ per liter bevat.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat een PdCl2-concentratie van 5 mg per liter wordt toegepast, waarbij de temperatuur van de bekiemingsoplossing 70°C bedraagt.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat als electroless metalliseringsbad een alkalivrij zuur nikkelbad wordt toegepast.
4. Werkwijze volgens conclusie 1, 2 of 3, met het kenmerk, dat als silicium bevattend halfgeleidermateriaal silicium wordt toegepast.
NL8900305A 1989-02-08 1989-02-08 Werkwijze voor het vervaardigen van een halfgeleiderinrichting. NL8900305A (nl)

Priority Applications (5)

Application Number Priority Date Filing Date Title
NL8900305A NL8900305A (nl) 1989-02-08 1989-02-08 Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US07/475,616 US5017516A (en) 1989-02-08 1990-02-02 Method of manufacturing a semiconductor device
DE69012360T DE69012360T2 (de) 1989-02-08 1990-02-02 Verfahren zum Herstellen einer Halbleiteranordnung beim stromlosen Abscheiden von Metall.
EP90200241A EP0382298B1 (en) 1989-02-08 1990-02-02 Method of manufacturing a semiconductor device using electroless metallisation
JP2029359A JPH02246324A (ja) 1989-02-08 1990-02-08 半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8900305 1989-02-08
NL8900305A NL8900305A (nl) 1989-02-08 1989-02-08 Werkwijze voor het vervaardigen van een halfgeleiderinrichting.

Publications (1)

Publication Number Publication Date
NL8900305A true NL8900305A (nl) 1990-09-03

Family

ID=19854095

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8900305A NL8900305A (nl) 1989-02-08 1989-02-08 Werkwijze voor het vervaardigen van een halfgeleiderinrichting.

Country Status (5)

Country Link
US (1) US5017516A (nl)
EP (1) EP0382298B1 (nl)
JP (1) JPH02246324A (nl)
DE (1) DE69012360T2 (nl)
NL (1) NL8900305A (nl)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9002163A (nl) * 1990-10-05 1992-05-06 Philips Nv Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
NL9100039A (nl) * 1991-01-11 1992-08-03 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen van de halfgeleiderinrichting.
JP2731040B2 (ja) * 1991-02-05 1998-03-25 三菱電機株式会社 半導体装置の製造方法
NL9100241A (nl) * 1991-02-12 1991-08-01 Koninkl Philips Electronics Nv Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
US5246732A (en) * 1991-07-16 1993-09-21 U.S. Philips Corporation Method of providing a copper pattern on a dielectric substrate
US5515604A (en) * 1992-10-07 1996-05-14 Fujitsu Limited Methods for making high-density/long-via laminated connectors
US5462897A (en) * 1993-02-01 1995-10-31 International Business Machines Corporation Method for forming a thin film layer
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5595943A (en) * 1994-06-30 1997-01-21 Hitachi, Ltd. Method for formation of conductor using electroless plating
DE19705745C2 (de) * 1997-02-14 2002-02-07 Fraunhofer Ges Forschung Verfahren zum Bilden einer strukturierten Metallisierung auf einem Halbleiterwafer
US6136693A (en) * 1997-10-27 2000-10-24 Chartered Semiconductor Manufacturing Ltd. Method for planarized interconnect vias using electroless plating and CMP
KR100559032B1 (ko) * 1998-12-30 2006-06-19 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
US6083834A (en) * 1999-01-19 2000-07-04 Taiwan Semiconductor Manufacturing Company Zincate catalysis electroless metal deposition for via metal interconnection
KR100387257B1 (ko) * 1999-12-28 2003-06-11 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
JP2004064039A (ja) * 2002-06-07 2004-02-26 Fuji Photo Film Co Ltd パターン形成方法及びパターン形成装置
US7005379B2 (en) 2004-04-08 2006-02-28 Micron Technology, Inc. Semiconductor processing methods for forming electrical contacts
US7087972B1 (en) * 2005-01-31 2006-08-08 Freescale Semiconductor, Inc. Magnetoelectronic devices utilizing protective capping layers and methods of fabricating the same
US20060188659A1 (en) * 2005-02-23 2006-08-24 Enthone Inc. Cobalt self-initiated electroless via fill for stacked memory cells
FR2909802A1 (fr) * 2006-12-07 2008-06-13 Commissariat Energie Atomique Procede de fabrication d'une couche de siliciure ou de germano-siliciure sur des zones conductrices en silicium ou alliage silicium-germanium d'un substrat
US7501345B1 (en) * 2008-03-28 2009-03-10 International Business Machines Corporation Selective silicide formation by electrodeposit displacement reaction
US9570571B1 (en) * 2015-11-18 2017-02-14 International Business Machines Corporation Gate stack integrated metal resistors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3415679A (en) * 1965-07-09 1968-12-10 Western Electric Co Metallization of selected regions of surfaces and products so formed
DE1299769B (de) * 1966-08-26 1969-07-24 Bosch Gmbh Robert Verfahren zur Kontaktierung einer Halbleiteranordnung
NL7200437A (nl) * 1972-01-12 1973-07-16
US3993799A (en) * 1974-10-04 1976-11-23 Surface Technology, Inc. Electroless plating process employing non-noble metal hydrous oxide catalyst
US4419390A (en) * 1977-06-06 1983-12-06 Nathan Feldstein Method for rendering non-platable semiconductor substrates platable
US4321283A (en) * 1979-10-26 1982-03-23 Mobil Tyco Solar Energy Corporation Nickel plating method
US4297393A (en) * 1980-02-28 1981-10-27 Rca Corporation Method of applying thin metal deposits to a substrate
US4634468A (en) * 1984-05-07 1987-01-06 Shipley Company Inc. Catalytic metal of reduced particle size
US4692349A (en) * 1986-03-03 1987-09-08 American Telephone And Telegraph Company, At&T Bell Laboratories Selective electroless plating of vias in VLSI devices
WO1987005338A1 (en) * 1986-03-04 1987-09-11 Ishihara Chemical Co., Ltd. Palladium-base electroless plating solution

Also Published As

Publication number Publication date
DE69012360T2 (de) 1995-04-20
DE69012360D1 (de) 1994-10-20
JPH02246324A (ja) 1990-10-02
EP0382298B1 (en) 1994-09-14
US5017516A (en) 1991-05-21
EP0382298A1 (en) 1990-08-16

Similar Documents

Publication Publication Date Title
NL8900305A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US7205228B2 (en) Selective metal encapsulation schemes
US6436816B1 (en) Method of electroless plating copper on nitride barrier
US6495200B1 (en) Method to deposit a seeding layer for electroless copper plating
US6479384B2 (en) Process for fabricating a semiconductor device
US6180523B1 (en) Copper metallization of USLI by electroless process
US5169680A (en) Electroless deposition for IC fabrication
US6326303B1 (en) Copper electroless deposition on a titanium-containing surface
US6221763B1 (en) Method of forming a metal seed layer for subsequent plating
US7446415B2 (en) Method for filling electrically different features
US7407605B2 (en) Manufacturable CoWP metal cap process for copper interconnects
JPS62271454A (ja) Vlsiデバイス中の開口の選択無電界メツキ方法
US5198389A (en) Method of metallizing contact holes in a semiconductor device
US7064065B2 (en) Silver under-layers for electroless cobalt alloys
US6875260B2 (en) Copper activator solution and method for semiconductor seed layer enhancement
JP2005536628A (ja) 無電解堆積法
JPH02113530A (ja) 半導体素子の製造方法
TW512185B (en) Method of electroless plating metal lines on nitride barrier
TW411569B (en) Method of using the electroless plating technology to fabricate the copper/gold connections in integrated circuits
JP2001023987A (ja) 半導体装置の製造方法
JPH02161722A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed