KR100559032B1 - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 포토레지스트 패턴을 이용한 식각 공정으로 층간 절연막의 일부분을 식각 하여 하부 금속 배선이 노출되는 비아홀을 형성하고, 무전해 도금법으로 콘택홀 내에 금속을 채운 후에 포토레지스트 패턴을 제거하여 콘택 플러그를 형성하므로써, 기존의 텅스텐 등과 같은 금속 매립 및 에치 백 공정을 이용하는 콘택 플러그 형성 공정보다 제조 공정 단계 및 공정 소요 시간을 줄일 수 있어, 제품의 제조 단가를 낮출 수 있고, 제품의 생산성을 증대시킬 수 있으며, 콘택 저항을 개선할 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 콘택 플러그(contact plug) 형성 방법에 관한 것으로, 특히 단순 공정으로 비아홀(via hole)을 양호하게 매립할 수 있도록 콘택 플러그 형성 공정을 개선하여, 제품의 제조 단가를 낮출 수 있고, 제품의 생산성을 증대시킬 수 있으며, 콘택 저항을 개선할 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화 되어감에 따라 하부 금속 배선과 상부 금속 배선간을 전기적으로 연결시켜 주기 위한 비아홀의 크기는 점점 작아지고 그 깊이는 깊어져가는 추세이다. 이에 따라 금속 콘택 공정시 비아홀을 양호하게 매립하기가 어렵다. 이를 해결하기 위한 방안으로 비아홀 내부를 텅스텐 등과 같은 금속으로 먼저 매립하여 콘택 플러그를 형성한 다음에 콘택 플러그와 연결되는 상부 금속 배선을 형성하였다.
도 1a 내지 도 1d는 종래 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11)이 제공되고, 그 상부에 하부 금속 배선(12)을 형성한다. 하부 금속 배선(12)을 포함한 기판(11) 상에 층간 절연막(13)을 형성한다. 층간 절연막(13) 상에 비아홀이 형성될 부위가 개방된 포토레지스트 패턴(photoresist pattern; 41)을 형성한 후, 포토레지스트 패턴(41)을 식각 마스크로 한 식각 공정으로 층간 절연막(13)의 일부를 식각 하여 하부 금속 배선(12)이 노출되는 비아홀(via hole; 14)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(41)을 제거한 후, 비아홀(14)을 포함한 층간 절연막(13) 상에 장벽 금속층(barrier metal layer; 15) 및 텅스텐층(16)을 순차적으로 형성한다. 비아홀(14)의 애스팩트 비(aspect ratio)가 클 경우 보이드(void)가 발생된다.
도 1c를 참조하면, 텅스텐층(16)을 전면 식각 하여 비아홀(14) 내에 텅스텐 플러그(16A)를 형성하되, 비아홀(14) 주변에 텅스텐 잔류물(residue)이 존재하지 않도록 하기 위해 텅스텐층(16)을 과도 식각 공정으로 전면 식각 해야 한다. 이때, 텅스텐 플러그(16A) 상에는 홀 리세스(hole recess)가 생기게 된다.
도 1d를 참조하면, 텅스텐 플러그(16A)를 포함한 전체 구조상에 습윤층(wetting layer; 17)을 형성한 후, 알루미늄층(18) 및 반사 방지막(19)을 형성하고, 패터닝하여 상부 금속 배선을 형성한다.
상기한 종래 콘택 플러그 형성 방법은 텅스텐으로 콘택 플러그를 형성한다. 텅스텐은 비교적 비저항이 높아 고속화를 요구하는 차세대 고집적 반도체 소자에 적용하기에는 한계가 있어, 최근에는 텅스텐 플러그를 이용하지 않고 텅스텐 보다 비저항이 낮은 알루미늄을 매립 특성이 우수한 화학기상증착(CVD)법으로 매립 공정을 수행하고 있다. 이러한 기술은 'Applied'사에 의해 특허로 고안된 "Cool-Al" 공정이 대표적이다. " Cool-Al" 공정은 장벽 금속층 위에 금속-유기 화학기상증착(MOCVD)법으로 약 500Å 두께로 얇게 알루미늄을 증착하고, 이후 물리기상증착(PVD)법으로 알루미늄을 두껍게 증착하는 기술이다. 이 공정은 아직 상용화 단계가 아니며, 또한 공정 단가가 매우 높은 단점이 있다.
따라서, 본 발명은 단순 공정으로 비아홀을 양호하게 매립할 수 있도록 콘택 플러그 형성 공정을 개선하여, 제품의 제조 단가를 낮출 수 있고, 제품의 생산성을 증대시킬 수 있으며, 콘택 저항을 개선할 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택 플러그 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판이 제공되고, 그 상부에 하부 금속 배선을 형성하는 단계; 상기 하부 금속 배선을 포함한 기판 상에 층간 절연막을 형성한 후, 상기 층간 절연막 상에 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 층간 절연막에 상기 하부 금속 배선이 노출되는 비아홀을 형성하는 단계; 무전해 도금법으로 비아홀 내에 콘택 플러그를 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(21)이 제공되고, 그 상부에 하부 금속 배선(22)을 형성한다. 하부 금속 배선(22)을 포함한 기판(21) 상에 층간 절연막(23)을 형성한다. 층간 절연막(23) 상에 비아홀이 형성될 부위가 개방된 포토레지스트 패턴(photoresist pattern; 51)을 형성한 후, 포토레지스트 패턴(51)을 식각 마스크로 한 식각 공정으로 층간 절연막(23)의 일부를 식각 하여 하부 금속 배선(22)이 노출되는 비아홀(via hole; 24)을 형성한다.
도 2b를 참조하면, 하부 금속 배선(22)을 캐소드(cathode)로 사용한 무전해(electroless) 도금법으로 개방된 비아홀(24) 내에만 금속을 채워 콘택 플러그(36)를 형성한다. 이때, 포토레지스트 패턴(51)에 의해 덮여진 부분에는 화학적 반응이 일어나지 않아 금속이 증착되지 않지만, 갈바니 전기 반응(galvanic reaction)에 의해 포토레지스트 패턴(51) 상에 금속 잔류물(36)이 성장될 수도 있다.
상기에서, 콘택 플러그(36)는 구리(Cu), 크롬(Cr), 니켈(Ni), 은(Ag), 금(Au), 코발트(Co), 몰리브덴(Mo), 백금(Pt) 등 무전해 도금이 가능한 모든 금속을 사용하여 형성된다. 무전해 도금법은 웨이퍼를 페이스 다운(face down) 방식으로 무전해 도금 용해액 위에 띄우거나, 웨이퍼를 페이스 업(face up) 방식으로 무전해 도금 용해액 아래에 위치시키거나, 웨이퍼를 수직으로 위치시켜, 웨이퍼(cathode 역할을 함)를 회전시키거나, 애노드(anode)를 회전시키면서 실시한다. 무전해 도금법은 DC, AC, RF 전류 소오스를 사용하거나 펄스 전류 소오스(pulsed current source)를 사용하거나 역 펄스 전류 소오스(reverse pulsed current source)를 사용한다.
도 2c는 포토레지스트 패턴(51)을 제거하여 콘택 플러그(36) 형성을 완료한 상태가 도시된다. 포토레지스트 패턴(51)은 ACT 세정 용액(ACT cleaning solution)과 같은 포토레지스트 제거용액에 담그어 제거하며, 이때 금속 잔류물(36A)도 함께 제거된다.
도 2d를 참조하면, 콘택 플러그(36)를 포함한 전체 구조상에 습윤층(wetting layer; 27)을 형성한 후, 알루미늄층(28) 및 반사 방지막(29)을 형성하고, 패터닝하여 상부 금속 배선을 형성한다.
상기한 본 발명의 실시예에 의한 콘택 플러그 형성 기술은 반도체 소자가 고집적화 되어감에 따라 비아홀의 애스팩트 비가 커지고, 이로 인하여 스퍼터링 방식으로는 알루미늄을 완전하게 매립하는 것이 불가능하며, 또한 스퍼터링 기술보다 매립이 우수한 화학기상증착 방식은 아직 상용화되지 않은 상황에서 새로운 비아홀 매립 기술이다. 또한, 본 발명의 콘택 플러그 형성 기술은 비아홀 형성 후에 노출되는 하지층을 캐소드로 하여 제조 단가가 월등히 저렴한 무전해 도금법에 의해 노출된 부위에서만 금속을 선택적으로 증착하므로써, 공정의 단순화 및 생산 단가를 낮출 수 있는 실용적인 기술이다.
상술한 바와 같이, 본 발명은 포토레지스트 패턴을 이용한 식각 공정으로 층간 절연막의 일부분을 식각 하여 하부 금속 배선이 노출되는 비아홀을 형성하고, 무전해 도금법으로 콘택홀 내에 금속을 채운 후에 포토레지스트 패턴을 제거하여 콘택 플러그를 형성하므로써, 기존의 텅스텐 등과 같은 금속 매립 및 에치 백 공정을 이용하는 콘택 플러그 형성 공정보다 제조 공정 단계 및 공정 소요 시간을 줄일 수 있어, 제품의 제조 단가를 낮출 수 있고, 제품의 생산성을 증대시킬 수 있으며, 콘택 저항을 개선할 수 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 기판 12, 22: 하부 금속 배선
13, 23: 층간 절연막 14, 24: 비아홀
15: 장벽 금속층 16: 텅스텐층
16A: 텅스텐 플러그 17, 27: 습윤층
18, 28: 알루미늄층 19, 29: 반사 방지막
36: 콘택 플러그 36A: 금속 잔류물
41, 51: 포토레지스트 패턴
Claims (4)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판이 제공되고, 그 상부에 하부 금속 배선을 형성하는 단계;상기 하부 금속 배선을 포함한 기판 상에 층간 절연막을 형성한 후, 상기 층간 절연막 상에 포토레지스트 패턴을 형성하는 단계;포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 층간 절연막에 상기 하부 금속 배선이 노출되는 비아홀을 형성하는 단계;무전해 도금법으로 비아홀 내에 콘택 플러그를 형성하는 단계; 및상기 포토레지스트 패턴 제거시 상기 포토레지스트 패턴 상부에 성장된 금속 잔류물도 동시에 제거되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 하부 금속 배선이 캐소드 역할을 하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 콘택 플러그는 구리(Cu), 크롬(Cr), 니켈(Ni), 은(Ag), 금(Au), 코발트(Co), 몰리브덴(Mo) 및 백금(Pt) 중 적어도 어느 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 포토레지스트 패턴은 ACT 세정 용액으로 제거하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
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| KR1019980061360A KR100559032B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체 소자의 콘택 플러그 형성 방법 |
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| KR (1) | KR100559032B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR101616044B1 (ko) | 2009-07-03 | 2016-04-28 | 삼성전자주식회사 | 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자 |
Citations (6)
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|---|---|---|---|---|
| JPS63318750A (ja) * | 1987-06-22 | 1988-12-27 | Nec Corp | 半導体装置の製造方法 |
| JPH02246324A (ja) * | 1989-02-08 | 1990-10-02 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| JPH04307736A (ja) * | 1991-04-04 | 1992-10-29 | Canon Inc | 微細多層構造半導体素子の配線方法 |
| JPH06204343A (ja) * | 1992-12-28 | 1994-07-22 | Toshiba Corp | 半導体装置の製造方法 |
| US5674787A (en) * | 1996-01-16 | 1997-10-07 | Sematech, Inc. | Selective electroless copper deposited interconnect plugs for ULSI applications |
| KR19990015599A (ko) * | 1997-08-07 | 1999-03-05 | 윤종용 | 무전해 도금을 이용한 반도체장치의 듀얼 다마슨금속 배선층 형성방법 |
-
1998
- 1998-12-30 KR KR1019980061360A patent/KR100559032B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
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