KR100472856B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100472856B1
KR100472856B1 KR10-2002-0085427A KR20020085427A KR100472856B1 KR 100472856 B1 KR100472856 B1 KR 100472856B1 KR 20020085427 A KR20020085427 A KR 20020085427A KR 100472856 B1 KR100472856 B1 KR 100472856B1
Authority
KR
South Korea
Prior art keywords
metal wiring
semiconductor device
metal layer
electroless plating
barrier metal
Prior art date
Application number
KR10-2002-0085427A
Other languages
English (en)
Other versions
KR20040058909A (ko
Inventor
민우식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2002-0085427A priority Critical patent/KR100472856B1/ko
Publication of KR20040058909A publication Critical patent/KR20040058909A/ko
Application granted granted Critical
Publication of KR100472856B1 publication Critical patent/KR100472856B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 듀얼 다마신 패턴을 통해 노출된 하부 금속 배선을 포함한 층간 절연막의 전체 표면에 형성된 장벽 금속층 중에서 하부 금속 배선 상부에 형성된 장벽 금속층을 제거하고 무전해 도금액에 쉽게 부식되는 산화방지막을 인-시투(In-Situ)로 형성한 후, 무전해 도금액에 기판을 담구어 산화방지막을 부식시키면서 노출되는 하부 금속 배선의 표면에 도금이 바로 진행되도록 함으로써, 하부 금속 배선의 표면에 자연 산화막이 형성되는 것을 방지하고 장벽 금속층에 의한 불순물의 영향을 최소화할 수 있을 뿐만 아니라 상부 방향으로만 도금이 진행되므로 보이드(Void)나 심(Seam)이 발생되는 것을 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 개시된다.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wiring in a semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 무전해 도금법으로 금속 배선을 형성하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
최근 들어, 구리를 이용하여 금속 배선을 형성하기 위하여 전해 도금법, 무전해 도금법, PVD법, CVD법 등에 대한 연구가 경쟁적으로 진행되고 있다. 현재까지 상용화되어 있는 기술은 전해도금법이지만, 전기도금을 위해 필수적인 것이 바로 시드층(Seed layer)이다. 시드층을 이용한 기술은 바로 전해도금의 기술적 한계에 직접적으로 영향을 미치게 되며, 현재 0.13um 까지는 이온화된(Ionized) PVD법이 적용되고 있으나, 그 이하에서는 한계에 다다를 것으로 예측하고 있다. 이에 대한 대안으로 무전해 도금법이 제시되고 있다.
무전해 도금방식은 1960년대부터 PCB(Printed Circuit Board)에 널리 응용되어 온 기술이다. 무전해 도금이란 외부에서 전기를 가하지 않고도 용액 내에 존재하는 물질들의 자발적인 산화 환원반응을 이용하여 막을 형성하는 방법으로써, 구리를 예를 들면, 도금액은 CuSO4와 같은 구리의 양이온을 포함하는 물질, HCHO(Formaldehyde)와 같은 환원제, 그리고 각 용도(pH 조절, 용액 안정)에 따른 몇 가지 첨가제들로 구성되어 있다. 이 경우 도금되어야 할 표면에서 자발적인 산화 환원 반응에 의한 도금이 진행되려면 표면이 활성화(Activation) 되어야 한다. 이를 위해 무전해 도금액에 기판을 담구기 전에 표면 활성화를 위하여 활성화 욕(Activation bath)에 담구어 미리 표면에 미세한 입자의 Pb와 같은 활성화 입자가 형성되도록 한다. 결국, 무전해 도금 방식은 표면에 형성될 활성화 입자들의 크기 및 밀도에 따라서 도금되는 금속막의 특성이 크게 좌우된다.
한편, PCB에 응용되는 경우에는 도금되는 금속막의 치수(Dimension)가 대략 수십 내지 수백um 정도로 크기 때문에 금속막의 특성이 회로에 미치는 영향은 상대적으로 미약하다. 그러나, 디자인 룰이 1um 이하로 가면서 ULSI(Ultra Large Scale Intergrated) 회로에 무전해 도금법을 적용할 경우, 도금되는 금속막의 특성이 매우 중요하게 된다. 또한, ULSI 회로에 무전해 도금법을 적용할 경우에는, 금속 성분이 절연체로 확산되는 것을 방지하기 위하여 장벽 금속(Barrier metal)층을 먼저 증착한 후 이들 표면에 도금을 실시하는데, 이들 장벽 금속층으로 사용되는 TiN, TaN, WN 등의 재료들이 전도체임에도 불구하고 무전해 도금을 실시하기 위해서는 표면의 활성화가 필요하다.
상기에서 서술한 무전해 도금법으로 금속막을 형성할 경우 크게 두 가지의 문제점이 발생될 수 있다. 그 중 하나는 장벽 금속층 상부에 도금을 실시할 경우 표면의 활성화가 필수적이므로 이때 장벽 금속층의 표면에 형성되는 불순물들의 도입을 피할 수가 없다. 또 다른 하나는, 무전해 도금법의 등각(Conformal) 매립(Filling) 특성으로 인하여 패턴 내에 보이드(Void)나 심(Seam)이 발생될 가능성이 매우 높아진다.
이러한 문제점은 모두 배선의 신뢰성을 저하시키는 장애 요소가 되며, 패턴의 크기가 작아질수록 더욱 치명적인 요소가 될 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 듀얼 다마신 패턴을 통해 노출된 하부 금속 배선을 포함한 층간 절연막의 전체 표면에 형성된 장벽 금속층 중에서 하부 금속 배선 상부에 형성된 장벽 금속층을 제거하고 무전해 도금액에 쉽게 부식되는 산화방지막을 인-시투(In-Situ)로 형성한 후, 무전해 도금액에 기판을 담구어 산화방지막을 부식시키면서 노출되는 하부 금속 배선의 표면에 도금이 바로 진행되도록 함으로써, 하부 금속 배선의 표면에 자연 산화막이 형성되는 것을 방지하고 장벽 금속층에 의한 불순물의 영향을 최소화할 수 있을 뿐만 아니라 상부 방향으로만 도금이 진행되므로 보이드(Void)나 심(Seam)이 발생되는 것을 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 층간 절연막에 콘택홀이 형성되어 하부 구조의 소정 영역이 노출되는 반도체 기판이 제공되는 단계와, 전체 상부 표면에 장벽 금속층을 형성하는 단계와, 콘택홀 저면의 하부 구조 상에 형성된 장벽 금속층을 선택적으로 제거하여 하부 구조의 상부 표면을 노출시키는 단계와, 노출된 하부 구조를 포함한 전체 상부 표면에 산화 방지막을 형성하는 단계 및 기판을 무전해 도금액에 침전시켜, 산화 방지막이 제거되면서 노출되는 하부 구조의 표면으로부터 도금층을 성장시키는 단계를 포함한다.
상기에서, 장벽 금속층은 화학기상 증착법이나 물리기상 증착법으로 Ta, TaN, TaC, WN, TiW, WBN 또는 WC을 증착하여 형성할 수 있다. 한편, 하부 구조 상부의 장벽 금속층은 PVD 모듈에서 리스퍼터링 방법으로 제거할 수 있다. 이때, 리스퍼터링 방법은 13.56MHz rf 제네레이터를 이용하여 50 내지 1000W의 rf 파워를 인가하고, 플라즈마 형성을 위한 DC 파워를 1 내지 30kW 인가한 상태에서 전이 금속을 이용하여 실시하는 것이 가능하며, 전이 금속으로는 Ta, Ti 또는 W의 전이 금속을 사용할 수 있다.
산화 방지막은 무전해 도금액의 pH를 고려하여 무전해 도금액에 쉽게 부식될 수 있는 물질로 형성한다. 산화 방지막은 알루미늄으로 형성할 수 있으며, 산화 방지막은 장벽 금속층을 제거한 챔버에서 인-시투로 형성한다. 이때, 산화 방지막은 20 내지 2000Å의 두께로 형성한다.
무전해 도금액은 구리를 도금하는 경우 Cu2+가 10-4 내지 101 의 M(mol/L)이고 pH는 10 내지 13인 것을 사용하는 것이 가능하며, 무전해 도금액의 온도는 20 내지 100℃로 유지한다.
도금층을 형성한 후에는 층간 절연막의 상부 표면이 노출되도록 화학적 기계적 연마 공정을 실시하여 층간 절연막 상부의 장벽 금속층과, 층간 절연막의 표면 상부로 돌출된 도금층을 제거하는 단계 및 소정의 세정 공정을 실시하고 열처리를 실시하는 단계를 더 포함할 수 있다. 이때, 열처리 공정은 150 내지 450℃의 온도에서 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성하고 하부 층간 절연막(102)에 트렌치(도시되지 않음)나 하부 구조가 노출되도록 콘택홀을 형성한 후 전도성 물질을 매립하여 콘택 플러그(도시되지 않음)나 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성할 수 있다. 이후, 하부 금속 배선(103)과 같은 하부 구조를 포함한 전체 상부에 절연 장벽층(Dielectric barrier; 104) 및 상부 층간 절연막(105)을 순차적으로 형성한다.
도 1b를 참조하면, 소정 영역의 하부 금속 배선(103)이 노출되도록 하부 금속 배선(103) 상부의 절연 장벽층(140) 및 상부 층간 절연막(105)을 식각하여 상부 층간 절연막(105)에 콘택홀(106)을 형성한다. 이때, 콘택홀(106)과 함께 트렌치(도시되지 않음)를 형성하는 것도 가능하다.
도 1c를 참조하면, 콘택홀(106)을 통해 노출된 하부 금속 배선(103)을 포함한 상부 층간 절연막(105)의 전체 상부에 장벽 금속층(Barrier metal; 107)을 형성한다.
상기에서, 장벽 금속층(107)은 20 내지 1000Å의 두께로 형성한다. 이때, 장벽 금속층(107)은 화학기상 증착법(Chemical Vapor Deposition; CVD)이나 물리기상 증착법(Physical Vapor Deposition; PVD)으로 Ta, TaN, TaC, WN, TiW, WBN 또는 WC을 증착하여 형성할 수 있다.
도 1d를 참조하면, 하부 금속 배선(103)과 상부에 형성될 전도성 물질과의 접촉 저항을 낮추고, 장벽 금속층(107)에 포함된 불순물에 의한 영향을 제거하기 위하여 콘택홀(106) 저면의 하부 금속 배선(103) 상부에 형성된 장벽 금속층(107)을 선택적으로 제거할 수 있다. 이때, 하부 금속 배선(103) 상부에 형성된 장벽 금속층(107)은 PVD 모듈(Module)에서 리스퍼터링(Resputtering) 방법으로 제거할 수 있다. 상기에서, 리스퍼터링 방법은 13.56MHz rf 제네레이터(rf generator)를 이용하여 50 내지 1000W의 rf 파워를 인가하고, 플라즈마 형성을 위한 DC 파워를 1 내지 30kW 인가한 상태에서 전이 금속(Transition metal)을 이용하여 실시한다. 여기서, 전이 금속으로는 Ta, Ti 또는 W의 전이 금속을 사용할 수 있다.
도 1e를 참조하면, 하부 금속 배선(103) 상부의 장벽 금속층(107)을 제거한 챔버에서 무전해 도금액에 쉽게 부식될 수 있는 물질을 이용하여 인-시투(In-Situ)로 산화 방지막(108)을 형성한다. 무전해 도금액의 pH는 약 10 이상이다. 따라서, 산화 방지막(108)을 형성하기 위한 물질로는 무전해 도금액의 pH를 고려하여 선택하면 되며, 예로써 알루미늄(Al)을 이용하여 산화 방지막(108)을 형성할 수도 있다. 이때, 산화 방지막(108)은 20 내지 2000Å의 두께로 형성한다. 한편, 장벽 금속층(107)을 제거한 챔버에서 인-시투(In-Situ)로 산화 방지막(108)을 형성하므로, 장벽 금속층(107)과 산화 방지막(108)의 계면에는 산화막이 거의 형성되지 않는다.
도 1f를 참조하면, 산화 방지막(108)이 형성된 기판(101)을 무전해 도금액에 담군다. 이때, 무전해 도금액은 구리를 도금할 경우 Cu2+가 10-4 내지 101 의 M(mol/L)이 되도록 하고, pH는 10 내지 13을 유지하도록 무전해 도금액을 제조한다. 상기의 조건으로 제조된 무전해 도금액의 온도는 20 내지 100℃로 유지한다.
한편, 기판(101)을 무전해 도금액에 담구면, 무전해 도금액의 높은 pH에 의하여 산화 방지막(108)이 녹으면서 하부 금속 배선(105)의 표면이 노출되고, 노출된 하부 금속 배선(103)의 표면으로부터 상부 방향으로 도금이 동시에 진행되어 콘택홀(106) 내부가 도금층(109)으로 매립된다.
여기서, 하부 금속 배선(103)의 표면이 무전해 도금액 속에서 노출되면서 바로 도금층(109)이 형성되므로 하부 금속 배선(103)과 도금층(109)의 계면에는 자연 산화막이 형성되지 않는다. 더욱이, 콘택홀(106)의 저면에만 하부 금속 배선(103)의 표면이 노출된 상태에서 무전해 도금법이 진행되므로, 도금층(109)이 상부 방향으로만 성장하여 보이드나 심이 발생되는 것을 방지할 수 있다.
도 1g를 참조하면, 상부 층간 절연막(105)의 상부 표면이 노출되도록 화학적 기계적 연마 공정을 실시하여, 상부 층간 절연막(105) 상부의 장벽 금속층(107)과 상부 층간 절연막(105)의 표면 상부로 돌출된 도금층(109)을 제거한다. 이로써, 금속 배선(109)이 형성된다.
이후, 소정의 세정 공정을 실시하고 열처리를 실시하여 금속 배선(109)의 전기적 특성을 향상시킨다. 이때, 열처리 공정은 150 내지 450℃의 온도에서 실시한다.
상기에서 서술한 방법을 통해 반도체 소자의 금속 배선을 형성함으로써, 다음과 같은 효과를 얻을 수 있다.
첫째, 장벽 금속층을 표면 처리할 필요가 없으므로 불순물의 도입을 근본적으로 차단할 수 있다.
둘째, 하부 금속 배선의 표면으로부터 상부 방향으로만 도금층이 성장하므로 보이드나 심이 발생되는 것을 방지할 수 있다.
셋째, 하부 금속 배선과 도금층인 상부 금속 배선이 직접 접촉하므로 EM(Electro Migration) 특성을 향상시킬 수 있다.
넷째, 콘택홀 내부에서만 도금층이 성장하고 층간 절연막 상부에서는 도금층이 거의 성장하지 않으므로, 화학적 기계적 연마 공정을 용이하게 실시할 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 기판 102 : 하부 층간 절연막
103 : 하부 금속 배선 104 : 절연 장벽층
105 : 상부 층간 절연막 106 : 콘택홀
107 : 금속 장벽층 108 : 알루미늄막
109 : 도금층, 금속 배선

Claims (13)

  1. 층간 절연막에 콘택홀이 형성되어 하부 구조의 소정 영역이 노출되는 반도체 기판이 제공되는 단계;
    전체 상부 표면에 장벽 금속층을 형성하는 단계;
    상기 콘택홀 저면의 상기 하부 구조 상에 형성된 상기 장벽 금속층을 선택적으로 제거하여 상기 하부 구조의 상부 표면을 노출시키는 단계;
    상기 노출된 하부 구조를 포함한 전체 상부 표면에 산화 방지막을 형성하는 단계; 및
    상기 기판을 무전해 도금액에 침전시켜, 상기 산화 방지막이 제거되면서 노출되는 상기 하부 구조의 표면으로부터 도금층을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 장벽 금속층은 화학기상 증착법이나 물리기상 증착법으로 Ta, TaN, TaC, WN, TiW, WBN 또는 WC을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 장벽 금속층은 PVD 모듈에서 리스퍼터링 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 리스퍼터링 방법은 13.56MHz rf 제네레이터를 이용하여 50 내지 1000W의 rf 파워를 인가하고, 플라즈마 형성을 위한 DC 파워를 1 내지 30kW 인가한 상태에서 전이 금속을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 4 항에 있어서,
    상기 전이 금속으로 Ta, Ti 또는 W의 전이 금속을 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 산화 방지막은 상기 무전해 도금액의 pH를 고려하여 상기 무전해 도금액에 쉽게 부식될 수 있는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 산화 방지막은 알루미늄으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 산화 방지막은 상기 장벽 금속층을 제거한 챔버에서 인-시투로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 1 항 또는 제 7 항에 있어서,
    상기 산화 방지막은 20 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제 1 항에 있어서,
    상기 무전해 도금액은 구리를 도금하는 경우 Cu2+가 10-4 내지 101 의 M(mol/L)이고 pH는 10 내지 13인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  11. 제 10 항에 있어서,
    상기 무전해 도금액의 온도는 20 내지 100℃로 유지하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  12. 제 1 항에 있어서, 상기 도금층을 형성한 후,
    상기 층간 절연막의 상부 표면이 노출되도록 화학적 기계적 연마 공정을 실시하여 상기 층간 절연막 상부의 상기 장벽 금속층과, 상기 층간 절연막의 표면 상부로 돌출된 상기 도금층을 제거하는 단계; 및
    소정의 세정 공정을 실시하고 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  13. 제 12 항에 있어서,
    상기 열처리 공정은 150 내지 450℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR10-2002-0085427A 2002-12-27 2002-12-27 반도체 소자의 금속 배선 형성 방법 KR100472856B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0085427A KR100472856B1 (ko) 2002-12-27 2002-12-27 반도체 소자의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0085427A KR100472856B1 (ko) 2002-12-27 2002-12-27 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20040058909A KR20040058909A (ko) 2004-07-05
KR100472856B1 true KR100472856B1 (ko) 2005-03-10

Family

ID=37350969

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0085427A KR100472856B1 (ko) 2002-12-27 2002-12-27 반도체 소자의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100472856B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101127025B1 (ko) * 2004-12-07 2012-03-26 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 형성방법

Also Published As

Publication number Publication date
KR20040058909A (ko) 2004-07-05

Similar Documents

Publication Publication Date Title
US7405157B1 (en) Methods for the electrochemical deposition of copper onto a barrier layer of a work piece
KR100301248B1 (ko) 반도체 소자의 금속 배선 형성 방법
US20060001160A1 (en) Surface treatment of metal interconnect lines
KR100559041B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR20030057881A (ko) 반도체 소자의 구리배선 형성 방법
KR100472856B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100363847B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100749367B1 (ko) 반도체 소자의 금속배선 및 그의 제조방법
KR100421913B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100456259B1 (ko) 반도체 소자의 구리 배선 형성방법
KR100820780B1 (ko) 반도체소자의 구리 배선 제조 방법
KR20020000461A (ko) 반도체 소자의 금속배선 형성방법
KR100720401B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR20020090439A (ko) 반도체 소자의 구리배선 형성방법
KR100451767B1 (ko) 반도체 소자의 금속 배선 형성방법
KR20050115143A (ko) 반도체 소자의 인덕터 제조방법
KR100858873B1 (ko) 구리 무전해 도금법을 이용한 대머신 금속배선 형성방법
KR100451766B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100559032B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR100720400B1 (ko) 반도체 소자의 금속 배선 형성방법
KR20090113621A (ko) 증착 및 식각을 통한 반도체 소자의 금속배선 형성방법
KR20050056383A (ko) 반도체 소자의 금속배선 형성방법
KR100509912B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20020055317A (ko) 반도체 소자의 금속 배선 형성 방법
KR20040058952A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130122

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170117

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180116

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190117

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200116

Year of fee payment: 16