KR100820780B1

KR100820780B1 - 반도체소자의 구리 배선 제조 방법

Info

Publication number: KR100820780B1
Application number: KR1020020037207A
Authority: KR
Inventors: 민우식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2008-04-10
Also published as: KR20040001873A

Abstract

본 발명은 활성화시 배리어메탈 표면의 불순물에 의한 영향을 억제하면서 보이드 및 심 발생을 방지하는데 적합한 구리배선의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 제1 구리막을 형성하는 단계, 상기 제1 구리막상에 절연막을 형성하는 단계, 상기 절연막을 식각하여 상기 제1 구리막의 소정 표면을 노출시키는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴상에 배리어메탈을 형성하는 단계, 상기 절연막 패턴 바닥의 상기 배리어메탈을 재스퍼터링시켜 상기 제1 구리막 표면을 노출시키는 단계, 및 상기 노출된 제1 구리막상에 무전해 구리 도금법으로 제2 구리막을 형성하는 단계를 포함한다.

구리배선, 배리어메탈, 무전해도금, 재스퍼터링, 다마신

Description

반도체소자의 구리 배선 제조 방법{Method for fabricating copper line in semiconductor device}

도 1은 종래기술에 따른 구리배선 제조 방법을 개략적으로 도시한 도면,

도 2a 내지 도 2c는 본 발명의 실시예에 따른 구리배선 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

23 : 제1 구리막 24 : 제1 절연막

25 : 제2 절연막 26 : 듀얼 다마신 패턴

27 : 배리어메탈 28 : 제2 구리막

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 구리 배선 제조 방법에 관한 것이다.

구리 배선 공정에 대한 필요성이 대두되기 시작한 1990년을 전후해서 전해도금법, 무전해도금법, 물리기상증착법, 화학기상증착법 등에 대한 연구가 경쟁적으로 진행되고 있다. 현재까지 상용화되고 있는 기술은 전해도금법이지만, 전기도금을 위해 필수적인 것이 바로 시드층(seed layer) 기술이다.

시드층 기술은 바로 전해도금법의 기술적 한계에 직접적으로 영향을 미치게 되어, 현재 0.13㎛ 기술까지는 이온화된 물리기상증착법이 적용되고 있으나, 그 이하의 기술에서는 한계에 다다를 것으로 예측하고 있다. 이에 대한 대안으로 무전해 도금법이 제시되고 있다.

무전해 구리 도금법은 1960년대부터 인쇄회로기판에 널리 응용되어 온 기술이다. 무전해 도금이란 외부에서 전기를 가하지 않고도 용액내에 존재하는 물질들의 자발적인 산화 환원반응에 의하여 구리막이 형성되는 것을 말하며, 도금액은 CuSO₄와 같은 구리의 양이온을 포함하는 물질, 포말디하이드(Formaldehyde; HCHO)와 같은 환원제, 그리고 각 용도(pH 조절, 용액 안정)에 따른 첨가제들로 구성되어 있다.

이 경우 도금되어야할 표면에서 자발적인 산화 환원 반응에 의한 도금이 진행되려면 표면이 활성화(activation)되어야 한다. 이를 위해 무전해 도금액에 담그기 전 표면 활성화를 위해 활성화 용기(bath)에 담그어 미리 표면에 미세한 입자의 팔라듐(Pd)과 같은 활성화 입자를 형성시킨다. 따라서, 표면에 형성된 이들 활성화 입자들의 크기 및 밀도에 따라서 도금되는 구리막의 특성이 크게 좌우된다.

한편, 인쇄회로기판에 응용되는 경우에는 도금되는 구리막의 디멘젼(dimension)이 대략 수십∼수백㎛정도로 크기 때문에 구리막의 특성이 회로에 미치는 영향은 상대적으로 미약하다. 그러나, 서브미크론 이하의 초고집적회로(ULSI)에 적용할 경우에는 도금되는 구리막의 특성이 매우 중요하게 된다.

또한, 초고집적회로에 적용할 경우에는 유전막으로의 구리의 확산을 방지하기 위하여 배리어메탈을 먼저 증착한 후 이들 표면위에 도금을 해야 하는데, 이는 배리어메탈로 사용되는 TiN, WN, TaN 등의 재료들은 전도체임에도 불구하고 구리 무전해 도금을 위해서는 표면의 활성화가 필요하게 된다.

도 1은 종래기술에 따른 구리배선 제조 방법을 개략적으로 도시한 도면이다.

도 1을 참조하면, 반도체기판(11)상에 형성된 게이트전극, 비트라인 등의 하부구조물(12)상에 제1 구리막(13)을 형성한 후, 제1 구리막(13)상에 제1 절연막(14)을 형성한다. 그리고, 제1 절연막(14)을 평탄화하여 제1 구리막(13) 표면을 노출시킨 후, 제1 구리막(13)과 제1 절연막(14)상에 제2 절연막(15)을 형성한다.

다음으로, 제2 절연막(15)을 식각하여 듀얼 다마신 패턴(16)을 형성한다. 여기서, 듀얼 다마신 패턴(16)은 홀(hole) 패턴과 라인(line) 패턴을 동시에 형성하기 위한 패턴이다.

다음으로, 듀얼 다마신 패턴(16)을 포함한 전면에 배리어메탈(17)을 증착한후, 배리어메탈(17) 표면을 활성화시키고, 연속해서 무전해 구리 도금을 행하여 배리어메탈(17)의 전 표면상에 제2 구리막(18)을 형성시킨다.

상술한 종래기술은 다음과 같은 문제점이 있다. 하나는 배리어메탈위에 무전해 구리 도금을 행할 경우 표면의 활성화가 필수적이므로 배리어메탈의 표면에 형성되는 불순물들에 의한 영향을 피할 수 없고, 다른 하나는 무전해 구리 도금법의 매우 컨포멀(conformal)한 채움(filling) 특성, 즉, 듀얼 다마신 패턴내 배리어메탈의 모든 표면(도 1의 A,B,C)내에서 구리막이 도금됨에 따라 보이드(void) 및 심(seam)이 발생할 가능성이 매우 크게 된다. 이러한 문제점들은 모두 구리 배선의 신뢰성에 큰 장애요소가 되며, 또한 패턴의 크기가 작아질수록 더욱 치명적인 요소가 될 것이다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 활성화시 배리어메탈 표면의 불순물에 의한 영향을 억제하면서 보이드 및 심 발생을 방지하는데 적합한 구리배선의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 구리배선막의 제조 방법은 제1 구리막을 형성하는 단계, 상기 제1 구리막상에 절연막을 형성하는 단계, 상기 절연막을 식각하여 상기 제1 구리막의 소정 표면을 노출시키는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴상에 배리어메탈을 형성하는 단계, 상기 절연막 패턴 바닥의 상기 배리어메탈을 재스퍼터링시켜 상기 제1 구리막 표면을 노출시키는 단계, 및 상기 노출된 제1 구리막상에 무전해 구리 도금법으로 제2 구리막을 형성하는 단계를 포함함을 특징으로 하며, 상기 제2 구리막을 형성하는 단계는, 상기 반도체기판을 무전해 구리 도금액에 담그는 단계, 상기 반도체기판에 바이어스를 인가하여 상기 제1 구리막 표면의 산화막을 제거하는 단계, 및 상기 산화막이 제거된 제1 구리막상에 상기 제2 구리막을 도금하는 단계를 포함하거나, 상기 반도체기판을 무전해 구리 도금액에 담그는 단계, 및 상기 무전해 구리 도금액에 HF를 첨가한 상태에서 상기 제1 구리막상에 상기 제2 구리막을 도금하는 단계를 포함함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 구리배선의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체기판(21)내의 소스/드레인 또는 반도체기판상에 형성된 게이트전극, 비트라인 등의 하부구조물(22)에 연결되는 제1 구리막(23)을 형성한 후, 제1 구리막(23)상에 제1 절연막(24)을 형성한다.

다음으로, 제1 절연막(24)을 제1 구리막(23) 표면이 드러날때까지 화학적기계적연마하여 평탄화시킨 후, 제1 구리막(23) 및 제1 절연막(24)상에 제2 절연막(25)을 형성한다.

다음에, 제2 절연막(25)을 식각하여 제1 구리막(23)의 소정 표면을 노출시키 는 제2 절연막 패턴, 즉 듀얼 다마신 패턴(26)을 형성한다. 이때, 듀얼 다마신 패턴은 제1 구리막(23)과 제2 구리막을 연결하는 홀패턴과 제2 구리막의 라인패턴을 동시에 형성하기 위한 것으로, 싱글 다마신 패턴일 수도 있다.

다음으로, 듀얼 다마신 패턴(26)을 포함한 전면에 배리어메탈(27)을 증착한다. 이때, 배리어메탈(27)로는 Ta, TaN, TaC, WN, TiW, WBN 및 WC로 이루어진 그룹중에서 선택된 하나를 이용하며, 이들 배리어메탈(27)은 물리기상증착법(PVD) 또는 화학기상증착법(CVD)을 통해 20Å∼1000Å 두께로 증착된다.

도 2b에 도시된 바와 같이, 물리기상증착 모듈내에서 13.56㎒의 RF 발생기를 이용하여 배리어메탈(27)을 재스퍼터링시킨다. 이때, 배리어메탈(27)의 재스퍼터링에 의해 제1 구리막(23) 표면이 드러난다(27a).

한편, 재스퍼터링시 반도체 기판(21)에 인가되는 RF 파워는 50W∼1000W이고, 플라즈마 형성을 위한 DC 파워는 1kW∼30kW이며, 타겟물질은 Ta, Ti, W 등의 전이금속이다.

도 2c에 도시된 바와 같이, 드러난 제1 구리막(23)상에 무전해 구리도금을 행하여 제2 구리막(28)을 형성한다. 이때, 무전해 구리도금시, 무전해 도금액은 Cu²⁺ 이온의 농도가 10^-4∼10M[(M은 몰mole)]이 되도록 제조하며, 도금액의 pH는 10∼13을 유지하도록 하고, 도금액의 온도는 20℃∼100℃가 유지되도록 한다.

전술한 무전해 구리 도금시 하부에 드러난 제1구리막 표면에는 산화막이 곧바로 형성되어 직접 무전해 도금을 진행할 수 없기 때문에 산화막을 제거하는 과정을 수행한다.

이를 위해서 다음의 두가지 방법을 사용한다.

첫째, 초기에 무전해 구리 도금액에서 반도체기판에 0.1∼10mA/cm²의 전류밀도가 되는 바이어스를 0.1초∼100초동안 인가하여 제1 구리막(23) 표면의 구리산화막을 제거한 후 무전해 구리 도금을 진행한다.

두번째, 무전해 구리 도금액에 HF를 소량 첨가하여 도금액에서 제1구리막(23) 표면의 구리산화막이 제거됨과 동시에 제2 구리막(28) 도금이 진행되도록 한다. 이때, 무전해 구리도금액내에 첨가되는 HF는 0.01∼2vol%가 되도록 한다.

한편, 무전해 구리 도금시, 제2구리막(28)이 제1구리막(23)상에만 선택적으로 형성되도록 하는데 이는 보이드 및 심 발생을 억제할 수 있다. 예컨대, 종래에는 표면활성화된 배리어메탈상에서 무전해 도금이 이루어져 보이드 및 심이 발생되었으나, 본 발명에서는 드러난 제1 구리막(23)상에서만 선택적으로 제2구리막(28)이 형성된다(도 2c의 'D'참조). 즉, 듀얼 다마신패턴(26)내 배리어메탈상에서는 무전해 구리 도금이 이루어지지 않는다.

다음으로, 무전해 구리 도금법에 의해 제2 구리막(28)으로 듀얼 다마신 패턴(26)을 완전히 채운다.

후속 공정으로, 배리어메탈을 화학적기계적연마하여 평탄화시킨다. 한편, 무전해 구리 도금시 듀얼 다마신 패턴(26)위로 제2 구리막이 돌출될 수도 있으나, 이와 같이 돌출된 제2 구리막은 배리어메탈의 화학적기계적연마시 동시에 제거한다. 즉, 돌출된 제2 구리막을 연마하기 위한 화학적기계적연마 공정이 필요없이 바로 배리어메탈의 화학적기계적연마시 동시에 제거하는 것이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 배리어메탈의 표면처리를 수행하지 않아도 되므로 불순물에 의한 영향을 억제할 수 있는 효과가 있다.

그리고, 하부 구리배선막의 바닥에서만 도금막이 형성되는 선택적 증착이 가능하므로 보이드 및 심 발생을 억제할 수 있고, 후속 화학적기계적연마 공정에서 배리어메탈만을 제거하는 1단계 과정만을 진행하므로 공정단순화를 구현할 수 있다.

또한, 하부 구리배선막과 상부 구리배선막인 배리어메탈없이 직접 접촉하므로 EM(ElectroMigration) 특성의 향상을 기대할 수 있다.

Claims

제1 구리막을 형성하는 단계;

상기 제1 구리막상에 절연막을 형성하는 단계;

상기 절연막을 식각하여 상기 제1 구리막의 소정 표면을 노출시키는 절연막패턴을 형성하는 단계;

상기 절연막 패턴상에 배리어메탈을 형성하는 단계;

상기 절연막 패턴 바닥의 상기 배리어메탈을 재스퍼터링시켜 상기 제1 구리막 표면을 노출시키는 단계; 및

상기 노출된 제1 구리막상에 무전해 구리 도금법으로 제2 구리막을 형성하는 단계

를 포함함을 특징으로 하는 구리 배선의 제조 방법.
제1항에 있어서,

상기 제2 구리막을 형성하는 단계는,

상기 반도체기판을 무전해 구리 도금액에 담그는 단계;

상기 반도체기판에 바이어스를 인가하여 상기 제1 구리막 표면의 산화막을 제거하는 단계; 및

상기 산화막이 제거된 제1 구리막상에 상기 제2 구리막을 도금하는 단계

를 포함함을 특징으로 하는 구리 배선의 제조 방법.
제2항에 있어서,

상기 바이어스는 0.1∼10mA/cm²의 전류밀도가 되는 바이어스이고, 0.1초∼100초동안 인가하는 것을 특징으로 하는 구리 배선의 제조 방법.
제1항에 있어서,

상기 제2 구리막을 형성하는 단계는,

상기 반도체기판을 무전해 구리 도금액에 담그는 단계; 및

상기 무전해 구리 도금액에 HF를 첨가한 상태에서 상기 제1 구리막상에 상기 제2 구리막을 도금하는 단계

를 포함함을 특징으로 하는 구리배선의 제조 방법.
제4항에 있어서,

상기 HF는 0.01∼2vol%인 것을 특징으로 하는 구리배선의 제조 방법.
제1항에 있어서,

상기 배리어메탈을 재스퍼터링시킬 때, 상기 반도체 기판에 50W∼1000W의 RF 파워를 인가하고, 플라즈마 형성을 위한 DC 파워를 1kW∼30kW로 인가함을 특징으로 하는 구리 배선의 제조 방법.
제1항에 있어서,

상기 제2 구리막을 형성한 후,

상기 절연막의 표면이 드러날때까지 상기 배리어메탈을 화학적기계적연마하는 단계를 더 포함함을 특징으로 하는 구리배선의 제조 방법.