KR100858873B1 - 구리 무전해 도금법을 이용한 대머신 금속배선 형성방법 - Google Patents

구리 무전해 도금법을 이용한 대머신 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속 배선 공정에 관한 것이며, 더 자세히는 구리 무전해 도금법을 이용한 대머신(damascene) 금속배선 형성 공정에 관한 것이다. 본 발명은 구리 확산 방지력이 우수한 장벽 금속 사용시에도 무전해 도금법을 통한 씨드층 형성이 가능한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다. 일반적인 장벽 금속 중에서 TiN은 유일하게 무전해 도금법으로 양질의 구리막을 형성시킬 수 있는 재료로 보고되고 있다. 그러나, TiN 자체만으로는 구리 확산 방지력이 약하다. 따라서, 구리 장벽 금속(예컨대, TaNx막) 위에 TiN을 얇게 증착한 후 그 위에 무전해도금법으로 구리 씨드층을 형성하면 초고집적 소자의 구리 금속배선 공정을 성공적으로 진행할 수 있게 된다.
대머신 금속배선, 구리, 질화탄탈륨막, 질화티타늄막, 무전해 도금법

Description

구리 무전해 도금법을 이용한 대머신 금속배선 형성방법{A method for forming damscene metal wire using copper electroless plating}
도 1 내지 도 5는 본 발명의 일 실시예에 따른 무전해 도금법을 이용한 싱글 대머신 구리 금속배선 공정도.
* 도면의 주요 부분에 대한 부호의 설명
15 : TaNx막
16 : TiN막
17 : Pd 입자
18 : 구리 씨드층
19 : 상부 구리배선
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속 배선 공정에 관한 것이며, 더 자세히는 구리 무전해 도금법을 이용한 대머신(damascene) 금속배선 형성 공정에 관한 것이다.
금속 콘택 형성 공정은 다층화된 반도체 소자를 제조하기 위해서는 필수적으로 도입되는 기술로, 상/하부 전도층 간의 수직배선의 근간이 된다. 한편, 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 축소에 따라 콘택홀의 에스펙트 비(aspect ratio)는 점차 증가하고 있으며, 이에 따라 금속 콘택 형성 공정의 난이도와 중요성이 증대되고 있다.
알루미늄(Al)은 콘택 매립 특성이 우수하지 못함에도 불구하고 비저항이 2.7μΩcm 정도로 낮고 공정이 비교적 용이하기 때문에 금속 배선 물질로서 가장 널리 사용되어 왔다. 그러나, 디자인 룰이 0.25㎛ 급으로 축소되면서 스텝 커버리지(step coverage)가 열악한 물리기상증착(Physical Vapor Deposition, PVD) 방식의 알루미늄 증착을 통해 충분한 콘택 매립을 이룰 수 없고, 일렉트로마이그레이션(electromigration) 특성 등에 의해 열화되는 문제점이 있었다.
이러한 알루미늄 금속배선의 한계를 고려하여 알루미늄에 비해 콘택 매립 특성이 우수한 구리를 금속배선 재료로 사용하는 기술에 대한 관심이 높아가고 있다.
한편, 구리는 식각 특성이 매우 불량한 단점을 가지고 있어 일반적인 금속배선 형성 공정에 적용하기 어렵다. 즉, 고단차비를 가지는 금속배선의 형성시 금속배선의 CD 균일도(critical dimension uniformity), 라인 식각 프로파일(line etch profile) 및 포토레지스트의 식각 선택비 등에서 만족할만한 결과를 얻기 힘들다. 이러한 구리의 단점을 극복하기 위하여 대머신 금속배선 공정이 사용되고 있다. 통 상적인 듀얼 대머신 대머신 금속배선 공정의 경우, 층간절연막에 라인용 트렌치 및 콘택홀을 형성하고, 베리어 금속과 구리를 증착한 후 화학적·기계적 평탄화(chemical mechanical planarization, CMP) 기술을 이용하여 층간절연막 상부에 있는 베리어 금속 및 배선 금속을 제거하는 과정을 거치고 있다.
한편, 구리 배선공정에 대한 필요성이 대두되기 시작한 1990년을 전후해서 전해 도금법, 무전해 도금법, PVD법, CVD법 등에 대한 연구가 경쟁적으로 진행되고 있다. 현재까지 상용화되어 있는 기술은 전해 도금법이다. 이러한 전해 도금법을 위해 필수적인 것이 바로 씨드층(seed layer)이다. 구리 씨드층 형성 기술은 바로 전해 도금 기술의 한계에 직접적으로 영향을 미치게 되며, 현재 0.13㎛급 기술까지는 씨드층을 형성하기 위해 이온화 PVD(ionized PVD)법이 적용되고 있으나, 그 이하의 디자인 룰을 가지는 소자에서는 한계에 다다를 것으로 예측하고 있다. 이에 대한 대안으로 무전해 도금법이 제시되고 있다.
무전해 구리 도금법은 1960대부터 PCB(printed circuit board)에 널리 응용되어 온 기술이다. 무전해 도금이란 외부에서 전기를 가하지 않고도 용액 내에 존재하는 물질들의 자발적인 산화 환원반응에 의하여 막이 형성되는 것을 말하며, 도금액은 CuSO4와 같은 구리의 양이온을 포함하는 물질, 포름알데히드(formaldehyde, HCHO)와 같은 환원제, 그리고 pH 조절, 용액 안정 등을 위한 몇 가지 첨가제들로 구성되어 있다. 도금되어야 할 기판 표면에서 자발적인 산화 환원 반응에 의한 도금이 진행되려면 표면이 활성화(activation)되어야 한다. 이를 위해 무전해 도금액 에 기판을 담구기 전 표면 활성화를 위해 활성화 조(activation bath)에 담구어 미리 표면에 미세한 입자의 Pd과 같은 활성화 입자를 형성시킨다. 따라서, 기판 표면에 형성된 이들 활성화 입자들의 크기 및 밀도에 따라서 도금되는 구리막의 특성이 크게 좌우된다.
한편, PCB에 응용되는 경우에는 도금되는 구리막의 CD(critical dimension)가 대략 수십~수백mm정도로 크기 때문에 구리막의 특성이 회로에 미치는 영향은 상대적으로 미약하다. 그러나, 서브마이크론(submicron) 이하의 디자인 룰을 가지는 ULSI(ultra large scale integrated) 회로에 적용할 경우에는 도금되는 구리막의 특성이 매우 중요하게 된다.
또한, ULSI 회로에 적용할 경우에는 유전체(dielectric)로의 구리의 확산을 방지하기 위하여 장벽 금속(barrier metal)을 먼저 증착한 후 장벽 금속 표면 위에 도금을 해야 한다. 현재까지 구리에 대한 확산 방지력을 인정받고 장벽 금속으로 상용화되어 있는 것은 유일하게 TaNx막이다. 이외에도 Ta, TaC, WN, TiW, WBN, WC 등이 구리의 장벽 금속으로 사용될 수 있다.
그러나, 불행히도 TaNx막을 비롯한 상기 장벽 금속 위에서는 무전해 도금법을 적용하는 것이 불가능한 것으로 알려져 있다. 이들 장벽 금속막 위에서는 구리의 성장이 섬(island) 형태로 이루어지므로 높은 비저항 값을 갖게 되며, 좁은 패턴 내에 불연속적인 막이 형성되므로 구리를 매립하는데 어려움이 따르게 되기 때문이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 구리 확산 방지력이 우수한 장벽 금속 사용시에도 무전해 도금법을 통한 씨드층 형성이 가능한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층 공정을 마친 기판 상에 형성된 층간절연막을 선택적으로 식각하여 대머신 패턴을 형성하는 단계; 상기 대머신 패턴이 형성된 전체 구조 표면을 따라 장벽 금속막을 형성하는 단계; 상기 장벽 금속막 상에 질화티타늄막을 형성하는 단계; 상기 질화티타늄막 상에 무전해 도금법을 사용하여 구리 씨드층을 형성하는 단계; 및 상기 구리 씨드층을 매개로 하는 도금법을 사용하여 상기 대머신 패턴 내에 구리막을 매립하는 단계를 포함하는 반도체 소자의 금속배선 형성방법이 제공된다.
일반적인 장벽 금속 중에서 TiN은 유일하게 무전해 도금법으로 양질의 구리막을 형성시킬 수 있는 재료로 보고되고 있다. 그러나, TiN 자체만으로는 구리 확산 방지력이 약하다. 따라서, 구리 장벽 금속(예컨대, TaNx막) 위에 TiN을 얇게 증착한 후 그 위에 무전해도금법으로 구리 씨드층을 형성하면 초고집적 소자의 구리 금속배선 공정을 성공적으로 진행할 수 있게 된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보 다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 무전해 도금법을 이용한 싱글 대머신 구리 금속배선 공정도이다.
본 실시예에 따른 무전해 도금법을 이용한 싱글 대머신 구리 금속배선 공정은, 우선 도 1에 도시된 바와 같이 소정의 하부층이 형성된 기판(10) 상에 층간절연막(11)과 하부 구리배선(12)이 형성된 전체 구조 상부에 확산 베리어 절연막(13) 및 층간절연막(14)을 증착한 다음, 상부 금속배선 마스크를 사용한 마스크 및 식각 공정을 통해 대머신 패턴을 형성한다. 이때, 확산 베리어 절연막(13)으로는 실리콘질화막, 탄화실리콘막(SiC) 등이 사용될 수 있다.
다음으로, 도 2에 도시된 바와 같이 구리 장벽 금속막으로서 TaNx막(15)을 증착한다. 이때, TaNx막(15)은 CVD 또는 PVD 방식을 사용하여 20∼1000Å 두께로 증착하며, 이를 대신하여 Ta, TaC, WN, TiW, WBN, WC 등의 장벽 금속을 하나 또는 그 이상 적층하여 증착할 수 있다.
이어서, 도 3에 도시된 바와 같이 TaNx막(15) 상에 TiN막(16)을 증착한다. 이때, TiN막(16)은 CVD 또는 PVD 방식을 사용하여 20∼1000Å 두께로 증착하며, 막질 내의 N 농도가 20∼60 at%를 갖도록 하고, Si, Zr, Al, C, O 등의 불순물을 1∼30 at% 범위에서 포함하도록 하는 것이 바람직하다. 한편, TiN막(16)을 증착할 때, 대머신 패턴 내부에는 TIN막(16)이 증착되지 않아도 된다. 이는 하부층인 TaNx막(15)이 전도체라서 후속 공정에 의해 대머신 패턴 외부에 형성되는 Pd로부터 자 발적인 환원 반응에 의해 제공된 전자가 대머신 패턴 내부의 TaNx막(15)을 통해 이동함으로써 무전해 구리 도금을 가능하게 하기 때문이다.
다음으로, 도 4에 도시된 바와 같이 TiN막(16) 표면을 Pd 입자(17) 등으로 활성화시키고, 웨이퍼를 무전해 구리 도금액에 담구어 20∼1500Å 두께의 구리 씨드층(18)을 형성한다. 이때, 무전해 도금 전 TiN막(16) 표면을 활성화시키는 방법으로는 PdCl2를 포함한 용액에 웨이퍼를 담구거나 Pd를 직접 TiN막(16) 상에 이온주입하는 방법을 사용할 수 있다. 한편, PdCl2 용액 사용시에는 웨이퍼 표면에 존재하는 자연산화막을 제거하기 위하여 0.05~2% HF 를 용액에 첨가하는 것이 바람직하며, PdCl2 용액은 Pd2+ 이온의 농도가 10-4~10 M, 온도는 20∼100℃, 활성화 시간은 1~200 초 정도가 바람직하다. 그리고, 무전해 구리 도금액은 Cu2+ 이온의 농도가 10-4~10 M인 것이 바람직하며, 무전해 구리 도금액의 온도는 20∼100℃, pH는 10∼13을 유지하도록 한다.
계속하여, 도 5에 도시된 바와 같이 전해 도금법 또는 무전해 도금법을 사용하여 대머신 패턴을 완전히 매립하도록 구리막을 증착하고, 층간절연막(14)가 노출되도록 화학적·기계적 연마(CMP) 공정을 실시하여 상부 구리배선(19)을 형성한다.
상기와 같은 공정을 진행하는 경우, TaNx막(15) 상에 무전해 도금 방식을 사용한 구리 씨드층(18)의 형성이 용이한 TiN(16)이 존재하기 때문에 구리 확산 방지 특성과 함께 안정적인 구리 금속배선을 수득할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 싱글 대머신 금속배선 공정을 일례로 들어 설명하였으나, 본 발명은 듀얼 대머신 금속배선 공정에도 적용할 수 있다.
전술한 본 발명은 기존의 공정에 TiN막 증착 공정만을 추가하여 구리 씨드층을 무전해 도금법으로 형성할 수 있도록 하는 효과가 있으며, 이로 인하여 초고집적 소자의 금속배선에의 구리의 적용을 가능하게 한다.

Claims (9)

  1. 소정의 하부층 공정을 마친 기판 상에 형성된 층간절연막을 선택적으로 식각하여 대머신 패턴을 형성하는 단계;
    상기 대머신 패턴이 형성된 전체 구조 표면을 따라 장벽 금속막을 형성하는 단계;
    상기 장벽 금속막 상에 질화티타늄막을 형성하는 단계;
    불산(HF)을 포함하는 PdCl2 용액을 사용하여 상기 질화티타늄막 표면에 활성화 입자를 형성하는 단계;
    활성화 입자가 형성된 상기 질화티타늄막 상에 무전해 도금법을 사용하여 구리 씨드층을 형성하는 단계; 및
    상기 구리 씨드층을 매개로 하는 도금법을 사용하여 상기 대머신 패턴 내에 구리막을 매립하는 단계
    를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 장벽 금속막은 TaNx막, Ta막, TaC막, WN막, TiW막, WBN막, WC막 중 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제3항에 있어서,
    상기 질화티타늄막은 20∼1000Å 두께로 형성하며, 막질 내의 질소(N) 농도가 20∼60 at%인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제4항에 있어서,
    상기 질화티타늄막은 Si, Zr, Al, C, O 중 선택된 적어도 어느 하나의 불순물을 1∼30 at% 범위에서 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제1항에 있어서,
    상기 PdCl2 용액은 10-4~10 M의 Pd2+ 이온 농도를 가지며 20∼100℃의 온도인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제1항 또는 제6항에 있어서,
    상기 PdCl2 용액은 0.05~2%의 불산(HF)을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제1항에 있어서,
    상기 구리 씨드층은 Cu2+ 이온의 농도가 10-4~10 M이며, 산도(pH)가 10∼13이며, 온도가 20∼100℃인 무전해 구리 도금액을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제1항에 있어서,
    상기 구리막은 무전해 도금법 또는 전해 도금법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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