KR100642750B1 - 반도체 소자 및 그 제조 방법 - Google Patents
반도체 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100642750B1 KR100642750B1 KR1020050008700A KR20050008700A KR100642750B1 KR 100642750 B1 KR100642750 B1 KR 100642750B1 KR 1020050008700 A KR1020050008700 A KR 1020050008700A KR 20050008700 A KR20050008700 A KR 20050008700A KR 100642750 B1 KR100642750 B1 KR 100642750B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal nitride
- film
- nitride film
- amorphous metal
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims description 54
- 150000004767 nitrides Chemical class 0.000 claims abstract description 121
- 239000005300 metallic glass Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims abstract description 29
- 239000010410 layer Substances 0.000 claims description 57
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 34
- 229910052718 tin Inorganic materials 0.000 claims description 34
- 230000004888 barrier function Effects 0.000 claims description 23
- 229910052802 copper Inorganic materials 0.000 claims description 16
- 229910052723 transition metal Inorganic materials 0.000 claims description 15
- 229910045601 alloy Inorganic materials 0.000 claims description 12
- 239000000956 alloy Substances 0.000 claims description 12
- 150000003624 transition metals Chemical class 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 238000009713 electroplating Methods 0.000 claims description 8
- 229910052726 zirconium Inorganic materials 0.000 claims description 8
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 7
- 229910052738 indium Inorganic materials 0.000 claims description 6
- 229910052749 magnesium Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- -1 transition metal nitride Chemical class 0.000 claims description 5
- 229910004200 TaSiN Inorganic materials 0.000 claims description 3
- 229910008482 TiSiN Inorganic materials 0.000 claims description 3
- 229910008599 TiW Inorganic materials 0.000 claims description 3
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 2
- 239000012528 membrane Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 152
- 229910052751 metal Inorganic materials 0.000 description 67
- 239000002184 metal Substances 0.000 description 67
- 239000010949 copper Substances 0.000 description 52
- 230000008569 process Effects 0.000 description 15
- 238000002441 X-ray diffraction Methods 0.000 description 11
- 239000007789 gas Substances 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 238000012360 testing method Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 238000001878 scanning electron micrograph Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000009736 wetting Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 238000005546 reactive sputtering Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000006104 solid solution Substances 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 229910001093 Zr alloy Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005868 electrolysis reaction Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 2
- 229920000620 organic polymer Polymers 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- PMTRSEDNJGMXLN-UHFFFAOYSA-N titanium zirconium Chemical compound [Ti].[Zr] PMTRSEDNJGMXLN-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910008651 TiZr Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229920002313 fluoropolymer Polymers 0.000 description 1
- 239000004811 fluoropolymer Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920000417 polynaphthalene Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- A—HUMAN NECESSITIES
- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01K—ANIMAL HUSBANDRY; CARE OF BIRDS, FISHES, INSECTS; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
- A01K61/00—Culture of aquatic animals
- A01K61/70—Artificial fishing banks or reefs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76864—Thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02B—HYDRAULIC ENGINEERING
- E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
- E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
- E02B3/043—Artificial seaweed
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02B—HYDRAULIC ENGINEERING
- E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
- E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
- E02B3/046—Artificial reefs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
신뢰성이 향상된 배선을 포함하는 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는, 기판과, 기판 상에 형성되고, 개구부를 구비하는 절연막 패턴과, 개구부 내면에 형성된 비정질 금속 질화막과, 비정질 금속 질화막 상에 형성된 확산 방지막과, 확산 방지막이 형성된 개구부 내를 매립하는 도전막을 포함한다.
반도체, 배선, 질화막, 점착력(adhesion), 면저항
Description
도 1a 내지 도 1d는 본 발명의 제1 실시예에 의한 반도체 소자 및 이의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 제2 실시예에 의한 반도체 소자 및 이의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 본 발명의 제3 실시예에 의한 반도체 소자 및 이의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제4 실시예에 의한 반도체 소자 및 이의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5f는 N 농도의 변화에 따른 금속 질화막의 결정 상태를 나타내는 SEM 이미지들이다.
도 6a 및 도 6b는 도 5a 내지 도 5b에 나타난 금속 질화막에 대한 XRD 패턴을 나타낸 그래프이다.
도 7a 내지 도 7f는 N 농도의 변화에 따른 금속 질화막과 Cu와의 점착력을 나타내는 SEM 이미지들이다.
도 8a은 도 7a 내지 도 7f의 Cu를 증착한 상태 및 열처리한 상태에서 Cu에 대한 면저항(Rs)을 측정한 그래프이다.
도 8b는 도 8a의 각 테스트 샘플들에 있어서 열처리 전후의 면저항의 증가율을 나타낸 그래프이다.
도 9a 내지 도 9f는, N 농도의 변화에 따른 금속 질화막과 Cu와의 점착력을 나타내는 SEM 이미지들이다.
도 10a는 도 9a 내지 도 9f의 Cu를 증착한 상태 및 열처리한 상태에서 Cu에 대한 면저항(Rs)을 측정한 그래프이다.
도 10b는 도 10a의 각 테스트 샘플들에 있어서 열처리 전후의 면저항의 증가율을 나타낸 그래프이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 105: 하부 기판
110: 절연막 패턴 115: 비아
120: 트렌치 125: 비정질 금속 질화막
130: 확산 방지막 135: 추가 비정질 금속 질화막
140: 배선용 도전막 145: 상부 배선
310: 제1 절연막 패턴 320: 콘택층
325: 제2 절연막 패턴 330: 트렌치
335: 비정질 금속 질화막 340: 확산 방지막
345: 추가 비정질 금속 질화막 350: 배선용 도전막
355: 상부 배선
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 배선의 신뢰성이 향상된 반도체 소자 및 그 제조 방법에 관한 것이다.
로직 소자의 고속화, 고집적화는 급속도로 진행되고 있는데, 이는 트랜지스터의 미세화에 따라 이루어지고 있다. 트랜지스터의 집적도 향상에 대응하여 배선은 미세화되고 있으며, 이에 따른 배선 지연의 문제가 심각해지고 있어 소자의 고속화를 방해하는 원인으로 대두되고 있다.
이러한 상황에서 종래부터 LSI(Large Scale Integration)의 배선재료로 일반적으로 이용해 왔던 알루미늄 합금 대신에 보다 저항이 작고, 높은 EM(Electro-Migration) 내성을 갖는 재료인 구리(Cu)를 이용한 배선이 활발히 개발되고 있다. 그런데, 구리는 식각이 용이하지 않고, 공정 중에 산화되는 문제점으로 인하여 구리 배선 형성을 위하여는 다마신(damascene) 공정을 사용한다. 다마신 공정은 절연막에 상부 배선이 형성되는 트렌치(trench)와 이 상부 배선을 하부 배선 또는 기판에 접속하는 비아(via)를 형성하고, 구리를 채운 후에 화학기계적 연마(Chemical Mechanical Polishing, 이하 CMP) 공정으로 평탄화하는 채움공정이다.
이러한 듀얼다마신 공정은 금속배선 외에 비트라인 또는 워드라인 형성에 이용되며, 특히 다층 금속배선에서 상부 금속배선과 하부 금속배선을 접속시키기 위한 비하을 동시에 형성할 수 있을 뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
여기서, 배선에 사용되는 구리는 절연막 및 기판에서의 확산속도가 빠르고, 배선 이외의 다른 영역으로 확산된 구리는 반도체 소자에 치명적인 불순물로 작용하기 때문에 이를 막아 줄 수 있는 확산 방지막이 필요하다.
종래 기술에 의한 구리 배선을 적용한 반도체 소자의 경우, 후속 열처리 과정에서 열응력(thermal stress)에 의해 반도체 소자가 파괴(failure)되는 현상이 종종 발생한다. 특히, 큰 선폭을 가지는 상부 배선 또는 하부 배선과 그 사이에 비아(via)가 형성되어 있는 경우, 비아와 상부 배선 또는 비아와 하부 배선 사이에 응력이 집중된다. 따라서, 비아의 상부 또는 하부에 틈(void 또는 vacancy)이 형성되어 전기적인 단선이 발생할 수 있다. 이러한 현상을 SIV(Stress Induced Void)이라 하며, 배선을 둘러싸는 절연막의 탄성계수(Young's modulus)가 작고, 절연막의 열팽창계수가 클 경우 더욱 자주 발생하게 된다. 이러한 경우, 비아와 배선이 닿는 면에서 비아와 배선 사이의 점착력(adhesion)이 나빠져서 배선의 면저항(sheet resistance)이 증가하여 배선의 신뢰성이 떨어진다.
본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 배선을 포함하는 반도체 소자를 제공하고자 하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 신뢰성이 향상된 배선을 포함하는 반도체 소자를 제조하는 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판과, 상기 기판 상에 형성되고, 개구부를 구비하는 절연막 패턴과, 상기 개구부 내면에 형성된 비정질 금속 질화막과, 상기 비정질 금속 질화막 상에 형성된 확산 방지막과, 상기 확산 방지막이 형성된 상기 개구부 내를 매립하는 도전막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판을 제공하는 단계와, 상기 기판 상에 개구부를 포함하는 절연막 패턴을 형성하는 단계와, 상기 개구부 내면에 비정질 금속 질화막 및 확산 방지막을 순차적으로 형성하는 단계와, 상기 개구부 내를 매립하는 도전막을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a 내지 도 1d를 참조하여 본 발명의 제1 실시예에 의한 반도체 소자 및 이의 제조 방법을 설명한다.
도 1a를 참조하면, 하부 배선(105)이 형성된 기판(100)을 준비한다. 여기서, 기판(100)으로는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 예로 들 수 있다. 그리고, 하부 배선(105)으로는 다양한 금속 또는 금속 합금을 이용할 수 있으며, 예를 들어, 구리 배선을 사용할 수 있다.
도 1b를 참조하면, 하부 배선(105)이 형성된 기판(100) 상에 절연막(Inter-Metal Dielectric 또는 IMD)(미도시)을 형성한 후, 식각 마스크를 이용하여 절연막을 패터닝(patterning)하여 하부 배선(105)을 노출시키는 개구부를 포함하는 절연막 패턴(110)을 형성한다.
여기서, 개구부는 하부 배선(105)과 연결되어 하부 배선(105)을 노출시키는 비아(via)(115)와, 이러한 비아(115)와 연결되어 비아(115) 상부에 위치하며 상부 배선(도 1d의 145참조)을 정의하는 트렌치(trench)(120)를 포함한다.
절연막은 비아(115) 및 트렌치(120)를 형성하기에 충분한 두께를 가지며, 저유전률(Low-k)을 갖는 유기폴리머와 도프(dope)된 산화막계열 등으로 형성할 수 있 다. 도프된 산화막계열로는 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막(carbon-doped oxide), 실리콘 산화막, HSQ(hydrogen silsesquioxane) (SiO:H), MSQ(methyl silsesquioxane) (SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성할 수 있다. 저유전률을 갖는 유기폴리머로는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide) 수지 등이 있다. 이러한 절연막은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀코팅(spin coating) 방식 등을 사용하여 형성할 수 있다.
절연막 패턴(110)을 형성하기 위해 우선, 절연막 상에 비아(115)를 정의하는 감광막 패턴(photoresist pattern)(미도시)을 형성한다. 이어서, 이러한 감광막 패턴을 식각마스크로 사용하여 하부 배선(105)이 노출될 때까지 절연막을 식각하여 비아(115)를 형성한다. 그 후, 비아(115)를 정의하는 감광막 패턴을 애싱(ashing) 및 유기 스트리핑(stripping)으로 제거한다.
그리고, 비아(115)가 형성된 절연막 상에 트렌치(120)를 정의하는 감광막 패턴(미도시)을 형성한다. 감광막 패턴은 트렌치(120)와 비아(115)가 오버랩(overlap)되도록 형성된다. 이어서, 이러한 감광막 패턴을 식각마스크로 사용하여 트렌치(120)를 형성하여 절연막 패턴(110)을 완성한다. 여기서, 공정조건에 따라 트렌치(120)를 형성하기 위한 식각 저지막(etch-stop layer)을 절연막 사이에 형성 할 수 있다. 그 후, 트렌치(120)를 정의하는 감광막 패턴을 애싱 및 유기 스트리핑으로 제거한다.
이상, 본 발명의 일 실시예는, 절연막 상에 비아(115)를 형성한 후 절연막을 다시 식각하여 비아(115) 상부에 트렌치(120)을 형성하는 비아 퍼스트(via first)법을 이용하여 설명하였으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 트렌치(120)를 먼저 형성하고 비아(115)를 나중에 형성하는 트렌치 퍼스트(trench first)법을 사용하여 절연막 패턴(110)을 형성할 수도 있다.
도 1c를 참조하면, 비아(115)와 트렌치(120)가 형성된 절연막 패턴(110) 상에 비정질 금속 질화막(125), 확산 방지막(130) 및 추가 비정질 금속 질화막(135)을 순차적으로 형성한다.
여기서, 비정질 금속 질화막(125)은 전이금속(transition metal) 질화물 또는 전이금속 합금(transition metal alloy) 질화물로 구성될 수 있다. 비정질 금속 질화막(125)의 N 농도는 약 31 at% 이하 일 수 있다. 비정질 금속 질화막(125)는 Mg, In, Sn 또는 Al 등의 불순물을 더 포함할 수 있다. 여기서, Mg, In, Sn 또는 Al 등의 불순물의 농도는 약 1 ~ 10 at% 일 수 있다. 비정질 금속 질화막(125)은 반응성 스퍼터링(reactive sputtering)에 의해 약 10 ~ 1000 Å의 두께로 형성할 수 있다. 예를 들어, 비정질 금속 질화막(125)으로는 Ti, Zr, Hf 및 이들의 합금으로 이루어진 그룹에서 선택된 어느 하나의 질화물을 사용할 수 있다.
여기서, 금속 질화막(125)의 N 농도가 0 at%에 가까워질수록 금속 질화막(125)은 금속 구조(metallic structure)를 가지며, 후속 열처리 공정에서 금속 질 화막(125)과 배선 사이에 반응이 일어나서 배선의 면저항이 증가하게 된다. 그리고, 금속 질화막(125)의 N 농도가 증가하여 약 31 at%에 가까울수록 비정질 금속 질화막(125)은 비정질 구조(amorphous structure)를 가지며, 이 경우 배선과 금속 질화막(125) 사이의 점착력(adhesion)이 좋고 금속 질화막(125)과 배선 사이에 반응이 일어나지 않아서 배선의 면저항이 증가하는 것을 억제된다. 금속 질화막(125)의 N 농도가 약 31 at% 보다 클 경우, 금속 질화막(125)는 결정질 구조(crystalline structure)를 가지며, 금속 질화막(125)과 배선 사이의 점착력(adhesion)이 나빠져서 배선의 면저항이 증가하거나 그 결합면에서 틈(void 또는 vacancy)이 생성될 수 있다.
그리고, 구리(Cu)를 다마신 공정에서 형성할 때에는 확산 방지막(130)은 구리 도전물질의 확산에 의하여 금속간 절연막의 절연특성 열화 등을 방지하기 위하여 필수적으로 사용된다. 확산 방지막(130)으로는 Ta, Ti, W, Ru, TiW, WBN, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN 단일막 또는 이들이 적층된 다층막을 사용할 수 있으며, 예를 들어 TaN과 Ta가 적층된 다층막을 사용할 수 있다. 확산 방지막(130)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 사용하여, 10 ~ 1000 Å의 두께로 형성할 수 있다.
그리고, 추가 비정질 금속 질화막(135)는 비정질 금속 질화막(125)와 동일한 물질을 이용하여 동일한 방법으로 형성할 수 있다.
그 후, 도 1c에 도시된 바와 같이, 추가 비정질 금속 질화막(135)이 형성된 비아(115)와 트렌치(120) 내에 배선용 도전막(140)을 형성한다. 배선용 도전막 (140)을 이루는 물질은 Al, Al 합금, Cu, Cu 합금, Au, Ag, W 및 Mo으로 이루어진 그룹에서 선택된 적어도 어느 하나로 구성될 수 있다. 그리고, 배선용 도전막(140)의 형성방법은 도전물질을 스퍼터링(sputtering)법으로 막을 형성하고 리플로우(reflow) 하는 방법, CVD로 형성하는 방법, 전기도금법(electroplating) 중에서 선택된 어느 하나의 방법으로 형성할 수 있다.
본 발명의 일 실시예에 의한 배선용 도전막(140)이 Cu 또는 Cu 합금인 경우 전기도금법을 사용하는 것이 바람직하다. 전기도금법을 이용하는 경우에는 전해 시에 전류를 흘리기 위하여 시드층(seed layer)(미도시)을 형성할 필요가 있다. 이 때, 스퍼터링, PVD, CVD 또는 ALD 등을 사용하여 도전성 물질로 이루어진 시드층을 형성할 수 있다.
도 1d를 참조하면, 절연막 패턴(110)이 노출되도록 배선용 도전막(140)을 평탄화하여 상부 배선(145)을 완성한다. 즉, 절연막 패턴(110)이 노출되도록 배선용 도전막(140)을 CMP 공정으로 연마하여 절연막 패턴(110)의 상면과 실질적으로 평평한 상면을 가지는 도전막으로 이루어진 상부 배선(145)을 형성할 수 있다.
이하, 도 2를 참조하여 본 발명의 제2 실시예에 의한 반도체 소자 및 이의 제조 방법을 설명한다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 반도체 소자는, 도 2에 나타낸 바와 같이, 제1 실시예의 반도체 소자와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 도 2에 도시된 바와 같이, 본 실시예의 반도체 소자는 절연막 패턴(110) 상에 비정질 금속 질화막 (125), 확산 방지막(130) 및 상부 배선(145)이 순차적으로 형성된 구조를 가진다. 즉, 확산 방지막(130)과 상부 배선(145) 사이에 추가 비정질 금속 질화막(135)이 없는 구조를 가진다.
이하, 도 3a 내지 도 3d를 참조하여 본 발명의 제3 실시예에 의한 반도체 소자 및 이의 제조 방법을 설명한다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 반도체 소자는, 도 3a 내지 도 3d에 나타낸 바와 같이, 제1 실시예의 반도체 소자와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 본 발명의 제1 실시예에 의한 반도체 소자는 듀얼 다마신(dual damascene) 구조를 가지나, 본 발명의 제3 실시예에 의한 반도체 소자는 싱글 다마신(single damascene) 구조를 가진다.
도 3a를 참조하면, 하부 배선(105)이 형성된 기판(100) 상에 하부 배선(105)을 노출시키는 개구부를 포함하는 제1 절연막 패턴(310)을 형성한다. 제1 절연막 패턴(310)에 형성된 개구부 내에 콘택층(contact layer)(320)을 형성한다. 콘택층(320)으로는 도전성 물질층을 사용할 수 있으며, 하부 배선(105)과 전기적으로 연결되어 있다. 콘택층(320)을 이루는 물질은 Al, Al 합금, Cu, Cu 합금, Au, Ag, W 및 Mo으로 이루어진 그룹에서 선택된 적어도 어느 하나로 구성될 수 있다. 예를 들어, 제1 절연막 패턴(310)에 형성된 개구부 내에 스퍼터링 또는 PVD에 의해 W을 증착함으로써 콘택층(320)을 형성할 수 있다. 또는, 제1 절연막 패턴(310)에 형성된 개구부 내에 Cu를 전기도금법에 의해 형성할 수도 있다.
그 후, 도 3b를 참조하면, 상기 결과물 상에 콘택층(320)을 노출시키는 트렌치(330)를 포함하는 제2 절연막 패턴(325)을 형성한다. 여기서, 트렌치(330)는 후속하는 상부 배선(도 3d의 355)을 정의한다.
도 3c를 참조하면, 트렌치(330)의 내면 및 제2 절연막 패턴(325) 상에 비정질 금속 질화막(335), 확산 방지막(340) 및 추가 비정질 금속 질화막(345)을 순차적으로 형성한다. 여기서, 비정질 금속 질화막(335), 확산 방지막(340) 및 추가 비정질 금속 질화막(345)은 각각 도 1c에서 언급한 비정질 금속 질화막(125), 확산 방지막(130) 및 추가 비정질 금속 질화막(135)과 동일한 물질로 구성되고 동일한 기능을 수행한다.
그 후, 도 3c에 도시된 바와 같이, 추가 비정질 금속 질화막(345)이 형성된 트렌치(330) 내에 배선용 도전막(350)을 형성한다. 배선용 도전막(350)을 이루는 물질은 Al, Al 합금, Cu, Cu 합금, Au, Ag, W 및 Mo으로 이루어진 그룹에서 선택된 적어도 어느 하나로 구성될 수 있다. 그리고, 배선용 도전막(350)의 형성방법은 도전물질을 스퍼터링(sputtering)법으로 막을 형성하고 리플로우(reflow) 하는 방법, CVD로 형성하는 방법, 전기도금법(electroplating) 중에서 선택된 어느 하나의 방법으로 형성할 수 있다.
본 발명의 일 실시예에 의한 배선용 도전막(350)이 Cu 또는 Cu 합금인 경우 전기도금법을 사용하는 것이 바람직하다. 전기도금법을 이용하는 경우에는 전해 시에 전류를 흘리기 위하여 시드층(seed layer)(미도시)을 형성할 필요가 있다. 이 때, 스퍼터링, PVD, CVD 또는 ALD 등을 사용하여 도전성 물질로 이루어진 시드층을 형성할 수 있다.
도 3d를 참조하면, 제2 절연막 패턴(325)이 노출되도록 배선용 도전막(350)을 평탄화하여 상부 배선(355)을 완성한다. 즉, 제2 절연막 패턴(325)이 노출되도록 배선용 도전막(350)을 CMP 공정으로 연마하여 제2 절연막 패턴(325)의 상면과 실질적으로 평평한 상면을 가지는 도전막으로 이루어진 상부 배선(355)을 형성할 수 있다.
이하, 도 4를 참조하여 본 발명의 제4 실시예에 의한 반도체 소자 및 이의 제조 방법을 설명한다. 설명의 편의상, 상기 제3 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 반도체 소자는, 도 4에 나타낸 바와 같이, 제3 실시예의 반도체 소자와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 도 4에 도시된 바와 같이, 본 실시예의 반도체 소자는 제2 절연막 패턴(325) 상에 비정질 금속 질화막(335), 확산 방지막(340) 및 상부 배선(355)이 순차적으로 형성된 구조를 가진다. 확산 방지막(340)과 상부 배선(355) 사이에 추가 비정질 금속 질화막(345)이 없는 구조를 가진다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
[실험예1]
TiZrN으로 이루어진 금속 질화막이 배선 특성에 미치는 영향을 다음과 같이 측정하였다. Ar 가스와 N2 가스가 흐르는 상태에서 Ti-Zr 합금(Ti: 90 wt%, Zr: 10 wt%)으로 이루어진 타켓(target)을 이용하여 반응성 스퍼터링(reactive sputtering) 법으로 기판 상에 TiZrN 박막을 형성하였다. 이때 N2 가스의 플로우 율(flow rate)을 각각 달리하여 TiZrN 내의 N의 at%가 0, 5, 28, 34, 40, 50인 6개의 테스트 샘플들을 준비하였다. Ti와 Zr은 전이금속으로서 4족에 속하여 서로 완전히 고용체(solid solution)를 형성하며, 이들의 질화물인 TiN 및 ZrN도 고용체를 형성한다.
본 발명의 실험예1을 도 5a 내지 도 8b를 참조하여 설명한다.
도 5a 내지 도 5f는 각 테스트 샘플들의 단면 SEM(Scanning Electro Microscope) 이미지들이다.
도 5a는 N 농도가 0 at%인 TiZr막(이하, TiZrN(0)이라 함)을, 도 5b는 N 농도가 5 at%인 TiZrN막(이하, TiZrN(5)이라 함)을, 도 5c는 N 농도가 28 at%인 TiZrN막(이하, TiZrN(28)이라 함)을, 도 5d는 N 농도가 34 at%인 TiZrN막(이하, TiZrN(34)이라 함)을, 도 5e는 N 농도가 40 at%인 TiZrN막(이하, TiZrN(40)이라 함)을, 도 5f는 N 농도가 50 at%인 TiZrN막(이하, TiZrN(50)이라 함)을 나타낸다.
도 5a 및 도 5b를 참조하면, TiZrN(0)과 TiZrN(5)은 소성 변형(plastic deformation)에 의해 파단면이 늘어나면서 찢겨진 모습을 가지는 금속성 박막(metallic film)의 특성을 가진다. 그리고, 도 5c 및 도 5d를 참조하면, TiZrN(28) 및 TiZrN(34)는 결정립이 존재하지 않는 파단면을 가지는 비정질 박막(amorphous film)의 특성을 가진다. 그리고, 도 5e 및 도 5f를 참조하면, TiZrN(40) 및 TiZrN(50)은 원주 모양(columnar)의 파단면을 가지는 결정질 박막(crystalline film)의 특성을 가진다.
도 6a는 도 5a 및 도 5b에 나타난 금속 질화막에 대한 XRD(X-ray diffraction) 패턴이다. 도 6a에 도시된 TiZrN(0)과 TiZrN(5)에 대한 XRD 패턴의 경우, Ti(100)에 해당하는 2θ 값인 35.06°와 Ti(002)에 해당하는 2θ 값인 38.39°의 근처에 피크(peak)가 나타나는 것으로 보아 금속성을 가지고 있음을 알 수 있다.
그리고, 도 6b는 도 5c 내지 도 5f에 나타난 금속 질화막에 대한 XRD 패턴이다. 도 6b에 도시된 TiZrN(28)과 TiZrN(34)에 대한 XRD 패턴의 경우, 전체적으로 특정한 2θ 값에 대응하는 날카로운 피크가 나타나지 않는 것으로 보아 비정질의 특성을 가지는 것을 알 수 있다.
그리고, TiZrN(40)과 TiZrN(50)에 대한 XRD 패턴의 경우, TiN(111)에 해당하는 2θ 값인 36.64°와 TiN(200)에 해당하는 2θ 값인 42.59°의 근처에 피크(peak)가 나타나는 것으로 보아 결정질임을 알 수 있다. 일반적으로 TiN과 ZrN은 고용체를 이루기 때문에, TiZrN막에 대한 XRD 피크는 TiN막에 대한 XRD 피크와 ZrN막에 대한 XRD 피크 사이에 나타난다. 본 실험예는 Ti-Zr 합금(Ti: 90 wt%, Zr: 10 wt%)으로 이루어진 타켓(target)을 이용하였으므로, TiZrN막에 대한 XRD 피크는 TiN막에 대한 XRD 피크와 유사하게 나타날 것임을 알 수 있다.
이와 같이, N 농도가 0 at% 근처에서 금속 질화막은 금속 구조를 가지고, N 농도가 증가함에 따라 금속 질화막은 비정질 구조를 가지며, N 농도가 약 40 at% 이상일 때 금속 질화막은 결정질 구조를 가지게 된다.
도 7a 내지 도 7f는 앞에서 언급한 각 테스트 샘플들 상에 Cu를 형성한 후 열처리를 하여 Cu 표면을 촬영한 SEM 이미지들이다. 즉, 기판 상에 50 Å 두께의 금속 질화막 상에 50 Å 두께의 Cu를 형성한 후, 비반응성 기체(예를 들어, 진공, Ar 기체 또는 불활성 가스) 분위기에서 400℃, 5분 동안 열처리(annealing)를 하였다.
그리고, 도 8a은 도 7a 내지 도 7f의 Cu를 증착한 상태(as-dep.) 및 열처리(비반응성 기체 분위기에서 400℃, 5분 동안)한 상태(after annealing)에서 Cu에 대한 면저항(Rs)을 측정한 그래프이다. 도 8b는 도 8a의 각 테스트 샘플들에 있어서 열처리 전후의 면저항의 증가율을 나타낸 그래프이다.
도 7a 내지 도 7c를 참조하면, 금속 질화막에서 N 농도가 0, 5, 28 at% 인 경우 금속 질화막과 Cu는 젖음성(wetting) 현상으로 인하여 점착력(adhesion)이 우수함을 알 수 있다. 반면, 도 7d 내지 도 7f를 참조하면, 금속 질화막에서 N 농도가 34, 40, 50 at%인 경우 금속 질화막과 Cu는 비젖음성(dewetting) 현상으로 인하여 점착력(adhesion)이 나쁘다는 것을 알 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 금속 질화막 상에 Cu를 증착한 상태(as-dep.)에서 측정된 면저항(Rs) 값은 거의 균일함을 알 수 있다.
N 농도가 약 28 at%인 경우 열처리 후에도 면저항이 거의 변화없음을 알 수 있다. 다만, TiZrN(0), TiZrN(5), TiZrN(34), TiZrN(40) 및 TiZrN(50)의 경우, 면 저항이 증가함을 알 수 있다.
일반적으로 공정 마진을 고려하여 열처리 전후 Cu 면저항의 증가율이 20% 이하 일 때 배선의 신뢰성을 인정할 수 있다. 도 8b을 참조하면, 신뢰성있는 배선을 구현하기 위해서는, 약 31 at% 이하의 N 농도와 비정질 구조를 가지는 금속 질화막이 바람직하다. 더욱 바람직하게는 N 농도는 약 16 ~ 31 at% 일 수 있다. 이 때, N 농도가 약 16 at% 이하인 경우에도 금속 질화막이 비정질 구조이면 신뢰성있는 배선을 구현할 수 있다. 금속 질화막이 비정질 구조를 가지는 경우에는 Cu와의 반응성이 낮아서 면저항이 증가하지 않으므로, N 농도가 약 16 at% 이하인 경우에도 비정질 구조를 가지는 금속 질화막은 신뢰성있는 배선을 구현할 수 있다. 여기서, N 농도가 약 31 at% 이하의 금속 질화막에서, 금속 질화막의 구조(금속 구조 또는 비정질 구조)를 결정하는 N 농도는 금속 질화막을 구성하는 전이금속 또는 전이금속 합금에 따라 변화될 수 있다.
나아가, 공정 마진에 따라 용인될 수 있는 면저항의 증가율이 변화할 경우, 신뢰성 있는 배선을 구현하기 위한 금속 질화막 내의 N 농도는 변화될 수 있음은 당업자에게 자명한 사실이다.
N 농도가 약 31 at% 보다 작으면서 금속 구조를 가지는 TiZrN(0) 및 TiZrN(5)와 같은 금속 질화막의 경우, 도 7a 및 도 7b에 도시된 바와 같이 금속 질화막과 Cu와의 점착력은 우수하지만, 금속 질화막과 Cu 사이에 반응이 일어나기 때문에 Cu의 면저항이 증가한다. 그리고, TiZrN(34), TiZrN(40), TiZrN(50)과 같이 N 농도가 약 31 at% 보다 큰 금속 질화막의 경우, 도 7d 내지 도 7f에서 언급한 바와 같이 비젖음성 현상으로 인하여 금속 질화막과 Cu와의 점착력은 나쁘기 때문에 Cu의 면저항이 증가한다.
[실험예2]
TiN으로 이루어진 금속 질화막이 배선 특성에 미치는 영향을 다음과 같이 측정하였다. 기판 상에 Ar 가스와 N2 가스가 흐르는 상태에서 Ti으로 이루어진 타켓을 이용하여 반응성 스퍼터링 법으로 50 Å 두께의 TiN막을 형성한 후, 그 위에 50 Å 두께의 Cu를 형성하였다. 여기서, TiN막을 형성할 때, N2 가스의 플로우 율(flow rate)을 각각 달리하여 TiN 내의 N의 at%가 0, 5, 28, 34, 40, 50인 6개의 테스트 샘플들을 준비하였다. 그 후, 각 테스트 샘플들을 비반응성 기체(예를 들어, 진공, Ar 기체 또는 불활성 가스) 분위기에서 400℃, 2 시간 동안 열처리(annealing)를 하였다.
본 발명의 실험예2를 도 9a 내지 도 10b를 참조하여 설명한다.
도 9a 내지 도 9f는 각 테스트 샘플들의 표면 SEM 이미지들이다. 즉, 도 9a는 N 농도가 0 at%인 Ti막(이하, TiN(0)이라 함)을, 도 9b는 N 농도가 10 at%인 TiN막(이하, TiN(5)이라 함)을, 도 9c는 N 농도가 28 at%인 TiN막(이하, TiN(28)이라 함)을, 도 9d는 N 농도가 34 at%인 TiN막(이하, TiN(34)이라 함)을, 도 9e는 N 농도가 40 at%인 TiN막(이하, TiN(40)이라 함)을, 도 9f는 N 농도가 50 at%인 TiN막(이하, TiN(50)이라 함)을 형성한 경우이다.
그리고, 도 10a는 도 9a 내지 도 9f의 Cu를 증착한 상태(as-dep.) 및 열처리 한 상태(after annealing)에서 Cu에 대한 면저항(Rs)을 측정한 그래프이다. 도 10b는 도 10a의 각 테스트 샘플들에 있어서 열처리 전후의 면저항의 증가율을 나타낸 그래프이다.
도 9a 내지 도 9c를 참조하면, 금속 질화막에서 N 농도가 0, 5, 28 at%인 경우 금속 질화막과 Cu는 젖음성(wetting) 현상으로 인하여 점착력(adhesion)이 우수함을 알 수 있다. 반면, 도 9d 내지 도 9f를 참조하면, 금속 질화막에서 N 농도가 34, 40, 50 at%인 금속 질화막과 Cu는 비젖음성(dewetting) 현상으로 인하여 점착력(adhesion)이 나쁘다는 것을 알 수 있다.
도 10a 및 도 10b에 도시된 바와 같이, 금속 질화막 상에 Cu를 증착한 상태(as-dep.)에서 측정된 면저항(Rs) 값은 거의 균일함을 알 수 있다.
N 농도가 약 28 at%인 경우 열처리 후에도 면저항이 거의 변화없음을 알 수 있다. 다만, TiN(0), TiN(5), TiN(34), TiN(40) 및 TiN(50)의 경우, 면저항이 증가함을 알 수 있다.
일반적으로 공정 마진을 고려하여 열처리 전후 Cu 면저항의 증가율이 20% 이하 일 때 배선의 신뢰성을 인정할 수 있다. 도 10b을 참조하면, 신뢰성있는 배선을 구현하기 위해서는, 약 31 at% 이하, 더욱 바람직하게는 약 29 at% 이하의 N 농도와, 비정질 구조를 가지는 금속 질화막이 바람직하다. 더욱 바람직하게는 N 농도는 약 20 ~ 29 at% 일 수 있다. 이 때, N 농도가 약 20 at% 이하인 경우에도 금속 질화막이 비정질 구조이면 신뢰성있는 배선을 구현할 수 있다. 금속 질화막이 비정질 구조를 가지는 경우에는 Cu와의 반응성이 낮아서 면저항이 증가하지 않으므로, N 농도가 약 20 at% 이하인 경우에도 비정질 구조를 가지는 금속 질화막은 신뢰성있는 배선을 구현할 수 있다. 여기서, N 농도가 약 29 at% 이하의 금속 질화막에서, 금속 질화막의 구조(금속 구조 또는 비정질 구조)를 결정하는 N 농도는 금속 질화막을 구성하는 전이금속 또는 전이금속 합금에 따라 변화될 수 있다.
나아가, 공정 마진에 따라 용인될 수 있는 면저항의 증가율이 변화할 경우, 신뢰성 있는 배선을 구현하기 위한 금속 질화막 내의 N 농도는 변화될 수 있음은 당업자에게 자명한 사실이다.
N 농도가 약 29 at% 보다 작으면서 금속 구조를 가지는 TiN(0) 및 TiN(5)와 같은 금속 질화막의 경우, 도 9a 및 도 9b에 도시된 바와 같이 금속 질화막과 Cu와의 점착력은 우수하지만, 금속 질화막과 Cu 사이에 반응이 일어나기 때문에 Cu의 면저항이 증가한다. 그리고, TiZrN(34), TiZrN(40), TiZrN(50)과 같이 N 농도가 약 29 at% 보다 큰 금속 질화막의 경우, 도 9d 내지 도 9f에서 언급한 바와 같이 비젖음성 현상으로 인하여 금속 질화막과 Cu와의 점착력이 나쁘기 때문에 Cu의 면저항이 증가한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조 방법에 의하면, 신뢰성이 향상된 배선을 구현할 수 있다.
Claims (34)
- 기판;상기 기판 상에 형성되고, 개구부를 구비하는 절연막 패턴;상기 개구부 내면에 형성되고, N 농도가 31 at% 이하인 비정질 금속 질화막;상기 비정질 금속 질화막 상에 형성된 확산 방지막; 및상기 확산 방지막이 형성된 상기 개구부 내를 매립하는 도전막을 포함하는 반도체 소자.
- 삭제
- 제1 항에 있어서,상기 비정질 금속 질화막은 전이금속 질화물 또는 전이금속 합금 질화물로 이루어진 반도체 소자.
- 제3 항에 있어서,상기 비정질 금속 질화막은 Ti, Zr, Hf 및 이들의 합금으로 이루어진 그룹에서 선택된 어느 하나의 질화물인 반도체 소자.
- 제3 항에 있어서,상기 비정질 금속 질화막은 Mg, In, Sn 또는 Al을 약 1 ~ 10 at% 정도로 더 포함하는 반도체 소자.
- 제3 항에 있어서,상기 비정질 금속 질화막은 10 ~ 1000 Å의 두께인 반도체 소자.
- 제1 항에 있어서,상기 확산 방지막은 Ta, Ti, W, Ru, TiW, WBN, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN 단일막 또는 이들이 적층된 다층막인 반도체 소자.
- 제1 항에 있어서,상기 도전막은 Cu 또는 Cu 합금막인 반도체 소자.
- 제1 항에 있어서,상기 기판 내에 상기 개구부와 연결되는 하부 배선을 더 포함하고,상기 개구부는 상기 하부 배선을 노출시키는 비아와, 상기 비아와 연결되어 배선을 정의하는 트렌치를 포함하는 반도체 소자.
- 제1 항에 있어서,상기 절연막 패턴 하부에 상기 개구부와 연결되는 도전성 컨택층을 더 포함하고,상기 컨택층은 상기 컨택층 하부에 형성된 하부 배선과 연결된 반도체 소자.
- 제1 항에 있어서,상기 확산 방지막과 상기 도전막 사이에 형성되고, N 농도가 31at% 이하인 추가 비정질 금속 질화막을 더 포함하는 반도체 소자.
- 제11 항에 있어서,상기 추가 비정질 금속 질화막은 전이금속 질화물 또는 전이금속 합금 질화물로 이루어진 반도체 소자.
- 제12 항에 있어서,상기 추가 비정질 금속 질화막은 Ti, Zr, Hf 및 이들의 합금으로 이루어진 그룹에서 선택된 어느 하나의 질화물인 반도체 소자.
- 제12 항에 있어서,상기 추가 비정질 금속 질화막은 Mg, In, Sn 또는 Al을 약 1 ~ 10 at% 정도로 더 포함하는 반도체 소자.
- 제12 항에 있어서,상기 추가 비정질 금속 질화막은 10 ~ 1000 Å의 두께인 반도체 소자.
- 삭제
- 기판을 제공하는 단계;상기 기판 상에 개구부를 포함하는 절연막 패턴을 형성하는 단계;상기 개구부 내면에 N 농도가 31at% 이하인 비정질 금속 질화막 및 확산 방지막을 순차적으로 형성하는 단계; 및상기 개구부 내를 매립하는 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제17 항에 있어서,상기 기판을 제공하는 단계는 하부 배선이 형성된 상기 기판을 제공하는 단계이고,상기 절연막 패턴을 형성하는 단계는, 상기 하부 배선을 노출시키는 비아 및 상기 비아와 연결되어 배선을 정의하는 트렌치를 포함하는 상기 개구부를 구비하는 절연막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제17 항에 있어서,상기 기판을 제공하는 단계는 하부 배선과 상기 하부 배선과 상기 개구부를 연결하는 도전성 컨택층을 구비하는 상기 기판을 제공하는 단계인 반도체 소자의 제조 방법.
- 제17 항에 있어서,상기 비정질 금속 질화막은 전이금속 질화물 또는 전이금속 합금 질화물로 이루어진 반도체 소자의 제조 방법.
- 제20 항에 있어서,상기 비정질 금속 질화막은 Ti, Zr, Hf 및 이들의 합금으로 이루어진 그룹에서 선택된 어느 하나의 질화물인 반도체 소자의 제조 방법.
- 제20 항에 있어서,상기 비정질 금속 질화막은 Mg, In, Sn 또는 Al을 약 1 ~ 10 at% 정도로 더 포함하는 반도체 소자의 제조 방법.
- 제20 항에 있어서,상기 비정질 금속 질화막은 10 ~ 1000 Å의 두께인 반도체 소자의 제조 방법.
- 삭제
- 제17 항에 있어서,상기 확산 방지막은 Ta, Ti, W, Ru, TiW, WBN, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN 단일막 또는 이들이 적층된 다층막인 반도체 소자의 제조 방법.
- 제17 항에 있어서,상기 도전막은 Cu 또는 Cu 합금막인 반도체 소자의 제조 방법.
- 제17 항에 있어서, 상기 도전막을 형성하는 단계 전에,상기 확산 방지막 상에 N 농도가 31at% 이하인 추가 비정질 금속 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제27 항에 있어서,상기 추가 비정질 금속 질화막은 전이금속 질화물 또는 전이금속 합금 질화물로 이루어진 반도체 소자의 제조 방법.
- 제28 항에 있어서,상기 추가 비정질 금속 질화막은 Ti, Zr, Hf 및 이들의 합금으로 이루어진 그룹에서 선택된 어느 하나의 질화물인 반도체 소자의 제조 방법.
- 제28 항에 있어서,상기 추가 비정질 금속 질화막은 Mg, In, Sn 또는 Al을 약 1 ~ 10 at% 정도로 더 포함하는 반도체 소자의 제조 방법.
- 제28 항에 있어서,상기 추가 비정질 금속 질화막은 10 ~ 1000 Å의 두께인 반도체 소자의 제조 방법.
- 삭제
- 제17 항에 있어서,상기 도전막을 형성하는 단계는, 상기 절연막 패턴의 상면과 실질적으로 평평한 상면을 가지는 상기 도전막을 형성하는 단계인 반도체 소자의 제조 방법.
- 제33 항에 있어서,상기 도전막을 형성하는 단계는, 상기 확산방지막 상에 시드층을 형성하는 단계; 및 상기 시드층 상에 상기 도전막을 전기도금하는 단계를 포함하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050008700A KR100642750B1 (ko) | 2005-01-31 | 2005-01-31 | 반도체 소자 및 그 제조 방법 |
| US11/344,550 US7341908B2 (en) | 2005-01-31 | 2006-01-30 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050008700A KR100642750B1 (ko) | 2005-01-31 | 2005-01-31 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060087844A KR20060087844A (ko) | 2006-08-03 |
| KR100642750B1 true KR100642750B1 (ko) | 2006-11-10 |
Family
ID=36755665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050008700A KR100642750B1 (ko) | 2005-01-31 | 2005-01-31 | 반도체 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7341908B2 (ko) |
| KR (1) | KR100642750B1 (ko) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9076843B2 (en) | 2001-05-22 | 2015-07-07 | Novellus Systems, Inc. | Method for producing ultra-thin tungsten layers with improved step coverage |
| KR100866138B1 (ko) * | 2007-06-26 | 2008-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 및 그의 형성방법 |
| KR20090020938A (ko) * | 2007-08-24 | 2009-02-27 | 삼성전자주식회사 | 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 |
| JP2009111251A (ja) * | 2007-10-31 | 2009-05-21 | Tohoku Univ | 半導体装置およびその製造方法 |
| KR100967130B1 (ko) * | 2008-01-02 | 2010-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그의 형성방법 |
| KR100924555B1 (ko) * | 2008-01-04 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그 형성방법 |
| US8129270B1 (en) | 2008-12-10 | 2012-03-06 | Novellus Systems, Inc. | Method for depositing tungsten film having low resistivity, low roughness and high reflectivity |
| US9159571B2 (en) | 2009-04-16 | 2015-10-13 | Lam Research Corporation | Tungsten deposition process using germanium-containing reducing agent |
| US8623733B2 (en) | 2009-04-16 | 2014-01-07 | Novellus Systems, Inc. | Methods for depositing ultra thin low resistivity tungsten film for small critical dimension contacts and interconnects |
| US10256142B2 (en) | 2009-08-04 | 2019-04-09 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
| US9034768B2 (en) | 2010-07-09 | 2015-05-19 | Novellus Systems, Inc. | Depositing tungsten into high aspect ratio features |
| US8124531B2 (en) | 2009-08-04 | 2012-02-28 | Novellus Systems, Inc. | Depositing tungsten into high aspect ratio features |
| US9548228B2 (en) | 2009-08-04 | 2017-01-17 | Lam Research Corporation | Void free tungsten fill in different sized features |
| CN102237295B (zh) * | 2010-04-28 | 2014-04-09 | 中国科学院微电子研究所 | 半导体结构制造方法 |
| US20120273948A1 (en) * | 2011-04-27 | 2012-11-01 | Nanya Technology Corporation | Integrated circuit structure including a copper-aluminum interconnect and method for fabricating the same |
| WO2013063260A1 (en) | 2011-10-28 | 2013-05-02 | Applied Materials, Inc. | High temperature tungsten metallization process |
| US10381266B2 (en) | 2012-03-27 | 2019-08-13 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
| CN113862634A (zh) * | 2012-03-27 | 2021-12-31 | 诺发系统公司 | 钨特征填充 |
| US11437269B2 (en) | 2012-03-27 | 2022-09-06 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
| US8853080B2 (en) | 2012-09-09 | 2014-10-07 | Novellus Systems, Inc. | Method for depositing tungsten film with low roughness and low resistivity |
| US9153486B2 (en) | 2013-04-12 | 2015-10-06 | Lam Research Corporation | CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications |
| US9082826B2 (en) | 2013-05-24 | 2015-07-14 | Lam Research Corporation | Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features |
| US9589808B2 (en) | 2013-12-19 | 2017-03-07 | Lam Research Corporation | Method for depositing extremely low resistivity tungsten |
| US9748137B2 (en) | 2014-08-21 | 2017-08-29 | Lam Research Corporation | Method for void-free cobalt gap fill |
| US9997405B2 (en) | 2014-09-30 | 2018-06-12 | Lam Research Corporation | Feature fill with nucleation inhibition |
| US9401328B2 (en) * | 2014-12-22 | 2016-07-26 | Stmicroelectronics S.R.L. | Electric contact structure having a diffusion barrier for an electronic device and method for manufacturing the electric contact structure |
| US9953984B2 (en) | 2015-02-11 | 2018-04-24 | Lam Research Corporation | Tungsten for wordline applications |
| US10170320B2 (en) | 2015-05-18 | 2019-01-01 | Lam Research Corporation | Feature fill with multi-stage nucleation inhibition |
| US9978605B2 (en) | 2015-05-27 | 2018-05-22 | Lam Research Corporation | Method of forming low resistivity fluorine free tungsten film without nucleation |
| US9754824B2 (en) | 2015-05-27 | 2017-09-05 | Lam Research Corporation | Tungsten films having low fluorine content |
| US9613818B2 (en) | 2015-05-27 | 2017-04-04 | Lam Research Corporation | Deposition of low fluorine tungsten by sequential CVD process |
| US9972504B2 (en) | 2015-08-07 | 2018-05-15 | Lam Research Corporation | Atomic layer etching of tungsten for enhanced tungsten deposition fill |
| US9978610B2 (en) | 2015-08-21 | 2018-05-22 | Lam Research Corporation | Pulsing RF power in etch process to enhance tungsten gapfill performance |
| US9704804B1 (en) * | 2015-12-18 | 2017-07-11 | Texas Instruments Incorporated | Oxidation resistant barrier metal process for semiconductor devices |
| WO2017222682A1 (en) * | 2016-06-24 | 2017-12-28 | Tosoh Smd, Inc. | Tungsten-boron sputter targets and films made thereby |
| CN107564850B (zh) * | 2016-07-01 | 2020-07-07 | 中芯国际集成电路制造(北京)有限公司 | 互连结构及其制造方法 |
| US10573522B2 (en) | 2016-08-16 | 2020-02-25 | Lam Research Corporation | Method for preventing line bending during metal fill process |
| US10566211B2 (en) | 2016-08-30 | 2020-02-18 | Lam Research Corporation | Continuous and pulsed RF plasma for etching metals |
| US10211099B2 (en) | 2016-12-19 | 2019-02-19 | Lam Research Corporation | Chamber conditioning for remote plasma process |
| US11348795B2 (en) | 2017-08-14 | 2022-05-31 | Lam Research Corporation | Metal fill process for three-dimensional vertical NAND wordline |
| US10340330B2 (en) * | 2017-10-13 | 2019-07-02 | International Business Machines Corporation | Precision BEOL resistors |
| US11549175B2 (en) | 2018-05-03 | 2023-01-10 | Lam Research Corporation | Method of depositing tungsten and other metals in 3D NAND structures |
| US11515256B2 (en) | 2021-01-27 | 2022-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538324B1 (en) * | 1999-06-24 | 2003-03-25 | Nec Corporation | Multi-layered wiring layer and method of fabricating the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430684B1 (ko) | 1996-12-31 | 2004-07-30 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| US6413858B1 (en) * | 1999-08-27 | 2002-07-02 | Micron Technology, Inc. | Barrier and electroplating seed layer |
| US6398929B1 (en) * | 1999-10-08 | 2002-06-04 | Applied Materials, Inc. | Plasma reactor and shields generating self-ionized plasma for sputtering |
| US6479898B1 (en) * | 2001-01-11 | 2002-11-12 | Advanced Micro Devices, Inc. | Dielectric treatment in integrated circuit interconnects |
| KR20030001103A (ko) | 2001-06-28 | 2003-01-06 | 주식회사 하이닉스반도체 | 원자층 증착법을 이용한 구리 배선용 확산 방지막 형성 방법 |
| KR100732747B1 (ko) | 2001-12-12 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
| KR100858873B1 (ko) | 2002-07-16 | 2008-09-17 | 주식회사 하이닉스반도체 | 구리 무전해 도금법을 이용한 대머신 금속배선 형성방법 |
-
2005
- 2005-01-31 KR KR1020050008700A patent/KR100642750B1/ko active IP Right Grant
-
2006
- 2006-01-30 US US11/344,550 patent/US7341908B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538324B1 (en) * | 1999-06-24 | 2003-03-25 | Nec Corporation | Multi-layered wiring layer and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060087844A (ko) | 2006-08-03 |
| US7341908B2 (en) | 2008-03-11 |
| US20060170103A1 (en) | 2006-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100642750B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100829603B1 (ko) | 에어 갭을 갖는 반도체 소자의 제조 방법 | |
| KR100482180B1 (ko) | 반도체 소자 제조방법 | |
| JP3057054B2 (ja) | 銅線の多層相互接続を形成する方法 | |
| KR101433410B1 (ko) | ＢＥｏＬ 상호접속 구조물에서의 보다 낮은 전체 유전율을 위한 프로세스 통합 방식 | |
| EP2139037B1 (en) | Method of fabricating an interconnect structure for electromigration enhancement | |
| US20030008243A1 (en) | Copper electroless deposition technology for ULSI metalization | |
| JP5739434B2 (ja) | 銅プラグを有する半導体デバイスおよびデバイスを形成するための方法 | |
| JP2012527751A (ja) | 半導体構造体及びその形成方法 | |
| US20020167089A1 (en) | Copper dual damascene interconnect technology | |
| US8957519B2 (en) | Structure and metallization process for advanced technology nodes | |
| US6277765B1 (en) | Low-K Dielectric layer and method of making same | |
| JP4527948B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004235548A (ja) | 半導体装置およびその製造方法 | |
| KR100331906B1 (ko) | 반도체 장치의 제조 방법 | |
| US7618887B2 (en) | Semiconductor device with a metal line and method of forming the same | |
| KR100703968B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| CN112018078B (zh) | 一种铜互连结构及其制作方法 | |
| KR100626935B1 (ko) | 금속배선 구조 및 그 제조 방법 | |
| JP2004031866A (ja) | 半導体集積回路装置 | |
| KR100924556B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| US7875978B2 (en) | Metal line having a multi-layered diffusion layer in a semiconductor device and method for forming the same | |
| JP4219215B2 (ja) | 電子デバイスの製造方法 | |
| KR20040077421A (ko) | 반도체 장치의 금속배선 형성 방법 | |
| KR100367487B1 (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151001 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160930 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180927 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190930 Year of fee payment: 14 |