KR100626935B1 - 금속배선 구조 및 그 제조 방법 - Google Patents

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Abstract

식각 정지(etch stop)로서 역할을 하는 복수개의 저 유전 상수의 절연막(55),(65)을 갖는 감수형(subtractive) 금속 배선 구조가 개시된다. 상기 선택된 저 유전 상수의 절연막이 물리적 및 열적 스트레스를 견뎌내는 동일한 제조 방법과 동일한 능력을 갖는다. 덧붙여, 각각의 저 유전 상수의 절연막에 사용된 에천트(etchant)가 다른 저 유전 상수의 절연막에 대해 매우 작은 식각율을 갖는다.
저 유전 상수, 절연막, 금속배선, 식각율

Description

금속배선 구조 및 그 제조 방법{SUBTRACTIVE METALLIZATION STRUCTURE AND METHOD OF MAKING}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 다층의 금속배선(metallization) 구조를 형성하는 방법에 관한 것이다.
하나의 집적회로 칩(chip)에 다수의 요소를 집적시키는 것은 복잡한 배선을 필요로 한다. 이상적으로는 상기 배선 구조가 최소의 신호 지연과 최적의 집적도를 가지며 제조되어야만 한다. 집적회로의 신뢰성과 성능이 상기 배선 구조의 품질에 의해 영향을 받을 수 있다.
반도체 장치가 0.25 마이크론 설계룰(design rule) 이하로 축소됨에 따라 첨단의 다중(multiple) 금속배선 층을 고집적도를 달성하는데 사용하여 왔다. 이러한 금속배선 구조의 하나가 부가형(additive) 금속배선 공정인 듀얼 다마신(dual damascene) 공정에 의해 형성된 듀얼 다마신 구조이다. 또 다른 금속배선 구조가 감수형(subtractive) 금속배선 공정에 의해 형성된 다층의 감수형 구조이다. 상기 부가형 금속배선이 이산화실리콘(silicon dioxide)과 같은 유전 물질(dielectric material)에 정의된 채널(channel) 내에 금속을 부가시키는 것을 포함할지라도 상기 감수형 금속배선은 기판에 집적회로의 부분을 형성하기 위해 미리 적층된 금속, 예를 들어 알루미늄의 보호되지 않은 부분을 제거하는 것을 포함한다.
도 1에 도시된 바와 같이, 공지된 감수형 금속배선 공정의 하나가 반도체 기판(10) 상에 미리 패터닝되어 형성된 배선 금속(12)의 영역 상에 제 1 절연막(14)을 적층하는 것으로 시작된다. 상기 절연막(14)을 감광막(16)과 하드 마스크층(15)을 사용하는 포토리소그래피(photolithography)에 의해 패터닝하여 상기 제 1 층 배선의 금속 라인에 해당하는 비아홀(via hole)(17)(도 2 및 도 3)을 형성한다. 상기 비아 식각(via etching)이 상기 하지의 기판을 손상시키는 것을 방지하기 위해서는 상기 금속 라인을 상기 비아의 부분에서 확대하여야 하므로 임의의 층에서 얻을 수 있는 배선 밀도를 저하시킨다.
상기 비아 식각을 완료한 후 융단(blanket) 금속층을 적층한다. 장벽(barrier) 물질이 필요하면, 상기 장벽 물질의 융단 층을 상기 금속층의 적층 전에 적층한다. 예를 들어 약 수백 Å 두께의 티타늄(titanium) 또는 지르코늄(zirconium) 층을 약 5000Å 내지 10000Å의 두꺼운 알루미늄 0.5% 구리 합금의 적층 전에 적층할 수 있다. 상기 금속 적층에 뒤이어 감광막을 적층하고 적절한 마스크를 사용하여 상기 감광막에 금속 패턴을 전사시킨다. 그런 다음, 예를 들어 반응성 이온 식각(reactive ion etching)과 같은 적절한 식각 공정을 사용하여 상기 금속 패턴을 정의한다. 제 3 층의 금속이 요구되면, 비아를 식각한 제 2 절연막을 적층하고 뒤이어 또 다른 층의 금속을 적층하고 식각한다. 이러한 공정을 반복하여 원하는 수의 금속층을 얻는다.
상기한 바와 같은 감수형 금속배선 공정은 약간의 단점을 갖고 있다. 단점중의 하나가 도 4의 비아(18)와 같은 비아의 형성을 위한 식각 동안에 전형적으로 발생하는 상당한 언더컷팅(undercutting)이다. 비아(18)와 하지의 배선 금속(12)의 부정합(misalignment)이 자주 발생하여 식각 동안에 상기 하지의 기판이 또한 불행하게도 상기 배선 금속과의 비아 오버랩(overlap)의 결과로서 식각된다. 따라서, 배선 금속(12)의 영역을 더욱 넓고 크게 패터닝하여 어떠한 오버랩을 해소시킨다. 하지만, 상기 배선 금속의 폭, 두께 및 간격을 증가시키는 것은 집적도의 엄격한 요구 사항에 부합되지 않는다. 더욱이, 이러한 제약으로 고 분해능의 장치를 효과적으로 제조할 수 없다.
이러한 문제점을 하나 이상의 식각 정지(etch stop) 막을 사용함으로써 해소할 수 있다. 상기 식각 정지 막을 사용하는 이점이 상당하더라도 상기 식각 정지 막을 위해 별개의 적층이 필요하기 때문에 상기 공정은 복잡하다. 덧붙여, 가장 일반적으로 사용되는 식각 정지 물질, 실리콘 나이트라이드(Si3N4)는 금속간의 절연막에 의해 생성된 기생 정전용량에 관하여 저항-정전용량의 요건을 더 이상 충족하지 못하는 매우 높은 유전 상수(K)(약 7)를 갖는다. 집적회로가 고밀도화에 따라 금속층 사이의 기생 정전용량을 최소화시키는 것이 점차 중요하다. 이는 예를 들어, 유기성(organic) 유전 물질과 같은 저 유전 상수를 갖는 층간(intermetal) 절연막을 사용함으로써 달성될 수 있다. 실리콘 나이트라이드는 첨단의 금속배선 구조의 작은 기생 정전용량의 요건을 충족시키지 못한다.
따라서, 제조 원가를 절감하고 생산성을 높이는 개선된 감수형 금속배선 구조의 요구가 있다. 비아와 하지의 금속 사이의 제로 오버랩(zero overlap)을 가지며 식각 정지 막을 필요로 하지 않는 감수형 금속배선 공정의 요구가 또한 있다. 감수형 금속배선 구조의 금속층 사이의 기생 정전용량을 저감시키는 방법이 또한 요구되고 있다.
본 발명은 반도체 장치의 감수형 금속배선 구조를 제조하는 방법을 제공한다. 본 발명의 일 특징에 따르면, 배선 밀도가 높아지고 적은 공정 단계가 요구됨에 따라 생산성을 증가시킬 수 있다. 본 발명의 또 다른 특징에 따르면, 기생 정전용량을 저감 또는 최소화하기 위해 고 유전 식각 정지 물질의 사용을 방지할 수 있다.
전형적인 실시예에서는 물리적 및 열적 스트레스를 견뎌내는 동일한 능력과 아울러 동일한 형성 방법을 갖도록 복수개의 저 유전 상수 물질을 선택한다. 상기 저 유전 상수 물질은 비아가 감수형 금속배선 공정에 따라 나중에 형성되는 절연막으로서 역할을 한다. 상기 저 유전 상수의 물질 각각에 대해 사용된 에천트(etchant)가 다른 저 유전 상수의 물질에 대해 저 식각율(etch rate)을 갖도록 상기 저 유전 상수의 물질을 선택한다. 따라서, 복수개의 저 유전 상수의 물질은 감수형 금속배선 구조의 제조 동안에 다른 저 유전 상수의 물질에 대해 식각 정지로서 역할을 한다.
본 발명의 추가적인 특징과 이점은 본 발명의 전형적인 실시예를 나타내는 첨부된 도면과 함께 제공되는 상세한 설명으로부터 더욱 명확해질 것이다.
도 1은 종래 기술에 따른 초기 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 2는 도 1의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 3은 도 2의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 4는 도 3의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 5는 도 4의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 6은 본 발명의 전형적인 실시예에 따른 초기 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 7은 도 6의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 8은 도 7의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 9는 도 8의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 10은 도 9의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 11은 도 10의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 12는 도 11의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 13은 도 12의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 14는 도 13의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 15는 도 14의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 16은 도 15의 후속 제조 단계에서의 감수형 금속배선 구조를 나타낸 단면도.
도 17은 본 발명에 따라 듀얼 다마신 구조가 있는 메모리 셀을 갖는 컴퓨터 시스템을 나타낸 도면.
이하의 상세한 설명에서는 본 발명을 실시할 수 있는 다양한 구체적인 실시예들을 참조하기로 한다. 이들 실시예들을 당 분야에서 통상의 지식을 가진 자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 설명하고, 본 발명의 사상과 범위를 벗어남 없이 다른 실시예들을 적용할 수 있고 구조적 및 전기적 변경을 할 수 있는 것으로 이해하여야 한다.
이하의 설명에서 사용된 용어 "기판"은 반도체 표면을 가진 어떠한 반도체 기반(semiconductor-based) 구조든지 포함할 수 있다. 상기 용어는 실리콘, 실리콘-온-인슈레이터(silicon-on-insulator: SOI), 실리콘-온-사파이어(silicon-on-sapphire: SOS), 도핑된 반도체 및 미도핑된 반도체, 기반 반도체 기초(foundation)에 의해 지지된 실리콘 에피층 및 기타 반도체 구조를 포함하는 것으로 이해하여야 한다. 상기 반도체는 실리콘 기반(silicon-based)이어야 할 필요가 없다. 상기 반도체는 실리콘-게르마늄, 게르마늄 또는 갈륨 아세나이드이어도 좋다. 이하의 설명에서 기판을 참조할 때 선행(previous) 공정 단계는 기반 반도체나 기초(foundation)의 내부 또는 상부에 영역(region) 또는 접합(junction)을 형성하는데 사용되었을 수 있다.
본 발명은 물리적 및 열적 스트레스를 견뎌내는 동일한 능력과 아울러 동일한 제조 방법을 갖는 복수개의 저 유전 상수의 물질을 선택하는 감수형 금속배선 구조를 제조하는 방법을 제공한다. 상기 저 유전 상수의 물질은 비아가 후속으로 형성되는 절연막으로서 역할을 한다.
동일 부분에 동일 참조 부호를 부여하는 도면들을 참조하면, 도 6은 반도체 기판(50)의 일부분을 나타낸다. 도 7에 도시된 바와 같이, 상기 기판(50)을 덮는 제 1 층간 절연막(55)을 형성한다.
본 발명의 전형적인 실시예에서는 제 1 층간 절연막(55)을 스핀 코팅(spin coating)에 의해 약 2000Å~15000Å, 더욱 구체적으로는 6000Å~10000Å의 두께로 융단(blanket) 적층한다. 상기 제 1 층간 절연막(55)을 물성에 따라 임의의 온도에서 경화(cure)시켜도 좋다. 원하는 바와 같이 상기 제 1 층간 절연막(55)의 형성을 위해 화학 기상 증착(chemical vapor deposition: CVD), 플라즈마 강화 CVD(plasma enhanced CVD: PECVD), 또는 물리 기상 증착(physical vapor deposition: PVD)에 의한 스퍼터링과 같은 기타 공정의 적층 방법을 사용하여도 좋다. 바람직하게는, 상기 제 1 층간 절연막(55)의 에천트가 하지의 기판 물질을 상당히 손상하지 않도록 상기 제 1 층간 절연막(55)을 선택한다.
상기 제 1 층간 절연막(55)을 예를 들어 폴리이미드(polyimide), 스핀-온-폴리머(spin-on-polymer: SOP), 플레어(flare), 폴리아릴에테르(polyarylerther), 파릴렌(parylene), 폴리테트라플루오로에틸렌(polyfluoroethylene), 벤조사이클로부텐(benzocyclobutene: BCB) 또는 실크(SILK)와 같은 저 유전 상수의 유기성 물질로 형성하여도 좋다. 또는 상기 제 1 층간 절연막(55)을 예를 들어, 불화된 산화 실리콘(fluorinated silicon oxide: FSG), 수소 실세스퀴옥산(hydrogen silsesquioxane: HSQ) 또는 나노글라스(NANOGLASS)와 같은 저 유전 상수를 갖는 무기성 물질로 형성하여도 좋다. 본 발명은 하지만 상기한 물질에 한정되지 않고 저 유전 상수를 갖는 기타 유기성 및 무기성 물질을 사용하여도 좋다. 본 발명의 목적 을 위해서는 저 유전 상수의 물질은 유전 상수(k)가 약 4.0인 산화 실리콘(SiO2)의 유전 상수보다 낮은 물질이다.
그 다음에, 도 8에 도시된 바와 같이, 제 1 감광막(58)을 상기 제 1 층간 절연막(55) 상에 형성한다. 이어서, 상기 제 1 감광막(58)을 비아 패턴(59)의 이미지(image)를 가진 마스크(미도시)로 패터닝한다. 따라서, 상기 제 1 감광막(58)의 개구부(opening)를 거쳐 상기 제 1 층간 절연막(55)을 식각함으로써 도 9에 도시된 바와 같이, 비아(60)를 형성할 수 있다. 상기 제 1 절연 물질(55)의 특성에 따라 에천트를 선택할 수 있다. 상기 에천트(미도시)는 상기 에천트가 상기 반도체 기판(50)에 도달할 때까지 상기 제 1 절연 물질(55)을 선택적으로 식각할 것이다. 따라서, 상기 제 1 감광막(58)의 제거 후에는 비아(60)를 도 9에 도시된 바와 같이, 상기 제 1 절연막(55)에 형성한다.
상기 비아(60)의 형성에 뒤이어, 장벽층(62)(도 9)을 상기 비아(60)와 상기 제 1 층간 절연막(55) 상에 CVD, PVD, 스퍼터링 또는 진공 증착(evaporation)에 의해 약 50~약 200Å, 더욱 바람직하게는 약 100Å의 두께로 형성한다. 상기 장벽층(62)의 바람직한 물질은 융단 적층에 의해 도포될 수 있는, 티타늄(Ti), 지르코늄(Zr), 텅스텐(W) 또는 하프늄(Hf)과 같은 금속, 또는 질화 탄타륨(TaN)과 같은 금속 화합물이다. 원하면, 상기 장벽층(62)을 고융점 금속 화합물, 예를 들어 TaSi 및 ZrSi와 같은 고융점 금속 나이트라이드로 형성하여도 좋다. 여하튼, 상기 장벽층(62)은 후속으로 적층되는 도전성 물질(도 9~도 16)로부터의 금속 원자의 확산을 억제하는 한편, 저 비저항(resistivity)과 상기 도전성 물질과 상기 장벽층(62) 사이의 저 접촉 저항(contact resistance)을 제공한다. 당 분야에서 공지된 바와 같이, 상기 장벽층(62)의 물질은 적용된 야금술(metallurgy) 및 절연체에 따라 선택한다.
그 다음에, 도 10에 도시된 바와 같이, 상기 장벽층(62)을 덮으며 상기 비아(60)를 채우는 도전성 물질 층(51)을 형성한다. 상기 도전성 물질 층(51)을 공지의 PVD, CVD 또는 이들 기술의 조합에 의해 융단 적층하여 비아(60)를 채워도 좋다. 또한, 상기 도전성 물질 층(51)을 도금법(plating technique)에 의해 적층하여도 좋다.
필요하다면, 제 2 장벽층을 상기 도전성 물질 층(51)의 상부면에 적층하여도 좋다. 예를 들면, 알루미늄 또는 알루미늄 구리 합금 구조의 경우, 상기 라인의 일렉트로마이그레이션(electromigration) 저항을 개선하기 위해 티타늄(Ti) 또는 지르코늄(Zr)의 층을 상기 알루미늄 합금 층의 상, 하 모두에 종종 사용한다. 여하튼, 상기 도전성 물질(51)과 장벽층(62)을 예를 들어, 반응성 이온 식각에 의해 패터닝하여 도 11에 도시된 바와 같이, 감수형 패턴(52)을 형성한다. 상기 감수형 패턴(52)은 나중에 상측 배선 층에 상호연결될 하측 배선을 나타낸다. 상기 감수형 패턴(52)은 알루미늄-구리(Al-Cu)로 형성하여도 좋으나 텅스텐(W), 구리(Cu), 금(Au), 은(Ag) 또는 알루미늄 및 이들의 합금과 같은 기타 도전성 물질을 또한 사용하여도 좋다.
도 12를 참조하면, 상기 제 1 층간 절연막(55)과 상기 감수형 패턴(52)을 덮는 제 2 층간 절연막(65)을 형성한다. 상기 제 2 층간 절연막(65)을 예를 들어 스핀 코팅에 의해 약 2000Å~약 15000Å, 더욱 바람직하게는, 약 6000Å~10000Å의 두께로 형성하여도 좋다. 적층에 뒤이어, 상기 제 2 층간 절연막(65)을 또 다시 상기 절연 물질의 성질 및 특성에 따라 임의의 온도에서 경화시킨다. 상기 제 1 층간 절연막(55)의 형성을 참조하여 상기한 방법과 같은 기타 적층 방법을 또한 사용하여도 좋다.
상기 제 2 층간 절연막(65)을 위한 선택 물질은 또한 상기 제 1 층간 절연막(55)을 참조하여 상기한 바와 같이, 4.0보다 낮은 유전 상수를 가진 저 유전 상수의 유기성 또는 무기성 물질이다. 하지만, 이하에 더욱 상세히 언급하는 바와 같이, 2개의 층간 절연막(55),(65)과 이들 층간 절연막을 선택적으로 제거하는데 사용된 식각 화학 작용은 물리적 및 기능적으로 서로 관련되어 있을 수 있다. 그 자체만으로, 상기 2개의 절연막(55),(65)을 동일한 방식으로 그리고 동일한 방법에 의해 적층하여도 좋다. 덧붙여, 상기 절연막(55),(65)은 바람직하게는, 이들 각각이 여러 가지 공정의 결과로서 나중에 야기되고 IC 장치의 사용 동안에 야기될 스트레스 레벨을 견뎌낼 수 있을 지도 모른다는 점에서 서로 양립한다. 더욱이, 각 물질은 나머지 다른 물질을 공정 처리하는데 필요한 최대 온도를 견뎌낼 수 있어야만 한다.
본 발명의 바람직한 실시예에서는 상기 2개의 층간 절연막(55),(65)을 위한 2개의 양립하는 물질이 실크(SILK)(100KHz에서 약 2.65의 k를 가진 유기성 물질)와 나노글라스(NANOGLASS)(100KHz에서 약 3.5의 k를 가진 무기성 물질)이다. 실크(SILK)와 나노글라스(NANOGLASS) 모두가 스핀 코팅에 의해 도포되고 상기 둘 모두가 서로의 공정 온도와 아울러 동일 스트레스 레벨을 견뎌낼 수 있다. 더욱이, 실크(SILK)와 나노글라스(NANOGLASS) 모두를 하나의 절연막을 용이하게 식각하는 한 다른 하나의 절연막에 대해 아주 작고 무시할만한 식각율을 가질 각각의 에천트에 의해 개별적으로 식각할 수 있다.
2개의 양립하는 저 유전 상수의 물질의 또 다른 예가 (다공도에 따라 2.0~3.0의 k를 가진 유기성 성분인) 기공 폴리이미드(foamed polyimide)와 (2.3~3.0의 k를 가진 무기성 성분인) 수소 실세키옥산(HSQ)이다. 하지만, 다른 조합을 또한 적용하여도 좋다. 더욱이, 2개의 저 유전 상수의 무기성 물질과 아울러 2개의 저 유전 상수의 유기성 물질을 또한 2개 모두의 물질이 양립하는 물리적 및 화학적 성질을 보유하는 한 사용하여도 좋다. 따라서, 본 발명은 상기한 조합의 사용에 한정되지 않고, 기타 양립하는 저 유전 상수의 물질, 즉 4.0 미만의 유전 상수를 가진 물질을 또한 사용하여도 좋다.
상기 제 2 층간 절연막(65)의 형성 후에 비아(70)(도 14)를 포토리소그래피에 의해 형성할 수 있다. 그 자체만으로, 제 2 감광막(68)(도 13)을 상기 제 2 층간 절연막(65) 상에 형성한다. 상기 제 2 감광막(68)을 그 다음에 비아 패턴(69)의 이미지를 갖는 마스크(미도시)로 패터닝한다. 상기 비아 패턴(69)을 그 다음에 사기 제 2 층간 절연막(65)으로 식각하여 도 14에 도시된 바와 같은 비아(70)를 형성한다. 상기 제 2 층간 절연막(65)의 두께가 상기 비아(70)의 두께를 정의한다. 상기 제 1 층간 절연막(65)의 두께는 상기 비아(60)의 두께를 정의한다.
상기 제 2 층간 절연막(65)을 감수형 패턴(52)까지 또는 대안으로 상기 제 1 층간 절연막(55)까지 선택적으로 식각하는 제 2 에천트를 사용함으로써 상기 비아(70)(도 14)의 식각을 성취한다. 상기 실크(SILK)/나노글라스(NANOGLASS) 조합을 적용하는 본 발명의 전형적인 실시예에서는 (상기 제 1 층간 절연 실크(SILK) 막(55))을 선택적으로 식각하기 위한) 제 1 에천트가 산소(O2) 플라즈마를 사용할 수 있는 한편, (상기 제 2 층간 절연 나노글라스(NANOGLASS) 막(65))을 식각하기 위한) 제 2 에칭이 염소(Cl) 플라즈마를 사용할 수 있다.
상기 비아(70)의 형성에 뒤이어, 상기 비아(70)와 상기 제 2 층간 절연막(65) 상에 CVD, PVD, 스퍼터링 또는 진공 증착에 의해 장벽층(72)(도 14)을 약 50Å~약 200Å, 더욱 바람직하게는 약 100Å의 두께로 형성한다. 상기 장벽층(72)을 위한 바람직한 물질이 티타늄(Ti), 지르코늄(Zr), 텅스텐(W) 또는 하프늄(Hf) 또는 탄타륨 나이트라이드(TaN)와 같은 금속 화합물이다. 원하면, 상기 장벽층(72)을 고융점 금속 화합물, 예를 들어 TiSi 또는 ZrSi와 같은 고융점 금속 실리사이드로 형성하여도 좋다. 여하튼, 상기 장벽층(72)이 나중에 적층되는 도전성 물질(도 15 및 도 16)으로부터의 금속 원자의 확산을 억제하는 한편, 저 비저항과 상기 도전성 물질과 상기 장벽층(72) 사이의 저 콘택 저항을 제공한다.
상기 제 2 층간 절연막(65)에 상기 비아(70)를 형성한 후에 감수형 금속배선 구조(100)(도 16)를 형성하는 추가 단계를 실시하여도 좋다. 따라서, 그 다음에, 상기 제 2 층간 절연막(65)을 덮고 상기 비아(70)에 채우는 도전성 물질 층(81)을 적층한다. 바람직한 실시예에서는 상기 도전성 물질 층(81)이 구리, 텅스텐, 금, 은, 알루미늄 또는 이들의 합금을 포함하나 기타 물질을 또한 사용하여도 좋음을 이해하여야 한다. 여하튼, 상기 도전성 물질(81)을 공지의 PVD, CVD 또는 이들 기술의 조합에 의해 융단 적층하여 상기 비아(70)를 채운다. 또한, 상기 도전성 물질 층(81)을 도금 기술에 의해 적층하여도 좋다.
상기 도전성 물질 층(81)(도 15)과 하지의 장벽층(72)을 그 다음에 패터닝하고 식각하여 감수형 패턴(82)을 형성하고 도 16에 도시된 감수형 금속배선 구조(100)의 형성을 완료한다.
단지 한 개의 감수형 금속배선 구조(100)를 도 16에 도시하였더라도 당 분야에서 통상의 지식을 가진 자에게는 실제로 어떠한 개수의 감수형 금속배선 구조를 상기 기판(50)에 형성하여도 좋음이 자명하다. 또한, 상기한 전형적인 실시예가 단지 2개의 층간 절연막이 적용된 감수형 금속배선 구조(100)의 형성을 참조하였을지라도 비아를 더욱 복잡한 금속배선 구조의 일부분인 도전성 물질로 채우는 기판(50) 상에 형성된 임의의 개수의 교호의(alternating) 저 유전 상수의 절연막에 본 발명을 응용 가능하다는 것을 이해하여야 한다. 더욱이, 본 발명은 실크(SILK)와 나노글라스(NANOGLASS)의 사용에 한정하는 것이 아니라 4.0 미만의 유전 상수를 가진 기타 양립할 수 있는 유기성 및 무기성 물질을 사용하여도 좋다.
한정하지 않으나 프로세서, 메모리 장치, 에이식(ASIC) 콘트롤러 등을 포함하는 어떠한 형태의 아날로그, 디지털 또는 하이브리드(hybrid) 집적회로 구조에 금속배선 층을 형성하는데 도 6~도 16을 참조하여 설명하고 도시한 기술을 사용하여도 좋다.
예를 들면, 메모리 회로(448), 예를 들어 본 발명에 따른 감수형 금속배선 구조를 포함하는 디램을 포함하는 전형적인 프로세서 기반 시스템(400)이 도 17에 도시되어 있다. 컴퓨터 시스템과 같은 프로세서 시스템은 버스(452)를 거쳐 입/출력 장치(I/O DEVICE)(446)와 통신하는, 마이크로프로세서, 디지털 신호 처리장치(digital signal processor) 또는 기타 프로그래머블 디지털 로직 장치(programmable digital logic device)와 같은 중앙 처리 장치(central processing unit: CPU)(444)를 포함한다. 상기 메모리(448)가 버스(452)를 거쳐 상기 시스템과 통신한다.
컴퓨터 시스템의 경우, 상기 프로세서 시스템은 상기 버스(452)를 거쳐 CPU(444)와 또한 통신하는, 플로피 디스크 드라이브(FLOPPY DISK DRIVE)(454) 및 컴팩트 디스크 롬 드라이브(CD ROM DRIVE)(456)와 같은 주변 장치를 포함하여도 좋다. 메모리(448)는 바람직하게는, 한 개 이상의 감수형 금속배선 구조(100)를 포함하는 집적회로로서 구성된다. CPU(444)는 본 발명에 따라 형성된 한 개 이상의 감수형 금속배선 구조를 또한 적용하여도 좋다. 원하면, 단일의 집적회로에서 상기 메모리(448)를 프로세서, 예를 들어 CPU(444)와 결합하여도 좋다.
상기 설명 및 첨부 도면은 단지 본 발명의 특징과 이점을 성취하는 전형적인 실시예를 나타내는 것으로 간주하여야 한다. 구체적인 공정 조건과 구조에 대한 변경 및 대체를 본 발명의 사상과 범위를 벗어남 없이 실시할 수 있다. 따라서, 본 발명을 상기한 설명과 도면에 의해 한정하는 것으로 간주하여서는 아니 되고 첨부된 청구범위에 의해 한정되어야만 한다.

Claims (50)

  1. 금속배선 구조를 형성하는 방법으로서, 상기 방법이
    제 1 저 유전 상수의 물질을 포함하는 제 1 절연막을 거쳐 제 1 개구부를 형성하는 단계;
    상기 제 1 개구부를 정의하는 측벽 상에 장벽층을 형성하는 단계;
    상기 제 1 절연막 상에 그리고 상기 제 1 절연막의 일부분에 접촉하며 제 1 도전성 물질을 제공하고 상기 제 1 개구부 내에 상기 제 1 도전성 물질을 제공하고 상기 제 1 도전성 물질을 패터닝하여 제 1 도전성 패턴을 형성하는 단계;
    상기 제 1 절연막과 상기 제 1 도전성 패턴 상에 제공된 제 2 절연막에 제 2 개구부를 형성하는 단계에 있어서, 상기 제 2 절연막이 제 2 저 유전 상수의 물질을 포함하고 상기 제 1, 2 저 유전 상수의 물질이 상이하며 서로에 대해 선택적으로 식각될 수 있는 단계; 및
    상기 제 2 개구부에 제 2 도전성 물질을 제공하는 단계를 포함하는 금속배선 구조 형성 방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막이 유기성 물질을 포함하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  3. 제 2 항에 있어서, 상기 유기성 물질은 폴리이미드, 스핀-온-폴리머, 플레 어, 폴리아릴에테르, 파릴렌, 폴리테트라플루오로에틸렌, 벤조사이클로부텐 및 실크(SILK)로 구성된 그룹으로부터 선택된 것을 특징으로 하는 금속배선 구조 형성 방법.
  4. 제 3 항에 있어서, 상기 제 1 절연막이 상기 실크를 포함하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  5. 제 1 항에 있어서, 상기 제 1 절연막이 무기성 물질을 포함하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  6. 제 5 항에 있어서, 상기 무기성 물질을 불화된 산화 실리콘, 수소 실세스퀴옥산 또는 나노글라스(NANOGLASS)로 구성되는 그룹으로부터 선택하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  7. 제 6 항에 있어서, 상기 제 1 절연막이 나노글라스를 포함하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  8. 제 1 항에 있어서, 상기 제 1 절연막을 2000Å~15000Å의 두께로 적층함으로써 형성하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  9. 제 8 항에 있어서, 상기 제 1 절연막을 6000Å~10000Å의 두께로 적층함으로써 형성하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  10. 제 1 항에 있어서, 상기 제 2 절연막이 유기성 물질을 포함하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  11. 제 10 항에 있어서, 상기 유기성 물질은 폴리이미드, 스핀-온-폴리머, 플레어, 폴리아릴에테르, 파릴렌, 폴리테트라플루오로에틸렌, 벤조사이클로부텐 및 실크(SILK)로 구성된 그룹으로부터 선택된 것을 특징으로 하는 금속배선 구조 형성 방법.
  12. 제 10 항에 있어서, 상기 제 2 절연막이 실크를 포함하는 것을 특징으로 하 는 금속배선 구조 형성 방법.
  13. 제 1 항에 있어서, 상기 제 2 절연막이 무기성 물질을 포함하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  14. 제 13 항에 있어서, 상기 무기성 물질은 불화된 산화 실리콘, 수소 실세스퀴옥산 및 나노글라스(NANOGLASS)로 구성되는 그룹으로부터 선택된 것을 특징으로 하는 금속배선 구조 형성 방법.
  15. 제 13 항에 있어서, 상기 제 2 절연막이 나노글라스를 포함하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  16. 제 1 항에 있어서, 상기 제 2 절연막을 2000Å~15000Å의 두께로 적층함으로써 형성하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  17. 제 16 항에 있어서, 상기 제 2 절연막을 6000Å~10000Å의 두께로 적층함으로써 형성하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  18. 제 1 항에 있어서, 상기 제 1 개구부를 형성하는 상기 단계를 제 1 식각 화학 작용으로 상기 제 1 절연막을 선택적으로 식각함으로써 성취하고, 상기 제 1 식각 화학 작용이 상기 제 2 절연막에 대해 선택적인 것을 특징으로 하는 금속배선 구조 형성 방법.
  19. 제 18 항에 있어서, 상기 제 2 개구부를 형성하는 상기 단계를 제 2 식각 화학 작용으로 상기 제 1 절연막에 대해 상기 제 2 절연막을 선택적으로 식각함으로써 성취하고, 상기 제 2 식각 화학 작용이 상기 제 1 절연막에 대해 선택적인 것을 특징으로 하는 금속배선 구조 형성 방법.
  20. 삭제
  21. 제 1 항에 있어서, 상기 제 2 도전성 물질을 제공하는 단계 전에 상기 제 2 개구부에 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  22. 제 1 항에 있어서, 상기 금속배선 구조가 감수형 금속배선 구조인 것을 특징으로 하는 금속배선 구조 형성 방법.
  23. 금속배선 구조를 형성하는 방법으로서, 상기 방법이
    기판 상에 실크(SILK) 절연막을 형성하는 단계;
    상기 실크 절연막 내에 형성된 제 1 개구부를 정의하는 측벽에 장벽층을 제공하는 단계;
    상기 제 1 개구부에 제 1 도전성 물질을 제공하는 단계;
    상기 실크 절연막과 상기 제 1 도전성 물질에 콘택하는 나노글라스(NANOGLASS) 절연막을 형성하는 단계;
    상기 나노글라스 절연막 내에 제 2 개구부를 형성하고 상기 제 2 개구부를 상기 제 1 도전성 물질로 연장하는 단계; 및
    상기 제 2 개구부에 제 2 도전성 물질을 제공하는 단계를 포함하는 금속배선 구조 형성 방법.
  24. 제 23 항에 있어서, 상기 실크 절연막을 2000Å~15000Å의 두께로 적층함으로써 형성하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  25. 제 24 항에 있어서, 상기 실크 절연막을 6000Å~10000Å의 두께로 적층함으로써 형성하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  26. 제 23 항에 있어서, 상기 나노글라스 절연막을 2000Å~15000Å의 두께로 적층함으로써 형성하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  27. 제 26 항에 있어서, 상기 나노글라스 절연막을 6000Å~10000Å의 두께로 적층함으로써 형성하는 것을 특징으로 하는 금속배선 구조 형성 방법.
  28. 제 23 항에 있어서, 상기 제 1 개구부를 형성하는 상기 단계를 제 1 식각 화학 작용으로 상기 실크 절연막을 선택적으로 식각함으로써 성취하고, 상기 제 1 식각 화학 작용이 상기 제 2 절연막에 대해 선택적인 것을 특징으로 하는 금속배선 구조 형성 방법.
  29. 제 28 항에 있어서, 상기 제 2 개구부를 형성하는 상기 단계를 제 2 식각 화학 작용으로 상기 나노글라스 절연막을 선택적으로 식각함으로써 성취하고, 상기 제 2 식각 화학 작용이 상기 제 1 절연막에 대해 선택적인 것을 특징으로 하는 금속배선 구조 형성 방법.
  30. 제 29 항에 있어서, 상기 제 1 식각 화학 작용이 산소 플라즈마 화학 작용이고 상기 제 2 식각 화학 작용이 염소 플라즈마 화학 작용인 것을 특징으로 하는 금속배선 구조 형성 방법.
  31. 반도체 기판 상에 제공된, 4.0 미만의 제 1 유전 상수를 갖는 제 1 절연막으로서, 상기 제 1 절연막 내에 형성된 제 1 비아에 제공된 일부분의 금속층을 포함하는 제 1 절연막;
    상기 제 1 절연막 상에 그리고 상기 제 1 절연막에 접촉하며 제공된, 4.0 미만의 제 2 유전 상수를 갖는 제 2 절연막으로서, 상기 제 1, 2 절연막이 동일한 스트레스 레벨과 공정 온도를 견뎌낼 수 있는 제 2 절연막; 및
    상기 제 2 절연막 내에 형성되며 상기 제 1 비아까지 연장하는 제 2 비아를 포함하는 집적회로 구조.
  32. 제 31 항에 있어서, 상기 제 1 절연막이 유기성 물질을 포함하는 것을 특징으로 하는 집적회로 구조.
  33. 제 32 항에 있어서, 상기 유기성 물질을 폴리이미드, 스핀-온-폴리머, 플레어, 폴리아릴에테르, 파릴렌, 폴리테트라플루오로에틸렌, 벤조사이클로부텐 및 실크(SILK)로 구성된 그룹으로부터 선택하는 것을 특징으로 하는 집적회로 구조.
  34. 제 33 항에 있어서, 상기 제 1 절연막이 상기 실크를 포함하는 것을 특징으로 하는 집적회로 구조.
  35. 제 31 항에 있어서, 상기 제 1 절연막이 무기성 물질을 포함하는 것을 특징으로 하는 집적회로 구조.
  36. 제 35 항에 있어서, 상기 무기성 물질을 불화된 산화 실리콘, 수소 실세스퀴옥산 및 나노글라스(NANOGLASS)로 구성되는 그룹으로부터 선택하는 것을 특징으로 하는 집적회로 구조.
  37. 제 31 항에 있어서, 상기 제 1 절연막이 2000Å~15000Å의 두께를 갖는 것을 특징으로 하는 집적회로 구조.
  38. 제 31 항에 있어서, 상기 제 2 절연막이 유기성 물질을 포함하는 것을 특징으로 하는 집적회로 구조.
  39. 제 38 항에 있어서, 상기 유기성 물질을 폴리이미드, 스핀-온-폴리머, 플레어, 폴리아릴에테르, 파릴렌, 폴리테트라플루오로에틸렌, 벤조사이클로부텐 및 실크(SILK)로 구성된 그룹으로부터 선택하는 것을 특징으로 하는 집적회로 구조.
  40. 제 31 항에 있어서, 상기 제 2 절연막이 무기성 물질을 포함하는 것을 특징으로 하는 집적회로 구조.
  41. 제 40 항에 있어서, 상기 무기성 물질을 불화된 산화 실리콘, 수소 실세스퀴옥산 및 나노글라스(NANOGLASS)로 구성되는 그룹으로부터 선택하는 것을 특징으로 하는 집적회로 구조.
  42. 제 31 항에 있어서, 상기 제 2 절연막이 2000Å~15000Å의 두께를 갖는 것을 특징으로 하는 집적회로 구조.
  43. 제 31 항에 있어서, 상기 제 1, 2 절연막이 서로에 대해 선택적으로 식각될 수 있는 상이한 물질로 형성된 것을 특징으로 하는 집적회로 구조.
  44. 프로세서; 및
    상기 프로세서에 결합된 집적회로로서, 하나 이상의 상기 프로세서와 집적 회로가 감수형 금속배선 구조를 포함하고, 상기 감수형 금속배선 구조는 제 1 비아가 내부에 형성된 제 1 저 유전 상수의 절연막과, 제 2 비아가 내부에 형성되며 상기 제 1 비아로 연장하는, 상기 제 1 저 유전 상수의 절연막 상의 제 2 저 유전 상수의 절연막을 포함하는 집적회로를 포함하는 프로세서 기반 시스템.
  45. 반도체 기판 상의 감수형 금속배선 구조로서,
    상기 반도체 기판 상에 제공된, 산화 실리콘의 유전 상수보다 낮은 유전 상수를 갖는 제 1 절연막;
    상기 제 1 절연막에 접촉하며 배치된, 산화 실리콘의 유전 상수보다 낮은 유전 상수를 갖는 제 2 절연막; 및
    상기 제 2 절연막 상에 배치된 제 3 절연막으로서, 상기 제 1, 2, 3 절연막이 동일한 스트레스 레벨과 공정 온도를 견뎌낼 수 있는 제 3 절연막을; 및
    상기 제 1, 2, 3 절연막의 각각 내에 형성된 하나 이상의 비아를 포함하는 반도체 기판 상의 감수형 금속배선 구조로서,
    상기 비아가 도전성 물질로 채워진 것을 특징으로 하는 반도체 기판 상의 감수형 금속배선 구조.
  46. 삭제
  47. 삭제
  48. 기판 상의 실크(SILK) 절연막;
    상기 실크 절연막 내에 형성된 제 1 개구부에 배치된 제 1 도전성 물질;
    상기 실크 절연막에 콘택하는 나노글라스(NANOGLASS) 절연막; 및
    상기 나노글라스 절연막 내에 형성된 제 2 개구부에 배치된 제 2 도전성 물질로서, 상기 제 2 개구부가 상기 제 1 도전성 물질까지 연장하는 제 2 도전성 물질을 포함하는 감수형 금속 배선 구조.
  49. 제 48 항에 있어서, 상기 실크 절연막이 2000Å~15000Å의 두께를 갖는 것을 특징으로 하는 감수형 금속 배선 구조.
  50. 제 48 항에 있어서, 상기 나노글라스 절연막이 2000Å~15000Å의 두께를 갖는 것을 특징으로 하는 감수형 금속 배선 구조.
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