JP5739434B2 - 銅プラグを有する半導体デバイスおよびデバイスを形成するための方法 - Google Patents

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Description

本発明は、半導体デバイスに関し、より具体的には、パッケージに接合し銅プラグを有するフリップ・チップに好適な、半導体デバイスに関する。
いわゆるフリップ・チップ・パッケージは、従来のワイヤ・ボンディングされたパッケージに対していくつかの利点を提供するため、一般に、半導体デバイスをパッケージに接合するために使用される。これらの利点には、コンパクトさ、耐久性、およびコストが含まれる。フリップ・チップ接合用の半導体デバイスでは、半導体デバイスは、絶縁層と、ボール制限冶金（ball limiting metallurgy）（時にはアンダーバンプ冶金と呼ばれる）および多量のはんだを受け取るためのビア開口部が存在する最終不活性化層（final layer of passivation）とを有する。絶縁層材料は、たとえば窒化シリコンまたは酸化シリコンとすることが可能であり、最終不活性化層材料は、たとえばポリイミドまたは感光性ポリイミドとすることができる。
ボール制限冶金およびはんだを有する完成半導体チップは、プリント回路基板またはセラミック基板などのパッケージと接触して配置し、その後加熱して、はんだをリフローさせ、半導体チップをパッケージに接合させることができる。
本発明は、現在半導体デバイス上で使用されている最終アルミニウム層を、構造体の絶縁層内の銅プラグに置き換える。本発明の諸実施形態は、現在最終アルミニウム層を使用している半導体設計の、エレクトロマイグレーションおよび構造上の問題に対処する。
上記および下記のような本発明の様々な利点および目的は、本発明の第１の態様に従い、複数の配線層を有する半導体基板であって、最終配線層が導電材料を含む半導体基板と、最終配線層上に形成された絶縁層であって、絶縁層が最終配線層内の導電材料を露出させるために内部に形成されたビア開口部を有する、絶縁層と、ビア開口部内に形成された障壁層と、障壁層上に形成されビア開口部を埋める銅プラグとを含む、半導体デバイスを提供することによって達成される。
本発明の第２の態様に従い、導電材料を含む最終配線層を有する半導体基板と、最終配線層上に形成された絶縁層であって、絶縁層が最終配線層内の導電材料を露出させるために内部に形成されたビア開口部を有する、絶縁層と、ビア開口部内に形成されこれを埋める銅プラグとを含む、半導体デバイスが提供される。
本発明の第３の態様に従い、複数の配線層を有する半導体基板を取得することであって、最終配線層が導電材料を含む、取得すること、最終配線層上に絶縁層を形成すること、絶縁層内にビア開口部を形成すること、ビア開口部内に隔壁層を形成すること、および、隔壁層上に銅プラグを形成してビア開口部を埋めることを含む、半導体デバイスを形成する方法が提供される。
本発明の第４の態様に従い、半導体デバイスの最終配線層上に絶縁層を形成すること、最終配線層内の導電材料を露出させるために絶縁層内にビア開口部を形成すること、および、ビア開口部内に銅プラグを形成してこれを埋めることを含む、半導体デバイスを形成する方法が提供される。
新規であると思われる本発明の特徴および本発明の要素特性については、添付の特許請求の範囲で具体的に示される。図面は単なる例示の目的であり、正確な縮尺ではない。しかしながら本発明自体は、組織と動作方法の両方に関して、添付の図面に関連して以下に記載された詳細な説明を参照することにより、最もよく理解されるであろう。
銅プラグを備えた絶縁層を有する、本発明の第１の実施形態を示す断面図である。 銅プラグおよび不活性化層を備えた絶縁層を有する、本発明の第２の実施形態を示す断面図である。 本発明の第１および第２の実施形態を形成するためのステップを示す断面図である。 本発明の第１および第２の実施形態を形成するためのステップを示す断面図である。 本発明の第１および第２の実施形態を形成するためのステップを示す断面図である。 本発明の第１および第２の実施形態を形成するためのステップを示す断面図である。 本発明の第１および第２の実施形態を形成するためのステップを示す断面図である。 本発明の第１および第２の実施形態を形成するためのステップを示す断面図である。 アルミニウム層および銅プラグを備えた絶縁層を有する、本発明の第３の実施形態を示す断面図である。 アルミニウム層および銅プラグおよび不活性化層を備えた絶縁層を有する、本発明の第４の実施形態を示す断面図である。
図面、特に図１をより詳細に参照すると、本発明の第１の実施形態の断面図が示されている。半導体デバイス１０は、半導体材料、トランジスタなどのライン・フィーチャのフロント・エンド、およびライン配線層のバック・エンドを含む、半導体基板１２を備える。図１では、見やすいように最終配線層１４のみが示されている。最終配線層１４は、誘電材料１６および金属配線ライン１８を含む。金属配線ライン１８の組成は任意の特定の冶金に限定されるものではなく、たとえば金属配線ライン１８には、アルミニウム、アルミ銅合金、銅、銅合金、または当業者に知られた他の導電性材料を使用することができる。半導体材料は、シリコン、シリコン・ゲルマニウム、ゲルマニウムなどのＩＶ族半導体、ＩＩＩ−Ｖ化合物半導体、またはＩＩ−ＶＩ化合物半導体を含むが、これらに限定されない、任意の半導体材料とすることができる。
金属配線ライン８中の金属は、その所望の電気的特性により、好ましくは銅である。銅の使用には、信頼性に影響を与える可能性のあるエレクトロマイグレーション問題を含む、内在する問題もある。また銅は、酸化を防止するために大気から、および、エレクトロマイグレーション性能に悪影響を与える抵抗性金属間副生成物の形成から、保護しなければならない。
したがって本発明者等は、ウェハ仕上げのための導電材料と、後続のボール制限冶金蒸着プロセスのための平面とを提供する働きをする、絶縁層内の銅プラグを提案してきた。銅プラグは、基礎となる銅配線層への損傷も防止する。
さらに図１を参照すると、半導体デバイス１０は、１つまたは複数の個々の副層をさらに備えることが可能な絶縁層２０を備える。好ましい一実施形態では、絶縁層２０は、ＮＢＬｏＫ（ＮＢＬｏＫはApplied Materials, Inc.の商標である）副層２２、二酸化シリコン副層２４、および窒化シリコン副層２６を含む。別の方法として、窒化シリコンをＮＢＬｏＫ副層２２の代用としてもよい。絶縁層２０には、他の材料を使用することができる。他の実施形態では、副層２２と副層２４との間に追加の窒化物副層（図示せず）が存在してもよい。絶縁層２０は、電気的絶縁層として働くことになる単数または複数の任意の誘電材料を備えることができる。例示の目的で、こうした誘電材料はＳｉＣＯＨ組成物などの低誘電性材料とすることができるが、これらに限定されるものではない。絶縁層２０内には銅プラグ２８が含められ、好ましくは、たとえばタンタルおよび窒化タンタルの障壁層３０が存在する。障壁層３０には、チタニウム、チタン・タングステン、窒化チタン、または窒化タングステンなどの他の材料を使用することが可能である。最も好ましくは、半導体デバイス１０は、銅プラグ２８を酸化から保護するためのキャップ層３２も含む。キャップ層３２は、ＮＢＬｏＫなどの窒化物であってよいが、キャップ層３２には窒化シリコン、窒化タンタル、または窒化チタンなどの他の材料も使用することができる。
次に図２を参照すると、本発明の第２の実施形態が開示されている。半導体デバイス１１０は、ここでは半導体デバイス１１０が内部に形成されたビア３６を有する不活性化層３４を含む点を除き、半導体デバイス１０（図１）とほぼ同様である。使用時には、パッケージに接合するための多量のはんだの受け取りに備えて、ボール制限冶金（図２では図示せず）が蒸着されることになる。不活性化層３４は、ポリイミド、感光性ポリイミド、フッ素化ポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリテトラフルオロエチレン（ＰＴＦＥ）、酸化シリコン、窒化酸化シリコン、または他の誘電材料から、製造することができる。
次に図９を参照すると、本発明の第３の実施形態が開示されている。半導体デバイス１２０は、半導体材料、トランジスタなどのライン・フィーチャのフロント・エンド、およびライン配線層のバック・エンドを含む、半導体基板１２を備える。図９では、見やすいように最終配線層１４のみが示されている。最終配線層１４は、誘電材料１６および金属配線ライン１８を含む。半導体基板および最終配線層１４の材料は、図１に示された第１の実施形態１０に関連して論じられたものと同じである。第３の実施形態の半導体デバイス１２０は、図１に関連して前述した副層２２、２４、および２６を有する絶縁層２０も含むことができる。半導体デバイス１２０は、絶縁層２０と接触するアルミニウム層５０をさらに含むことができる。図９に示されるように、アルミニウム層５０の一部は、絶縁層２０の上部表面４０上に存在するように延在することもできる。その後、半導体デバイス１２０は、好ましい障壁層３０および銅プラグ２８をさらに含む。銅プラグ２８の厚さは、性能およびプロセス要件に基づいて加減することができる。次にオプションの、コバルト、コバルト／タングステン／リン、または他のコバルト合金のキャップ層５２を、たとえばめっきによって銅プラグ２８上に蒸着することができる。後続の処理では、銅プラグ２８の表面を洗浄することができるため、結果としてオプションのキャップ層５２が不要である場合、および蒸着不要である場合がある。前述のように、最終アルミニウム層に関連付けられたエレクトロマイグレーション問題が存在するが、本発明の発明的銅プラグ２８は、半導体デバイス１２０のエレクトロマイグレーションを向上させる。
次に図１０を参照すると、本発明の第４の実施形態が開示されている。半導体デバイス１３０は、ここでは半導体デバイス１３０が内部に形成されたビア３６を有する不活性化層３４を含む点を除き、半導体デバイス１２０（図９）とほぼ同様である。使用時には、パッケージに接合するための多量のはんだの受け取りに備えて、ボール制限冶金（図示せず）が蒸着されることになる。不活性化層は、図２の半導体デバイス１１０内の不活性化層３４と同じ材料で生成可能である。
次に図３から図８に進むと、図１および図２の半導体デバイス１０、１１０を形成するためのプロセスについて考察される。第１に図３を参照すると、半導体材料、トランジスタなどのライン・フィーチャのフロント・エンド、およびライン配線層のバック・エンドを含む、半導体基板１２が示されている。図３では、見やすいように最終配線層１４のみが示されている。最終配線層１４は、誘電材料１６および金属配線ライン１８を含む。金属配線ライン１８中の金属は、その所望の電気的特性により、好ましくは銅であるが、前述の導電材料のうちのいずれかとすることができる。半導体基板１２の頂部上には、絶縁層２０が形成されている。絶縁層２０は、１つまたは複数の個々の副層を備えることができる。好ましい一実施形態では、絶縁層２０は、ＮＢＬｏＫ（窒素ドープ炭化シリコン）副層２２、二酸化シリコン副層２４、および窒化シリコン副層２６を含む。所望であれば、窒化シリコンをＮＢＬｏＫ副層２２の代用としてもよい。前述のように、絶縁層２０には他の材料を使用することができる。他の好ましい実施形態では、副層２２と２４との間に追加の窒化物層（図示せず）が存在してもよい。副層２２、２４、２６のそれぞれは、プラズマ化学気相蒸着法（plasma enhanced chemical vapordeposition）などの従来の方法によって蒸着可能である。例示の目的で、ＮＢＬｏＫ副層２２は１０００オングストロームの厚さを有することが可能であり、二酸化シリコン副層２４および窒化シリコン副層２６は合わせて８５００オングストロームの厚さを有することが可能であるが、これらに限定されるものではない。また例示の目的で、二酸化シリコン副層２４の厚さは４５００オングストローム、窒化シリコン副層２６の厚さは４０００オングストロームとすることが可能であるが、これらに限定されるものではない。
次に図４を参照すると、絶縁層２０内に開口部３８が形成されている。開口部３８は、反応性イオン・エッチングなどの従来の方法によって形成可能である。図を見るとわかるように、開口部３８の壁は、最も好ましくは垂直ではなく外側に傾斜している。開口部３８の壁は、銅プラグ２８の現在広まっている最良の適用例の場合、水平に対して４５度から７５度、最も好ましくは６０度の角度αで傾斜しているものとする。開口部３８の壁のこの傾斜角度αは、ビア開口部の壁が水平に対して傾斜している図９に関しても見られる。副層２２を貫通するエッチングは、ＮＢＬｏＫ層の場合、副層２４、２６を貫通するエッチングとは異なるエッチング・ステップを必要とする場合がある。こうした異なるエッチング・ステップは、ＣＨＦ３、ＣＨ２Ｆ２、またはＣＨ３Ｆなどのフッ化炭化水素化学を使用する、反応性イオン・エッチングによるものとすることができる。灰化または湿式洗浄などの、反応性イオン・エッチング後の洗浄ステップも望ましい場合がある。開口部３８の形成後、銅配線１８が露出される。銅配線１８の酸化傾向により、本明細書で説明される処理中に、露出された銅配線１８を非酸化性大気内に維持するステップを行うことができる。次の処理ステップの前に、いかなる残余酸化銅も除去されるものとする。
次に図５を参照すると、好ましい一実施形態では、開口部３８の少なくとも側面および底面のラインが絶縁層２０内に形成されるように、化学気相蒸着、物理気相蒸着、スパッタリング、またはめっきなどの、従来の手段によって、障壁層３０が蒸着される。障壁層３０は、前述の障壁層材料のいずれかとすることができる。例示の目的で、障壁層３０は１０００オングストロームの厚さを有することができるが、これに限定されるものではない。次に、障壁層３０の側面および底面上に銅を蒸着することによって、銅プラグ２８が形成される。開口部３８を少なくとも埋め、好ましくは過充填するように、十分な銅が蒸着されるものとする。たとえば５０００から１００００オングストロームの過充填のような、銅の十分な過装入（overburden）が存在することが好ましい。例示の目的で、好ましい一実施形態では、銅プラグ２８は８５００オングストロームの厚さを有することができるが、これに限定されるものではない。銅プラグ２８の８５００オングストロームの厚さおよび障壁層３０の１０００オングストロームの厚さによって、９５００オングストロームの総厚さが得られ、これは絶縁層２０の総厚さに等しいことに留意されたい。他の好ましい実施形態では、障壁層は分注（dispense）が可能であり、銅プラグ２８の厚さは、以前は障壁層３０によって占有されていたスペースを塞ぐように増加されなければならないことになる。
様々な層およびフィーチャに関する前述の寸法は、単なる例示の目的であり、限定するためのものではない。現代および将来の半導体設計は、こうした設計の設計要件を満たすためにより薄くまたはより厚くするように、様々な層およびフィーチャの厚さを必要とする可能性がある。したがって、前述の様々な層およびフィーチャのこうしたより薄いかまたは厚い厚さは、本発明の範囲内にある。
銅プラグ２８は、電気めっき、スパッタリング、またはめっきを含む、いくつかの方法のうちのいずれかによって蒸着可能である。障壁層３０および銅プラグ２８の材料は、ブランケット膜（blanket film）として蒸着される場合があるため、これらの同じ材料を絶縁層２０の上部表面４０から除去する必要がある。好ましい一方法では、過剰材料は化学的機械的研磨プロセスによって除去されるため、結果として障壁層３０および銅プラグ２８の材料は、図５に示されるように、絶縁層２０内の以前の開口部３８内にのみ残存する。
本発明の好ましい実施形態では、スルーめっき（through plating）を使用して銅プラグ２８に銅を蒸着することができる。障壁層３０の蒸着後、レジストが蒸着され、開口部３８の上のレジスト内に開口部を形成するために、フォトリソグラフィ法でパターニングされることになる。その後、レジスト内の開口部を貫通して開口部３８内へと銅がめっきされる。十分な銅が蒸着されるとレジストは取り除かれ、化学的機械的研磨プロセスによって、いかなる過剰材料も除去することができる。別の方法として、湿式および乾式の両方のエッチング・オプションを含む、選択的エッチング・プロセスを使用して、障壁の冶金に対してカスタマイズされた組成および除去されることになる充填材料と共に、フィールド領域内のいかなる過剰な銅も除去することができる。
本発明の代替方法では、障壁層３０の材料を蒸着した後、化学的機械的研磨によって上部表面４０から過剰部分が除去され、続いて銅プラグ２８に対して銅が蒸着され、続いて他の化学的機械的研磨ステップが行われることが可能である。連続する化学的機械的研磨ステップの代替方法は、特別な化学的機械的研磨ステップが含まれている為、好ましくない。
次に図６を参照すると、本発明に従ったプロセスの好ましい実施形態が示されている。キャップ層４２は、絶縁層２０、障壁層３０、および銅プラグ２８を覆って、たとえばプラズマ化学気相蒸着法によって蒸着される。キャップ層４２は、ＮＢＬｏＫまたは窒化シリコンなどの窒化物層であってよく、５００オングストロームまたは５００オングストローム未満の厚さに蒸着することができる。キャップ層４２はオプションであるが、銅プラグ２８内の銅の酸化を防止するためには好ましい。キャップ層４２の指定された材料および厚さは例示の目的であり、限定的なものではない。
処理のこの時点で、図１に示されるような半導体デバイス１０は完了する。
次に図７を参照すると、不活性化層３４は、スピン印加法（spin apply method）などによって従来の方法で蒸着される。その後不活性化層３４は、開口部３６を形成するために、フォトリソグラフィ法でパターニングされ、反応性イオン・エッチングなどによってエッチングされる。
処理のこの時点で、図２に示されるような半導体デバイス１１０は完了する。
次に図８を参照すると、開口部３８内のキャップ層４２の一部が、反応性イオン・エッチングによってエッチ・オープンされ、次に、従来のボール制限冶金４４が蒸着される。その後、半導体デバイス１１０をパッケージ（図示せず）に接合させるために、開口部３８内のボール制限冶金４４上に多量のはんだ（図示せず）が蒸着されることになる。
半導体デバイス１２０（図９）を生成するためのプロセスは、アルミニウム層５０およびキャップ層５２を加えることを除き、半導体デバイス１０、１１０のプロセスと同様である。アルミニウムは、従来の手段によって蒸着およびパターニング可能である。所望の厚さまでスルーめっきすることによって、銅を蒸着することが最も好ましい。銅プラグ２８は、必ずしもアルミニウム層５０と同一面にはならない。銅プラグ２８がキャップ層５２を有する場合、キャップ層５２は必ずしもアルミニウム層５０と同一面にはならない。
半導体デバイス１３０（図１０）を生成するためのプロセスは、前述のように不活性化層３４が蒸着できることを除き、半導体デバイス１２０のプロセスと同様である。不活性化層３４はリソグラフィ法でパターニングし、その後、所望であればボール制限冶金を蒸着することができる。
半導体デバイス１１０を製造するための前述のプロセスは、銅プラグ２８が蒸着される前に不活性化層３４を蒸着されるように修正することができる。この修正されたプロセスでは、開口部３８を形成した後、不活性化層３４が蒸着される。不活性化層３４は、開口部３６を形成し、開口部３８からいかなる不活性化材料をも除去するように、フォトリソグラフィ法でパターニングすることができる。その後、障壁層３０はブランケット蒸着によって蒸着され、次に、ボトムアップめっきプロセスを使用して、銅プラグ２８のスルーめっきを行うことができる。その後、所望であればボール制限冶金を蒸着することができる。
不活性化層３４を有する半導体デバイス１３０を製造するための前述のプロセスは、銅プラグ２８が蒸着される前に不活性化層３４が蒸着されるように修正することができる。この修正されたプロセスでは、絶縁層２０内の開口部を形成した後、アルミニウム層５０が形成され、その後、不活性化層３４が蒸着される。不活性化層３４は、開口部３６を形成し、絶縁層２０内の開口部からいかなる不活性化材料をも除去するように、フォトリソグラフィ法でパターニングすることができる。その後、障壁層３０はブランケット蒸着によって蒸着され、次に、ボトムアップめっきプロセスを使用して、銅プラグ２８のスルーめっきを行った後、キャップ層５２を蒸着することができる。その後、所望であればボール制限冶金を蒸着することができる。
本開示を考慮する当業者であれば、本明細書で具体的に説明された諸実施形態を超える本発明の他の修正が、本発明の趣旨を逸脱することなく実行可能であることが明らかとなろう。したがってこうした修正は本発明の範囲内にあるものとみなされ、添付の特許請求の範囲によってのみ制限される。

Claims (8)

  1. 複数の配線層を有する半導体基板であって、最終配線層が導電材料を備える、半導体基板と、
    前記最終配線層上に形成された絶縁層であって、前記絶縁層が前記最終配線層内の前記導電材料を露出させるために内部に形成されたビア開口部を有する、絶縁層と、
    前記ビア開口部内に形成された障壁層と、
    前記障壁層上に形成され、前記ビア開口部を前記絶縁層の上面まで埋める銅プラグと、
    前記絶縁層上に形成され、前記銅プラグと位置合わせされ前記ビア開口部よりも大きな開口部を有する誘電層と、
    前記誘電層上および前記誘電層の前記開口部内に形成されたボール制限冶金層と、
    を備える、半導体デバイス。
  2. 前記障壁層が前記最終配線層内の前記導電材料と接触している、請求項１に記載の半導体デバイス。
  3. 前記銅プラグを覆って形成されたキャップ層をさらに備える、請求項１または２に記載の半導体デバイス。
  4. 前記キャップ層が窒化物層である、請求項３に記載の半導体デバイス。
  5. 前記障壁層が、タンタル／窒化タンタル、チタニウム、チタン・タングステン、窒化チタン、および窒化タングステンからなる族から選択される、請求項１〜４のいずれか１項に記載の半導体デバイス。
  6. 前記銅プラグが、前記最終配線層に対して４５度から７５度の角度を成す壁を有する、請求項１〜５のいずれか１項に記載の半導体デバイス。
  7. 前記絶縁層と前記障壁層との間の前記ビア開口部内にアルミニウム層をさらに備え、前記アルミニウム層が前記誘電層の前記開口部内の前記絶縁層を覆って延在する、請求項１〜６のいずれか１項に記載の半導体デバイス。
  8. 前記絶縁層と前記誘電層との間に窒化物からなるキャップ層をさらに備える、請求項１〜７のいずれか１項に記載の半導体デバイス。
JP2012532086A 2009-10-05 2010-08-23 銅プラグを有する半導体デバイスおよびデバイスを形成するための方法 Active JP5739434B2 (ja)

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