JP5007250B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造技術に関し、特に、ＷＰＰ（Wafer Process Package）技術における再配線を有する半導体装置に適用して有効な技術に関するものである。
ＷＰＰ技術（またはＷＬＰ（Wafer Level Package）技術ともいう）は、ウエハプロセス（前工程）とパッケージプロセス（後工程）とを一体化し、ウエハ状態でパッケージングを完了する技術であり、半導体ウエハから切断した半導体チップ毎にパッケージプロセスを処理する技術に比べて工程数を大幅に削減できるという利点がある。ＷＰＰ技術のパッケージプロセスにおいては、その前工程で形成された半導体素子と電気的に接続される再配線がメッキ法によって形成され、再配線が表面保護膜で覆われる。
なお、特開平９−３０６９１４号公報（特許文献１）には、半導体素子の配線形成方法としてダミーメッキパターンを実際の配線となる本パターンと共に半導体ウエハ上に設ける技術が開示されている。この特許文献１は、半導体素子の配線として均一なメッキ配線を安定に形成することを主題とするものであり、ＷＰＰ技術における再配線を安定に形成する観点についての記載はされていない。
特開平９−３０６９１４号公報
例えば、高速ＳＲＡＭ（Static Random Access Memory）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジック製品では、パッケージコストの低減および高速化などを目的としてＷＰＰ技術が採用されており、それらはハンダよりなるバンプ電極で実装基板にフリップチップ接続するようなパッケージ構造となっている。
例えば、ＷＰＰ技術では以下に示すような工程を経ることにより半導体装置を製造することができる。まず、半導体ウエハの主面上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、その半導体素子の上部に多層配線（複数の配線層）を形成する。次いで、多層配線上に、窒化シリコン膜および酸化シリコン膜を形成し、さらに酸化シリコン膜上にポリイミド樹脂膜を形成する。なお、これまでの工程がＷＰＰ技術のウエハプロセスとなり、以下の工程がＷＰＰ技術のパッケージプロセスとなる。
続いて、酸化シリコン膜、窒化シリコン膜およびポリイミド樹脂膜をパターニングすることにより、底面に多層配線の最上配線が露出する開口部を形成する。そして、開口部内を含むポリイミド樹脂膜上に薄い電極層（バリア層／シード層）を形成し、この電極層上にメッキ法を使用して再配線を形成する。再配線は、例えば銅膜とニッケル膜の積層膜から構成される。次いで、再配線上にポリイミド樹脂膜を形成した後、パターニングすることにより、再配線の一端部を露出させる。その後、露出した再配線の一端部上にバンプ電極を形成する。これにより、半導体ウエハの状態でパッケージングされ、再配線および再配線に接続されたバンプ電極を有する半導体装置を製造することができる。
このようなＷＰＰ技術を用いた半導体装置において、メッキ法を使用して形成した再配線では外観異常（例えば粒径の粗大化、面荒れ）や半導体ウエハの中心部と周辺部での膜厚に差が生じる問題があることを本発明者らは見出した。特に、半導体ウエハの中心部では、再配線の膜厚が薄く、かつ外観異常が著しい。さらに、外観異常のある再配線の一端部上に形成されたバンプ電極では、剥がれなどによる半導体装置の信頼性を低下させてしまう。このため、再配線の外観異常を不良と判断することによる半導体装置の製造歩留まりが低下する。
本発明者らの検討によると、再配線の外観異常は、再配線パターンに依存性があり、半導体素子と電気的に接続された再配線が形成されている領域Ａと、再配線が形成されていない領域Ｂとの境界付近の再配線の端部に集中していた。すなわち、メッキ法の観点からその境界の再配線の端部では電界集中がし易く、電流密度が局所的に増大し、再配線の結晶粒径が粗大化したと考えられる。このため、再配線の外観異常の対策として、再配線が形成されていない領域Ｂにも、再配線を配置させることが考えられる。しかしながら、単に領域Ｂに再配線を配置しただけでは、再配線の疎密差によって、再配線の端部に外観異常が生じる場合もある。そこで、前述の領域Ａのような局所的（Local）な領域においても、再配線の疎密差が大きくなることを防止する必要がある。
また、半導体ウエハの中心部と周辺部での再配線の膜厚差の原因としては、再配線形成時のメッキ電流値が半導体ウエハ面内における再配線の占有率に依存し、適正な膜厚を得るためのメッキ電流を確保できなかったと考えられる。このため、半導体ウエハ面内領域の再配線の占有率で、メッキ膜厚（再配線の膜厚）差を低減する必要がある。
本発明の目的は、半導体装置の信頼性を向上させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施の形態では、ＷＰＰ技術における再配線が半導体基板の面内において互いに電気的に分離された本体パターン（第１パターン）およびダミーパターン（第２パターン）を有している。多層配線と電気的に接続された本体パターンと、フローティングされたダミーパターンとが、半導体基板の面内で混在して設けられている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
この一実施の形態によれば、半導体基板の面内に配置された再配線の疎密差を低減するので、半導体装置の信頼性を向上することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態における半導体装置は、ＣＳＰ（Chip Size Package）構造の半導体装置であり、その製造のためにＷＰＰ技術を用いたものである。ＣＳＰは、半導体チップのサイズと同等またはわずかに大きいパッケージの総称であり、小型化・軽量化を実現できる上、内部の配線長を短くすることができるので、信号遅延や雑音等を低減できる。まず、本実施の形態における半導体装置の特徴的な構造について、図１〜図３を参照して説明する。
図１に本実施の形態における半導体チップ１Ｃの平面を模式的に示すと共に、その一部（破線で囲まれた領域Ａ）を拡大して示し、また、図２に図１で示した半導体チップ１Ｃの平面をより拡大して示す。図２中に示す本体パターン２およびダミーパターン３がＷＰＰ技術における再配線であるが、図１では説明を容易にするために、ダミーパターン３を省略して示している。本体パターン２は半導体チップ１Ｃの半導体素子などから構成される内部回路と電気的に接続され、ダミーパターン３は電気的に分離、すなわちフローティングされているものである。また、図３に半導体チップ１Ｃの要部断面を模式的に示す。
図１に示すように、矩形状の半導体チップ１Ｃは、その面内の中心領域８０（一点破線で囲まれた領域）および中心領域８０の周囲の周辺領域９０を有している。半導体チップ１Ｃの表面は例えばポリイミド樹脂膜からなる表面保護膜で覆われており、その表面保護膜に設けられた開口部には、外部と半導体チップ１Ｃ内部との信号の受け渡しを行うバンプ電極（図示しない）が設けられている。このバンプ電極は、図１中の拡大した領域Ａにおける半導体チップ１Ｃで示す本体パターン２のランド電極２ａ上に設けられる。ＣＳＰ構造の半導体装置のような小型化に対応した半導体チップ１Ｃでも、本体パターン２（再配線）を半導体チップ１Ｃの外周から中心領域８０側に引き回すことによってバンプ電極が形成される領域（ランド電極２ａの面積）を確保することができる。なお、この本体パターン２は周辺領域９０に設けられている。
図２に示すように、半導体チップ１Ｃの面内では、本体パターン２とダミーパターン３とが混在して設けられている。これらはＷＰＰ技術における再配線として、同時に形成されたものであり、互いに電気的に分離されているものである（図３参照）。本体パターン２は前述したように周辺領域９０に設けられており、ダミーパターン３は中心領域８０および本体パターン２間に位置する周辺領域９０に設けられている。このようにダミーパターン３を中心領域８０および周辺領域９０に設けることにより、半導体チップ１Ｃの面内で再配線がほぼ均等に分布し、ダミーパターン３がない場合より再配線の疎密差を低減できる。
本体パターン２の一端に位置する円形状のランド電極２ａは、径が例えば１０８μｍであり、ピッチが例えば１８０μｍである。また、円形状のダミーパターン３は、径が例えば３４μｍであり、ピッチが例えば５０μｍである。なお、ダミーパターン３の平面形状は、角部での応力緩和するため全ての角が鈍角の多角形状であっても良い。
また、ダミーパターン３の加工寸法は、本体パターン２の加工寸法以下としている。これにより、周辺領域９０における本体パターン２間にも、ダミーパターン３を設けることができ、半導体チップ１Ｃの面内で再配線がほぼ均一に分布する。なお、ダミーパターン３の大きさは、再配線の最小線幅以上及び再配線形成後のバリア層およびシード層の除去工程において消失しない大きさとしている。
図３に示すように、半導体チップ１Ｃを構成する半導体基板１Ｓ上には、第３層配線３９、第４層配線４０、第５層配線４４を含む多層配線が設けられている。この多層配線は、多層配線の下部に設けられている複数の半導体素子を電気的に接続して回路を形成する役割を有している。この多層配線を覆うように半導体基板１Ｓ上には、パッシベーション膜として、例えば薄い酸化シリコン膜４５および窒化シリコン膜４６が設けられている。これら酸化シリコン膜４５および窒化シリコン膜４６は、無機系絶縁膜であり、例えばプラズマＣＶＤで形成することができる。
また、窒化シリコン膜４６上には、絶縁膜として、例えば有機系絶縁膜であるポリイミド樹脂膜４９が設けられている。このポリイミド樹脂膜４９上には、メッキ法によって形成された銅膜５５およびニッケル膜５６が積層してなる再配線５７が設けられている。この再配線５７は、図１および図２に示すように、本体パターン２とダミーパターン３を構成している。また、再配線５７を覆うようにポリイミド樹脂膜４９上には、表面保護膜（絶縁膜）として、例えば有機系絶縁膜であるポリイミド樹脂膜５８が設けられている。
表面保護膜として、ポリイミド樹脂等のような有機系絶縁膜としたのは、最上の絶縁膜を無機系絶縁膜とすると半導体チップの取り扱い（搬送等）時に絶縁膜にクラックが入り易くその取り扱いが困難となるので、比較的軟らかい有機系絶縁膜を最上層として半導体チップの取り扱いを容易にするためである。
本体パターン２の再配線５７の一部上であってポリイミド樹脂膜５８には、開口部５９が設けられており、本体パターン２の再配線５７の一部が露出してランド電極２ａを構成している。このランド電極２ａが半導体チップ１Ｃの外部電極としての役割をする。さらに、外部との信号の受け渡しや、外部と実装による接続を行うために、ランド電極２ａ上に、それと電気的に接続するようにバンプ電極６０を設けている。なお、バンプ電極６０を設けずに、ランド電極２ａ上にワイヤボンディングを接続して、外部との信号の受け渡しを行うこともできる。
再配線５７は、半導体ウエハのレベルでパッケージングを完成するために設けられたものであり、多層配線の最上配線である第５配線４４とバンプ電極６０とを接続する機能を有している。すなわち、再配線５７は、第５層配線４４とバンプ電極６０とを接続する引き出し配線の役割を有する。別の言い方をすれば、再配線５７は、第５層配線４４の間隔をバンプ電極６０の間隔へ変換するインタポーザとしての機能を有しているとも言える。
本体パターン２の再配線５７は、多層配線の最上配線である第５層配線４４の一部上であって酸化シリコン膜４５、窒化シリコン膜４６およびポリイミド樹脂膜４９に設けられた開口部５０で、第５層配線４４を含む多層配線と電気的に接続され、外部との信号との受け渡しの役割をする。
その一方で、ダミーパターン３の再配線５７は、有機系絶縁膜であるポリイミド樹脂膜４９およびポリイミド樹脂膜５８に覆われており、多層配線および本体パターン２と電気的に分離されており、フローティング状態となっている。このため、ダミーパターン３は外部との信号の受け渡しを行わない。しかしながら、ダミーパターン３を設けることによって、メッキ法で形成される再配線の疎密差を低減し、本体パターン２の外観異常が発生するのを防止することができる。さらに、外観異常のない本体パターン２上に設けられたバンプ電極６０が剥がれる等の市場不良を防止できるので、半導体装置の信頼性を向上することができる。
ここで、ダミーパターン３を設けない場合について、図４を参照して説明する。図４は図２に対応する本発明者らが検討した半導体チップ１Ｃ’の平面を拡大して示す説明図である。なお、その他の構成は、図１〜図３に示した半導体チップ１Ｃの構成と同様である。
図４に示すように、本体パターン２が設けられている周辺領域９０や、本体パターン２が設けられていない中心領域８０にダミーパターンを設けない場合には、中心領域８０と周辺領域９０の境界付近の本体パターン２の端部（ランド電極２ａ）には、メッキ法で形成された銅（銅膜５５）またはニッケル（ニッケル膜５６）の粒２ｇが粗大化して、面荒れを起こして外観異常が生じている。さらに、外周領域９０の内側であって本体パターン２間においても、本体パターン２には、外観異常が生じていることがわかる。なお、外観異常は顕微鏡によって確認することができる。
しかしながら、本実施の形態では、ダミーパターン３を本体パターン２と混在させることによって、図２で示したように、本体パターン２の外観異常が発生するのを防止することができる。具体的には、再配線５７の本体パターン２が形成される周辺領域９０以外の中心領域８０にダミーパターン３として再配線５７を設けることによって、本体パターン２の外観異常が発生するのを防止することができる。さらに、再配線５７の本体パターン２が形成される周辺領域９０の本体パターン２間にダミーパターン３の再配線５７を設けることによって本体パターン２の外観異常が発生するのをより防止することができる。これは、例えば本体パターン２間のような局所的な領域においてメッキ法で形成される本体パターン２およびダミーパターン３から構成される再配線５７の疎密差が低減されたためであると考えられる。
また、本実施の形態では、ＷＰＰ技術のパッケージプロセスにおける再配線５７が有機系絶縁膜であるポリイミド樹脂膜４９上に設けられ、その再配線５７を覆うように表面保護膜として有機系絶縁膜であるポリイミド樹脂膜５８が設けられている。これによりダミーパターン３をフローティング状態（電気的に分離した状態）としているが、ポリイミド樹脂膜４９とポリイミド樹脂膜５８の密着性は、同質の有機系絶縁膜を用いているので確保することができる。
また、低温と高温との温度サイクルを繰り返す信頼性試験によって再配線５７および再配線５７の周囲にあるポリイミド樹脂膜４９、５８に膨張・収縮が発生するが、本体パターン２の加工寸法以下で、ダミーパターン３を加工することによって、発生した応力を緩和することができる。
次に、本実施の形態における半導体装置の製造方法について、図５〜図２０を参照して説明する。図５に本実施の形態における半導体装置の製造工程の流れ図を示し、図６〜図１０に設計工程における処理パターンを示し、図１１〜図１８にウエハ工程およびパッケージ工程における半導体装置の平面または断面を示す。
図５に示すように、本実施の形態における半導体装置の製造工程は概略すると、まず設計工程（Ｓ１００）により、半導体素子のレイアウト、回路配線などの設計が行われる。次いで、ウエハ工程（Ｓ２００）では、半導体装置の製造におけるいわゆる前工程が行われ、半導体素子などが形成される。次いで、パッケージ工程（Ｓ３００）では、半導体装置の製造におけるいわゆる後工程が行われ、引き出し配線としての再配線が形成されるとともに、パッケージングされる。なお、ＷＰＰ技術は、このウエハ工程とパッケージ工程を半導体ウエハ状態で行うものである。
まず、設計工程（Ｓ１００）において、特に、再配線５７のパターン設計について説明する。なお、その他の構成についての設計は、ＤＦＭ（design for manufacturing）を考慮して、例えば計算機を用いた周知の方法などにより行うことができる。
図６に示すように、計算機を用いて、半導体ウエハ（半導体チップ）などの所定の領域を想定した領域Ｐに、所定の径ｘ１および所定のピッチｘ２でダミー処理パターン３ｐを形成する（Ｓ１１０）。ダミー処理パターン３ｐは、例えば、平面形状が６４角形とし、径ｘ１が３４μｍ、ピッチｘ２が５０μｍとし、領域Ｐ内に均等に配置される。なお、設計の最終段階までに不要なダミー処理パターン３ｐは除去される。除去されずに残存したダミー処理パターン３ｐによって、前述した再配線５７のダミーパターン３が、再配線５７の最小線幅及び最小間隔より大きくかつ再配線５７の本体パターン２のランド電極２ａより小さくなるように設計される。
続いて、図７に示すように、計算機を用いて、領域Ｐに本体処理パターン２ｐを形成する（Ｓ１２０）。この本体処理パターン２ｐは、前述したような引き出し配線として用いられる再配線５７（本体パターン２）の処理パターンである。なお、ランド電極２ａとなる本体処理パターン３ｐの先端部は、例えば、平面形状が円形状とし、径ｙ１が１０８μｍ、ピッチｙ２が１８０μｍとして配置されている。
続いて、図８に示すように、計算機を用いて、本体処理パターン２ｐとダミー処理パターン３ｐとを合成する（Ｓ１３０）。次いで、図９に示すように、計算機を用いて、本体処理パターン２ｐから規定スペース内にあるダミー処理パターン３ｐ（図中、破線で示している）を算出し、図１０に示すように、その規定スペース領域内にあるダミー処理パターン３ｐを削除する（Ｓ１４０）。これにより、図２に示したような本体パターン２とダミーパターン３を構成する再配線５７の疎密差を低減して配置することができる。
次に、ウエハ工程（Ｓ２００）について説明する。図１１に示すように、例えばショット領域ＳＴに複数のチップ領域（Ａ〜Ｌ）を有する略円形状の半導体ウエハ１Ｗを準備する（Ｓ２１０）。なお、図１１の半導体ウエハ１Ｗでは、オリエンテーションフラットは図示していない。
本実施の形態では、半導体ウエハ１Ｗの複数のチップ領域（Ａ〜Ｌ）から、前述の半導体チップ１Ｃが取り出される。すなわち、複数のチップ領域（Ａ〜Ｌ）の全ての半導体チップ１Ｃは、ＷＰＰ技術における、本体パターン２およびダミーパターン３で構成される再配線５７が形成されることとなる。
続いて、図１２に示すように、半導体ウエハ１Ｗ（以下、半導体基板１Ｓとして説明する）の主面にｎチャネル型ＭＩＳＦＥＴＱ１、ｐチャネル型ＭＩＳＦＥＴＱ２などの半導体素子を形成する（Ｓ２２０）。これらＭＩＳＦＥＴは、例えば高速ＳＲＡＭやロジック回路を構成するものである。
例えばシリコン単結晶からなる半導体基板１Ｓの主面には、例えばＳＴＩ（Shallow Trench Isolation）構造をした素子分離領域２１が形成されており、素子分離領域２１で活性領域が分離されている。活性領域のうちｎチャネル型ＭＩＳＦＥＴＱ１を形成する領域には、ｐ型ウェル２２が形成されており、ｐチャネル型ＭＩＳＦＥＴＱ２を形成する領域には、ｎ型ウェル２３が形成されている。ｐ型ウェル２２は、例えばホウ素（Ｂ）などのｐ型不純物が導入された半導体領域となっており、ｎ型ウェル２３は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入された半導体領域となっている。
ｐ型ウェル２２上にはｎチャネル型ＭＩＳＦＥＴＱ１が形成されている。このｎチャネル型ＭＩＳＦＥＴＱ１の構成は以下のようになっている。すなわち、ｐ型ウェル２２上にゲート絶縁膜２４が形成されており、このゲート絶縁膜２４上にゲート電極２５ａが形成されている。ゲート絶縁膜２４は、例えば酸化シリコン膜から形成されるが、酸化シリコン膜より誘電率の高い高誘電体膜から形成してもよい。ゲート電極２５ａは、例えばポリシリコン膜から形成されるが、このポリシリコン膜には、例えばｎ型不純物が導入されている。これは、ｎチャネル型ＭＩＳＦＥＴＱ１のしきい値電圧を下げるために行なわれる。
ゲート電極２５ａの両側の側壁には、サイドウォール２６が形成されており、このサイドウォール２６下のｐ型ウェル２２内には、低濃度ｎ型不純物拡散領域２７ａが形成されている。そして、この低濃度ｎ型不純物拡散領域２７ａの外側には、高濃度ｎ型不純物拡散領域２８ａが形成されている。低濃度ｎ型不純物拡散領域２７ａおよび高濃度ｎ型不純物拡散領域２８ａは、ｎ型不純物を導入した半導体領域となっており、低濃度ｎ型不純物拡散領域２７ａよりも高濃度ｎ型不純物拡散領域２８ａの方が高濃度にｎ型不純物が導入されている。この低濃度ｎ型不純物拡散領域２７ａと高濃度ｎ型不純物拡散領域２８ａにより、ｎチャネルＭＩＳＦＥＴＱ１のソース領域あるいはドレイン領域が形成される。ソース領域あるいはドレイン領域を低濃度ｎ型不純物拡散領域２７ａおよび高濃度ｎ型不純物拡散領域２８ａより構成することにより、いわゆるＬＤＤ（Lightly Doped Drain）構造が形成される。したがって、ゲート電極２５ａ下の電界集中を緩和することができる。
一方、ｎ型ウェル２３上にはｐチャネル型ＭＩＳＦＥＴＱ２が形成されている。このｐチャネル型ＭＩＳＦＥＴＱ２の構成はほぼｎチャネル型ＭＩＳＦＥＴＱ１と同様の構成となっている。すなわち、ｎ型ウェル２３上にゲート絶縁膜２４が形成されており、このゲート絶縁膜２４上にゲート電極２５ｂが形成されている。ゲート電極２５ｂは、例えばポリシリコン膜から形成され、ｐ型不純物が導入されている。このようにｐチャネル型ＭＩＳＦＥＴＱ２においては、ゲート電極２５ｂにｐ型不純物を導入することによりしきい値電圧を下げることができる。本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極２５ａにｎ型不純物を導入する一方、ｐチャネル型ＭＩＳＦＥＴＱ２のゲート電極２５ｂにｐ型不純物を導入している。このため、ｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２の両方でしきい値電圧を低下させることが可能となっている。
ゲート電極２５ｂの両側の側壁には、サイドウォール２６が形成されており、このサイドウォール２６下のｎ型ウェル２３内には、低濃度ｐ型不純物拡散領域２７ｂが形成されている。そして、低濃度ｐ型不純物拡散領域２７ｂの外側には、高濃度ｐ型不純物拡散領域２８ｂが形成されている。低濃度ｐ型不純物拡散領域２７ｂおよび高濃度ｐ型不純物拡散領域２８ｂは、ｐ型不純物を導入した半導体領域となっており、低濃度ｐ型不純物拡散領域２７ｂよりも高濃度ｐ型不純物拡散領域２８ｂの方が高濃度にｐ型不純物が導入されている。この低濃度ｐ型不純物拡散領域２７ｂと高濃度ｐ型不純物拡散領域２８ｂにより、ｐチャネルＭＩＳＦＥＴＱ２のソース領域あるいはドレイン領域が形成される。
このようにして、本実施の形態における半導体装置では、半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２などの半導体素子が形成されている。
続いて、半導体基板１Ｓ上に多層配線を形成する（Ｓ２３０）。図１２に示すように、半導体基板１Ｓ上に形成したｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２上には、層間絶縁膜となる酸化シリコン膜２９が形成されている。そして、酸化シリコン膜２９には、ｎチャネル型ＭＩＳＦＥＴＱ１あるいはｐチャネル型ＭＩＳＦＥＴＱ２のソース領域、ドレイン領域に達するプラグ３０が形成されている。このプラグ３０は、例えばバリアメタル膜となる窒化チタン膜とタングステン膜の積層膜から形成される。
プラグ３０を形成した酸化シリコン膜２９上には、層間絶縁膜となる酸化シリコン膜３１が形成され、この酸化シリコン膜３１に埋め込むように第１層配線３２が形成されている。この第１層配線３２は、例えばタングステン膜から形成され、下層に形成されたプラグ３０と電気的に接続されている。
第１層配線３２上には、酸化シリコン膜３３が形成され、この酸化シリコン膜３３に埋め込むようにプラグ３４が形成されている。このプラグ３４もプラグ３０と同様にバリアメタル膜およびタングステン膜の積層膜から構成されている。プラグ３４は、下層に形成されている第１層配線３２と電気的に接続されるようになっている。
プラグ３４を形成した酸化シリコン膜３３上には、層間絶縁膜となる酸化シリコン膜３５が形成されており、この酸化シリコン膜３５へ埋め込むように第２層配線３６が形成されている。この第２層配線３６は、銅の拡散を防止するためのバリアメタル膜および銅（銅またはその合金）膜の積層膜から構成されている。
第２層配線３６上には、銅の拡散を防止するための窒化シリコン膜３７ａが形成されており、この窒化シリコン膜３７ａ上に酸化シリコン膜３７ｂが形成されている。酸化シリコン膜３７ｂ上には、窒化シリコン膜３８ａおよび酸化シリコン膜３８ｂが積層して形成され、窒化シリコン膜３８ａおよび酸化シリコン膜３８ｂへ埋め込むように第３層配線３９が形成されている。この第３層配線３９は、銅の拡散を防止するためのバリアメタル膜および銅膜の積層膜から構成されており、下層に形成されている第２層配線３６と電気的に接続されている。
この第３層配線３９と同様にして、第３層配線３９の上層に、銅の拡散を防止するためのバリアメタル膜および銅膜の積層膜から構成される第４層配線４０が形成されている。この第４層配線４０は、下層に形成されている第３層配線３９と電気的に接続されている。なお、図示しないが、第４層配線４０と同層に、一定の間隔毎に複数のメモリ救済用ヒューズが形成されていても良い。このヒューズは冗長救済回路に電気的に接続され、特定のヒューズを切断することによって、欠陥メモリセルを選択するアドレス信号を、冗長救済用のメモリセルに対応するアドレス信号に変えることができる。
第４層配線４０の銅が上層へ拡散を防止するため第４層配線４０を覆うようにキャップ絶縁膜４１が半導体基板１Ｓ上に形成されており、このキャップ絶縁膜４１上には、例えばプラズマＣＶＤ法によって酸化シリコン膜４２が形成されている（図１３参照）。キャップ絶縁膜４１は、窒化シリコン膜から構成されており、窒化シリコン膜としてＳｉＣＮ膜を用いることにより、例えばＳｉＮ膜を用いた場合に比べて、キャップ絶縁膜４１の経時絶縁破壊（ＴＤＤＢ；Time Dependent Dielectric Breakdown）耐性と、第４層配線４０のエレクトロマイグレーション耐性とを向上することができる。
酸化シリコン膜４２およびキャップ絶縁膜４１には、第４層配線４０と電気的に接続されたプラグ４３が形成されている。このプラグ４３は、マスク（フォトレジスト膜）を用いて酸化シリコン膜４２およびキャップ絶縁膜４１をドライエッチングし、第４層配線４０に達する接続孔を形成し、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜またはそれらの積層膜をバリア導電膜として接続孔内を含む酸化シリコン膜４２上に堆積し、次いでタングステン膜で接続孔内を埋め込んだ後に、接続孔外のタングステン膜およびバリア導電膜をＣＭＰ法等で除去することによって形成することができる。
プラグ４３上であって第４層配線４０の上層には、プラグ４３と電気的に接続された第５層配線４４が形成されている。この第５層配線４４は、例えばアルミニウム（Ａｌ）を主導電層とするもので、主導電層となるＡｌ膜の上下をＴｉ膜およびＴｉＮ膜の積層膜からなるバリア導電膜で挟んだ構造とするものである。このような配線は、下のバリア導電膜、Ａｌ膜および上のバリア導電膜を順次堆積した後に、これらの積層膜をフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてドライエッチングすることで形成することができる。
このように本実施の形態では、第１層配線３２、第２層配線３６、第３層配線３９、第４層配線４０および第５層配線４４から多層配線が形成されている。多層配線は、複数の半導体素子を電気的に接続して回路を形成する役割を有している。
続いて、この多層配線を覆うように半導体基板１Ｓ、すなわち酸化シリコン膜４２上にパッシベーション膜として、例えば薄い酸化シリコン膜４５および窒化シリコン膜４６を順次形成する（Ｓ２４０）。これら酸化シリコン膜４５および窒化シリコン膜４６は、無機系絶縁膜であり、例えばプラズマＣＶＤで形成することができる。
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜４７をマスクとして、窒化シリコン膜４６および酸化シリコン膜４５をドライエッチングし、第５層配線の一部を露出する開口部４８を形成する。その後、フォトレジスト膜４７をアッシング（炭化処理）により除去する。
続いて、図１４に示すように、窒化シリコン膜４６上に絶縁膜として、例えば有機系絶縁膜であるポリイミド樹脂膜４９を形成する（Ｓ２５０）。このポリイミド樹脂膜４９は、半導体基板１Ｓの半導体素子および多層配線を保護する表面保護膜（絶縁膜）を構成する。
次に、パッケージ工程（Ｓ３００）について説明する。図１４に示すように、ポリイミド樹脂膜４９を感光処理およびアッシング処理によってパターニングし、開口部４８上のポリイミド樹脂膜４９を除去する。これにより、第５層配線４４の一部上の酸化シリコン膜４５、窒化シリコン膜４６、およびポリイミド樹脂膜４９に、第５層配線４４の一部を露出する開口部５０が形成されることとなる（Ｓ３１０）。
続いて、図１５に示すように、半導体基板１Ｓの表面に対してスパッタエッチング処理を施した後に、スパッタリング法により開口部５０およびポリイミド樹脂膜４９上にＴｉＮ膜およびＴｉ膜を順次堆積し、バリア層５１を形成する。次いで、バリア層５１上に、スパッタリング法によって銅（Ｃｕ）膜を堆積し、シード層５２を形成する。このシード層５２は、後の工程でメッキ法を用いて形成する再配線のシード層である。
続いて、図１６に示すように、半導体基板１Ｓ上にフォトレジスト膜５３を塗布し、そのフォトレジスト膜５３をフォトリソグラフィ技術によりパターニングする。これにより、シード層５２の一部上のフォトレジスト膜５３に、シード層５２の一部を露出する再配線形成用の開口部５４を形成する。開口部５４のうち開口部５４ａはポリイミド樹脂膜４９の一部が除去されてなる開口部５０を露出するように形成され、開口部５４ｂはポリイミド樹脂膜４９上に形成される。開口部５４は図１、図２に示したような再配線のパターンを形成するために用いられ、開口部５４ａが本体パターン２、開口部５４ｂがダミーパターン３のパターンとなる。
続いて、パターニングされたフォトレジスト膜５３をマスクとした電解メッキ法により、銅膜５６およびニッケル膜５７を順次堆積し、銅膜５６およびニッケル膜５７からなる再配線５８を形成した後、アッシング処理によってフォトレジスト膜５３を除去すると、図１７に示すようになる（Ｓ３２０）。この再配線５７は、図１、図２に示したように、本体パターン２とダミーパターンとが半導体基板１Ｓの面内で混在するように形成される。
続いて、図１８に示すように、再配線５７をマスクとしてシード層５２およびバリア層５１に対してウエットエッチング（洗浄）処理を施すことにより、再配線５７下のシード層５２およびバリア層５１を残し、それ以外のシード層５２およびバリア層５１を除去する。
続いて、図３に示すように、再配線５７を覆うように半導体基板１Ｓ上に、表面保護膜（絶縁膜）として、例えば有機系絶縁膜であるポリイミド樹脂膜５８を形成（Ｓ３３０）した後、再配線５７からなる本体パターン２の一部（ランド電極２ａとなる）上に、その一部を露出する開口部５９をポリイミド樹脂膜５８に形成する（Ｓ３４０）。開口部５９は、ポリイミド樹脂膜５８を感光処理およびアッシング処理によってパターニングし、本体パターン２のランド電極２ａ上のポリイミド樹脂膜５８を除去してなる。
次いで、無電解メッキ法により、開口部５９下のランド電極２ａ上に図示しない金（Ａｕ）膜を形成する。次いで、はんだ印刷技術により半導体基板１Ｓ上にはんだペーストを印刷した後、リフロー処理によりはんだペーストを溶融および再結晶化させ、前記金膜上にバンプ電極６０を形成する（Ｓ３５０）。そのはんだペーストとしては、例えばＳｎ（錫）、Ａｇ（銀）およびＣｕから形成されたＰｂ（鉛）フリーはんだを用いることができる。また、はんだペーストを用いる代わりに、予め球状に成形されたはんだボールを開口部５９上に供給した後に、半導体基板１Ｓに対してリフロー処理を施すことによってもバンプ電極６０を形成することができる。なお、はんだペーストのリフロー処理によって、前記金膜は、バンプ電極６０に拡散してなくなってしまう。
その後、ウエハ状態の半導体基板１Ｓを区画されたチップ領域間のスクライブ（ダイシング）領域に沿って切断し、図１に示したように個々の半導体チップ１Ｃに分割して、本実施の形態における半導体装置が完成する。本実施の形態における半導体チップ１Ｃは、実装基板上にバンプ電極６０を介して実装することができ、半導体チップ１Ｃを実装基板上に配置した後、バンプ電極６０をリフローし、次いで半導体チップ１Ｃと実装基板との間にアンダーフィル樹脂を充填されて、種々の半導体装置を構成する。
ここで、本体パターン２およびダミーパターン３を構成する再配線５７の半導体ウエハ１Ｗにおける局所的な領域内の占有率、例えば半導体チップ１Ｃ内の占有率、ショット領域ＳＴ内の占有率について説明する。
再配線５７の半導体チップ１Ｃ（ショット領域ＳＴ）内の占有率が低くなると、メッキ着工安定性確保、すなわち安定電流値が確保できず、再配線５７を構成するメッキ膜（銅膜５５／ニッケル膜５６）の膜厚が半導体ウエハ１Ｗの面内で発生する場合や、半導体ウエハ１Ｗの中心部にて面荒れが発生する場合がある。また、図４を参照して説明したように、再配線５７の占有率にて局所的な偏りがあると、本体パターン２が形成されている周辺領域９０（再配線５７が密の領域となる）と、本体パターン２が形成されていない中心領域８０（再配線５７が疎の領域となる）の境界付近の再配線５７（本体パターン２）の端部に面荒れが発生する。
その一方で、再配線５７の半導体ウエハ１Ｗの面内の占有率が高くなると、半導体ウエハ１Ｗのバックグラインド後の半導体ウエハ１Ｗの厚さとの関係で、半導体ウエハ１Ｗに反りが発生する。このため、バックグラインド後のバンプ電極６０の形成ができなくなる、または半導体ウエハ１Ｗのハンドリングができなくなり、チッピングが生じ、後の工程の歩留り低下となる。
そこで、本実施の形態では、ＷＰＰ技術における再配線５７において、本体パターン２の他にダミーパターン３を配置し、本体パターン２およびダミーパターン３から構成される再配線５７のショット領域ＳＴ（半導体チップ１Ｃ）全体の占有率（局所的な領域の占有率）の下限および上限を規定することによって、再配線５７の形成工程、バックグラインド後の着工、ハンドリングを安定させ、半導体装置の製造歩留まりを低減している。
例えば、本実施の形態で用いたメッキ装置は、メッキ膜（再配線５７を構成する銅膜５５およびニッケル膜５６）を安定して形成するためには、メッキ電流値を６Ａ以上確保する必要がある。図１９に示すようなメッキ電流と、半導体ウエハ１Ｗの面内の再配線５７の占有率とには相関関係がある。メッキ電流が６Ａの場合、銅（Ｃｕ）メッキが安定したメッキ膜となるには、銅膜５５の占有率が２８．５％であることがわかる。また、メッキ電流が６Ａの場合、ニッケル（Ｎｉ）メッキが安定したメッキ膜となるには、ニッケル膜５６の占有率が３３．４％であることがわかる。
したがって、本実施の形態では、マージンを含めたショット領域ＳＴ（半導体チップ１Ｃ）内の再配線５７の占有率の下限は、３５％以上としている。これにより、再配線５７を安定して形成することができ、製造歩留まりを低減することができる。また、安定して形成された再配線５７では、面荒れを防止することにより製品不具合を抑制し、半導体装置の信頼性を向上することができる。
また、半導体装置の量産を考慮した場合、バンプ電極６０が形成された半導体ウエハ１Ｗでは、その反り量は５０ｍｍ以下であることが望ましい。例えば、図２０に３００ｍｍ径の半導体ウエハ１Ｗの厚さと半導体ウエハ１Ｗの反り量との関係を示すように、再配線５７の占有率が７４．３％の場合、半導体ウエハ１Ｗの厚さが薄くなるに従い、半導体ウエハ１Ｗの反り量が増加することがわかる。この場合、半導体ウエハ１Ｗの反り量が５０ｍｍ以下の半導体ウエハ１Ｗの厚さは、１２０μｍである。
半導体装置の小型化を考慮した場合、半導体ウエハ１Ｗ（半導体チップ１Ｃ）の厚さはより、薄いことが望ましく、現状の製品においては半導体ウエハ１Ｗの下限が１００μｍである。したがって、本実施の形態では、ショット領域ＳＴ（半導体チップ１Ｃ）内の再配線５７の占有率の上限は、半導体ウエハ１Ｗの反り量が５０ｍｍ以下で、半導体ウエハ１Ｗの厚さが１００μｍ以下で検討した結果から、６０％以下としている。これにより、バックグラインド後のバンプ電極６０を安定して形成することができる。また、半導体ウエハ１Ｗの反り量を抑えることによって、ハンドリングを容易に行うことができる。また、半導体ウエハ１Ｗのチッピング・割れを防止できるので、半導体装置の製造歩留りを低減することができる。
（実施の形態２）
前記実施の形態１では、ショット領域の複数のチップ領域の全てに、内部回路の引き回し配線となる本体パターンおよびフローティングされているダミーパターンから構成される再配線が形成される場合について説明した。本実施の形態では、ショット領域の複数のチップ領域の一部に、本体パターンおよびダミーパターンから構成される再配線が形成される場合について説明する。なお、前記実施の形態と重複する説明は省略する。
例えば、図１１に示すショット領域ＳＴの複数のチップ領域（Ａ〜Ｌ）に、種々のテストチップが配置される場合について説明する。ショット領域ＳＴには、あるチップ領域（Ｅ、Ｆ、Ｈ）にはＷＰＰ技術を必要とするテストチップが形成されるが、別のチップ領域（Ａ、Ｂ、Ｃ、Ｇ、Ｉ、Ｊ、Ｋ、Ｌ）にはＷＰＰ技術を必要としないテストチップが形成される。すなわち、ショット領域ＳＴにはＷＰＰ技術を必要とする半導体チップとＷＰＰ技術を必要としない半導体チップが混在する。
ＷＰＰ技術はウエハレベルにて着工されるので、本実施の形態では、前記実施の形態１で説明したようにショット領域内の再配線の占有率の要件を満たすためには、ＷＰＰ技術を必要とするテストチップはもちろん、ＷＰＰ技術を必要としないテストチップにもダミーパターンを配置する。
図２１に本実施の形態におけるショット領域ＳＴのチップ領域Ｅおよびチップ領域Ａのそれぞれの要部を示す。図２１のチップ領域Ｅは、図２で示した領域と対応している。すなわち、前記実施の形態１で示した半導体チップ１Ｃが、例えば図２１のチップ領域Ｅにテストチップとして形成される。したがって、チップ領域Ｅの半導体チップ１Ｃの断面として図３を参照することができる。
一方、チップ領域Ａの半導体チップの断面を図２２に示す。本来ならば、ＷＰＰ技術を必要としないので、チップ領域Ａの半導体チップには図５に示したウエハ工程（Ｓ２００）と同様にして形成した場合、半導体素子（Ｓ２２０）、第３層配線３９、第４層配線４０および第５層配線を含む多層配線（Ｓ２３０）、無機系絶縁膜である酸化シリコン膜４５および窒化シリコン膜４６（Ｓ２４０）、有機系絶縁膜であるポリイミド樹脂膜４９（Ｓ２５０）が形成されれば良い。しかしながら、本実施の形態では、前記実施の形態１で説明したようにショット領域ＳＴ内の再配線の占有率の要件を満たすため、チップ領域Ａに再配線５７から構成されるダミーパターン４を配置している。このダミーパターン４は、前記実施の形態におけるダミーパターン３と同様にして形成することができる。
また、ダミーパターン４として、本体パターン２のランド電極２ａに対応してダミーランド電極４ａを配置している。本実施の形態では、図２２に示すように、このダミーランド電極４ａ上にもバンプ電極６０を形成している。バンプ電極形成工程（Ｓ３５０）において、着工安定性（ハンダ塗れ性）を向上させるためには、ダミーパターン４にも、ＷＰＰ技術を必要とするテストチップと同程度にバンプ電極６０を形成することが望ましい。
このようにＷＰＰ技術を必要としないチップ領域にも、ダミーパターン４を設けることによって、メッキ法で形成される再配線５７の疎密差を低減し、ＷＰＰ技術を必要とするチップ領域の本体パターン２の外観異常が発生するのを防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、ＷＰＰ技術における再配線を有する半導体装置に適用した場合について説明したが、半導体素子の配線としてメッキ配線を用いる半導体装置にも適用することができる。
本発明は、半導体装置、特に、ＷＰＰ技術における再配線を有する半導体装置に有効で、とりわけＣＳＰ（Chip Size Package）構造の半導体装置の製造業に幅広く利用されるものである。
本発明の一実施の形態における半導体装置の平面を模式的に示す説明図である。 図１の半導体装置の平面を拡大して示す説明図である。 図１の半導体装置の要部断面を模式的に示す説明図である。 図２に対応する本発明者らが検討した半導体装置の平面を拡大して示す説明図である。 本発明の一実施の形態における半導体装置の製造工程の流れ図である。 図５の設計工程における処理パターンを示す説明図である。 図６に続く設計工程における処理パターンを示す説明図である。 図７に続く設計工程における処理パターンを示す説明図である。 図８に続く設計工程における処理パターンを示す説明図である。 図９に続く設計工程における処理パターンを示す説明図である。 図５のウエハ工程およびパッケージ工程における半導体装置の平面を示す説明図である。 図１１に続く半導体装置の断面を示す説明図である。 図１２に続く半導体装置の断面を示す説明図である。 図１３に続く半導体装置の断面を示す説明図である。 図１４に続く半導体装置の断面を示す説明図である。 図１５に続く半導体装置の断面を示す説明図である。 図１６に続く半導体装置の断面を示す説明図である。 図１７に続く半導体装置の断面を示す説明図である。 メッキ電流と再配線占有率との関係を示す説明図である。 半導体ウエハの厚さと半導体ウエハの反り量との関係を示す説明図である。 本発明の他の実施の形態における半導体装置の平面を示す説明図である。 図２１の半導体装置の要部断面を模式的に示す説明図である。
符号の説明
１Ｃ、１Ｃ’ 半導体チップ
１Ｓ 半導体基板
１Ｗ 半導体ウエハ
２ 本体パターン（第１パターン）
２ａ ランド電極
２ｇ 粒
２ｐ 本体処理パターン（第１処理パターン）
３ ダミーパターン（第２パターン）
３ａ ダミーランド電極
３ｐ ダミー処理パターン（第２処理パターン）
４ ダミーパターン（第３パターン）
４ａ ダミーランド電極
２１ 素子分離領域
２２ ｐ型ウェル
２３ ｎ型ウェル
２４ ゲート絶縁膜
２５ａ ゲート電極
２５ｂ ゲート電極
２６ サイドウォール
２７ａ 低濃度ｎ型不純物拡散領域
２７ｂ 低濃度ｐ型不純物拡散領域
２８ａ 高濃度ｎ型不純物拡散領域
２８ｂ 高濃度ｐ型不純物拡散領域
２９ 酸化シリコン膜
３０ プラグ
３１ 酸化シリコン膜
３２ 第１層配線
３３ 酸化シリコン膜
３４ プラグ
３５ 酸化シリコン膜
３６ 第２層配線
３７ａ 窒化シリコン膜
３７ｂ 酸化シリコン膜
３８ａ 窒化シリコン膜
３８ｂ 酸化シリコン膜
３９ 第３層配線
４０ 第４層配線
４１ キャップ絶縁膜
４２ 酸化シリコン膜
４３ プラグ
４４ 第５層配線
４５ 酸化シリコン膜
４６ 窒化シリコン膜（無機系絶縁膜、第１絶縁膜）
４７ フォトレジスト膜
４８ 開口部
４９ ポリイミド樹脂膜（第１有機系絶縁膜、第２絶縁膜）
５０ 開口部（第１開口部）
５１ バリア層
５２ シード層
５３ フォトレジスト膜
５４、５４ａ、５４ｂ 開口部
５５ 銅膜
５６ ニッケル膜
５７ 再配線
５８ ポリイミド樹脂膜（第２有機系絶縁膜、第３絶縁膜）
５９ 開口部（第２開口部）
６０ バンプ電極
８０ 中心領域（第１領域）
９０ 周辺領域（第２領域）
Ｑ１ ｎチャネル型ＭＩＳＦＥＴ
Ｑ２ ｐチャネル型ＭＩＳＦＥＴ
ＳＴ ショット領域

Claims (1)

  1. （ａ）半導体基板上に多層配線を形成した後、前記多層配線を覆うように前記半導体基板上に第１絶縁膜を形成する工程、
    （ｂ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｃ）前記多層配線の最上配線の一部上の前記第１絶縁膜および前記第２絶縁膜に、前記最上配線の一部を露出する第１開口部を形成する工程、
    （ｄ）電解メッキ法を用いて、前記第１開口部の内部を埋め込むように前記第２絶縁膜上に第１パターンを構成する再配線を形成すると共に、前記第１パターンとは電気的に分離されるように前記第２絶縁膜上に第２パターンを構成する前記再配線を形成する工程、
    （ｅ）前記再配線を覆うように前記半導体基板上に第３絶縁膜を形成した後、前記第１パターンの一部上であって、前記第１パターンの一部を露出する第２開口部を前記第３絶縁膜に形成する工程、
    を含み、
    前記工程（ｄ）では、前記第１パターンと前記第２パターンとが前記半導体基板の面内で混在するように前記再配線を形成し、
    （ｆ）前記工程（ｄ）前に、計算機を用いた自動設計によって、前記第１パターンおよび前記第２パターンを前記半導体基板の面内で位置決めする工程、
    を更に含み、
    前記工程（ｆ）は、
    （ｆ１）前記半導体基板の面内に前記第１パターンを配置した第１処理パターンを形成する工程、
    （ｆ２）前記半導体基板の全面に前記第２パターンを配置した第２処理パターンを形成する工程、
    （ｆ３）前記第１処理パターンと前記第２処理パターンを合成する工程、
    （ｆ４）前記工程（ｆ３）の後、前記第１パターンから一定の間隔内にある前記第２パターンを算出し、削除する工程、
    を含むことを特徴とする半導体装置の製造方法。
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