JP5415710B2

JP5415710B2 - 半導体装置

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Publication number: JP5415710B2
Application number: JP2008102114A
Authority: JP
Inventors: 貴史田畑
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-04-10
Filing date: 2008-04-10
Publication date: 2014-02-12
Anticipated expiration: 2028-04-10
Also published as: CN101556949B; CN101556949A; US8225240B2; US20090259902A1; JP2009253181A

Description

本発明は、ダミーパターンを有する半導体装置に関する。

半導体装置は、トランジスタのゲート電極、配線抵抗、及び拡散抵抗など、互いに等間隔で配置される回路パターンを有することがある。このような回路パターンを形成する場合、最も外側に位置する回路パターンは、内側に位置する回路パターンと形状が異なってくる場合がある。この理由は、以下のとおりである。

最も外側に位置する回路パターンは、それより外側にパターンがないが、他の回路パターンは内側及び外側の双方に他の回路パターンがある。しかし、例えばエッチングにより形成されるパターンは、周囲のパターンの影響を受けながら形状が定まる。このため、最も外側に位置する回路パターンは、周囲の回路パターンから受ける影響が他の回路パターンとは異なる。この結果、最も外側に位置する回路パターンは、内側に位置する回路パターンと形状が異なり、回路パターン間でばらつきが生じる。このばらつきの大きさσは、例えば非特許文献１〜4に記載されているように、以下の（１）式で表すことができる、と一般的に認識されている。
σ∝１／√（ｗ×ｔ）・・・（１）
ここでｗは回路パターンの幅であり、ｔは回路パターンの高さである。

上記したばらつきを抑制するためには、最も外側に位置する回路パターンのさらに外側にダミーパターンを設けることが有効である（例えば特許文献１〜５参照）。
MARCEL J.M.PELGROM他、"Matching Properties of MOS Transistors"、IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL.24、NO.5、OCTOBER 1989、P1433-1440 M. Pelgrom他、"Matching properties of MOS transistors" 、Nucl. Instrum. Methods. Phys. Res. A, Accel. Spectrom. Detect.Assoc. Equip.、pp.624-626, Aug. 1991 Tuinhout, H.P.; Montree, A.H.; Schmitz, J.; Stolk, P.A. 、"Effects of gate depletion and boron penetration on matching of deep submicron CMOS transistors"、Electron Devices Meeting, 1997. Technical Digest., International 、7-10 Dec. 1997 Page(s):631-634、Digital Object Identifier 10.1109/IEDM.1997.650463 Pelgrom, M.J.M.; Tuinhout, H.P.; Vertregt, M. 、"transistor matching in analog CMOS applications"、Electron Devices Meeting, 1998. IEDM '98 Technical Digest., International、6-9 Dec. 1998 Page(s):915-918、Digital Object Identifier 10.1109/IEDM.1998.746503 特開平７−３００６５号公報特開平２−６９９７２号公報特開平８−２２３０４２号公報特開昭５７−１２８９４９号公報特開昭６２−２１２６０号公報

近年は、半導体装置の小型化が進んでいるため、ダミーパターンもなるべく小さくする必要がでてきている。しかし、上記した（１）式により、ダミーパターンの幅を回路パターンの幅と等しくする必要があると考えられてきた。このため、ダミーパターンの小型化には限界がある、と考えられてきた。

本発明によれば、互いに等間隔で配置され、回路の一部として使用される複数の回路パターンと、
最も外側に位置する前記回路パターンの外側に配置された第１のダミーパターンと、
を備え、
前記最も外側に位置する回路パターンと前記第１のダミーパターンの間隔は、前記回路パターンの配置間隔に等しく、前記第１のダミーパターンの幅はいずれの前記回路パターンの幅より狭い半導体装置が提供される。

本発明によれば、第１のダミーパターンの幅はいずれの回路パターンの幅よりも狭い。また、最も外側に位置する回路パターンの側壁とダミーパターンの側壁の間隔を、回路パターンの側壁の間隔と同じにしている。従って、回路パターンの形状のばらつきを抑制しつつ、半導体装置を小型化することができる。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また以下の説明において、ダミーパターンとは、回路の一部として使用されていないパターン、すなわちフローティング電位、固定電位、又は回路の動作に影響を与えない信号が与えられているパターンを意味する。

図１は、第１の実施の形態にかかる半導体装置１０の要部を示す平面図であり、図２は図１のＡ−Ａ´断面図である。半導体装置１０は、複数の回路パターン１４０及び第１のダミーパターン１４２を備える。複数の回路パターン１４０は、互いに等間隔で配置され、回路の一部として使用される。複数の回路パターン１４０は、最も外側に位置する２つの回路パターン１４０ｂと、他の回路パターン１４０ａに分けられる。第１のダミーパターン１４２は、２つの回路パターン１４０ｂそれぞれの外側に配置されている。回路パターン１４０ｂと第１のダミーパターン１４２の間隔は、回路パターン１４０の配置間隔Ｓに等しい。そして、第１のダミーパターン１４２の幅Ｗ₂はいずれの回路パターン１４０の幅Ｗ₁より狭く、例えば最小デザインルールで規定されている幅である。すなわち第１のダミーパターン１４２の幅Ｗ₂は、半導体装置１０が有する素子及び配線で最も幅が狭い。

本発明者らが鋭意検討した結果、回路パターン１４０の形状のばらつきを抑制するためには、回路パターン１４０ｂの側壁とダミーパターン１４２の側壁の間隔を回路パターン１４０の側壁の間隔と同じにすることが重要であり、ダミーパターン１４２の幅を回路パターン１４０と等しくすることは大きな因子にならないことが判明した。このため、上記したように第１のダミーパターン１４２の幅Ｗ₂がいずれの回路パターン１４０の幅Ｗ₁より狭くても、最も外側に位置する回路パターン１４０ｂと、内側に位置する回路パターン１４０ａの形状の差を小さくすることができる。従って、半導体装置１０を小型化することができる。この効果は、第１のダミーパターン１４２の幅Ｗ₂が最小デザインルールで規定されている幅である場合、最も大きくなる。

本図に示す例において、複数の回路パターン１４０が互いに同一形状であり、回路パターン１４０の延伸方向において複数の回路パターン１４０の両端部が同じ位置にあるように配置されている。そして第１のダミーパターン１４２は、回路パターン１４０と長さが同じである。また、第１のダミーパターン１４２の延伸方向において、第１のダミーパターン１４２の両端部の位置は複数の回路パターン１４０の両端部の位置と同じである。このため、回路パターン１４０ｂと回路パターン１４０ａの幅の差を小さくすることができる。また複数の回路パターン１４０それぞれの角部１４１のうち、回路パターン１４０ｂの外側の角部１４１ｂの形状と、他の角部１４１ａの形状との差を小さくすることができる。

回路パターン１４０は、本図に示す例ではトランジスタまたはＭＯＳ容量素子のゲート電極であり、その下にはゲート絶縁膜（図示せず）が位置している。回路パターン１４０とダミーパターン１４２は同一のプロセスで形成されるため、互いに高さが等しい。トランジスタまたはＭＯＳ容量素子は、半導体層１００に設けられた素子形成領域に形成されている。半導体層１００は、半導体基板であってもよいし、ＳＯＩ基板の半導体層であってもよい。

素子形成領域は、素子分離膜１２０によって区画されている。素子分離膜１２０は、ＳＴＩ（shallow trench isolation）法又はＬＯＣＯＳ酸化法により形成されている。ゲート電極である回路パターン１４０の側壁には、サイドウォール１５０が形成されており、第１のダミーパターン１４２の側壁にはサイドウォール１５２が形成されている。なお図１においてサイドウォール１５０，１５２は省略されている。素子形成領域に位置する半導体層１００には、ウェル１１０が形成されている。本図に示す例において一つのウェル１１０には、複数の素子形成領域及びトランジスタ、並びに２つの第１のダミーパターン１４２が設けられている。

ウェル１１０内には、複数のトランジスタまたはＭＯＳ容量素子それぞれのソース及びドレインとなる複数の拡散層１７０、及びダミーパターン１４２の周囲に位置するダミー拡散層１７２が形成されている。拡散層１７０の形状とダミー拡散層１７２の形状は等しい。拡散層１７０及びダミー拡散層１７２は、セルフアライン、すなわち回路パターン１４０、第１のダミーパターン１４２、サイドウォール１５０、１５２、及び素子分離膜１２０をマスクとして形成されており、一部がサイドウォール１５０、１５２の下方に位置している。拡散層１７０及びダミー拡散層１７２は、低濃度拡散層（図示せず）を有するときもある。この場合、低濃度拡散層は、セルフアライン、すなわち回路パターン１４０及び素子分離膜１２０をマスクとして形成されている。

拡散層１７０（低濃度不純物拡散層を含むこともある）をセルフアラインで形成すると、拡散層１７０の一部を少なくともサイドウォール１５０の下方に位置させることができるため、半導体装置１０を小型化することができる。しかし、ゲート電極である回路パターン１４０の形状のばらつきがチャネル長のばらつきに直結するため、トランジスタやＭＯＳ容量素子の特性のばらつきの要因が増える。これに対して本実施形態では、最も外側に位置する回路パターン１４０ｂの外側に、回路パターン１４０ｂより幅が小さいダミーパターン１４２を設けている。このため、半導体装置１０の小型化を妨げることなく、回路パターン１４０の形状のばらつきを抑制してトランジスタやＭＯＳ容量素子の特性のばらつきを小さくすることができる。

図３は、半導体装置１０の平面図の一例である。本図に示す半導体装置１０は薄型ディスプレイ（例えば液晶表示装置や有機ＥＬ表示装置）のドライバチップであり、平面形状が長方形である。半導体装置１０は、ゲートドライバ領域１２、ソースドライバ領域１４、ロジック領域１６、アナログ領域１８、及びＩ／Ｏ領域２０を備える。ゲートドライバ領域１２にはゲートドライバが配置されている。ソースドライバ領域１４にはソースドライバが配置されている。ロジック領域１６にはロジック回路が配置されている。アナログ領域１８にはアナログ回路（例えば電源回路）が配置されている。Ｉ／Ｏ領域２０にはＩ／Ｏ回路（Input/Output回路）が配置されている。

ゲートドライバ領域１２及びソースドライバ領域１４は、半導体装置１０の一方の長辺に沿って配置されており、アナログ領域１８及びＩ／Ｏ領域２０は、半導体装置１０の他方の長辺に沿って配置されている。ロジック領域１６は、ゲートドライバ領域１２及びソースドライバ領域１４と、アナログ領域１８及びＩ／Ｏ領域２０の間に配置されている。

図１及び図２に示した回路パターン１４０及びダミーパターン１４２は、例えばソースドライバ領域１４及びアナログ領域１８の少なくとも一方に形成されている。ロジック領域１６に形成されているトランジスタのゲート電極の配線幅Ｗ₂は、回路パターン１４０の幅Ｗ₁より狭い。そしてダミーパターン１４２の幅Ｗ₂は、最小デザインルールで規定されている幅であるため、ロジック領域１６に形成されているトランジスタのゲート電極の配線幅Ｗ₂以下である。

以上、第１の実施形態によれば、第１のダミーパターン１４２の幅Ｗ₂はいずれの回路パターン１４０の幅Ｗ₁よりも狭い。また、最も外側に位置する回路パターン１４０ａの側壁とダミーパターン１４２の側壁の間隔を、回路パターン１４０の側壁の間隔と同じにしている。従って、回路パターン１４０の形状のばらつきを小さくしつつ、半導体装置１０を小型化することができる。

また、第１のダミーパターン１４２は、回路パターン１４０と長さが同じであり、その両端部の位置は、第１のダミーパターン１４２の延伸方向において回路パターン１４０の両端部の位置と同じである。このため、複数の回路パターン１４０それぞれの角部１４１のうち、最も外側に位置する回路パターン１４０ｂの外側の角部１４１ｂの形状と、他の角部１４１ａの形状との差を小さくすることができる。

また、回路パターン１４０がトランジスタ又はＭＯＳ容量素子のゲート電極であり、かつ拡散層１７０がセルフアラインで形成されている場合、回路パターン１４０の形状のばらつきを抑制することによりチャネル長のばらつきを小さくすることができる。このため、トランジスタやＭＯＳ容量素子の特性のばらつきを小さくすることができる。

図４は、第２の実施形態にかかる半導体装置１０の要部を示す平面図である。本図に示す半導体装置１０は、抵抗素子である回路パターン２１０及び第１のダミーパターン２１２を有する。回路パターン２１０は、配線抵抗又は拡散抵抗である。回路パターン２１０及び第１のダミーパターン２１２は、例えば図３に示したソースドライバ領域１４及びアナログ領域１８の少なくとも一方に配置されている。

回路パターン２１０と第１のダミーパターン２１２の相対的な形状及び相対的な配置は、図１及び図２に示した回路パターン１４０と第１のダミーパターン１４２の相対的な形状及び相対的な配置と同様であるため、説明を省略する。

回路パターン２１０が配線抵抗である場合、回路パターン２１０及び第１のダミーパターン２１２は素子分離膜１２０上に配置される。この場合、第１の実施形態と同様に回路パターン２１０の形状のばらつきを抑制することができる。

回路パターン２１０が拡散抵抗である場合、回路パターン２１０及び第１のダミーパターン２１２は、素子分離膜１２０の開口から露出している半導体層に形成されている。この開口は、ＳＴＩ法又はＬＯＣＯＳ酸化法により素子分離膜１２０を形成するときに形成される。そして回路パターン２１０の形状のばらつき、すなわち素子分離膜１２０が有する開口の形状のばらつきは、主に素子分離膜１２０を形成するためのハードマスクが有するパターンの形状のばらつきに起因する。本実施形態において、ハードマスクのパターンにも、第１のダミーパターン２１２に対応するダミーパターンが形成される。このため、ハードマスクが有するパターンの形状のばらつきを抑制できる。この結果、回路パターン２１０の形状のばらつきを小さくすることができる。

本実施形態によっても、第１のダミーパターン２１２の幅を回路パターン２１０の幅より狭くしたため回路パターン１４０の形状のばらつきを小さくしつつ、半導体装置１０を小型化することができる。

図５は、第３の実施形態にかかる半導体装置１０の要部を示す平面図である。本図に示す半導体装置１０は、第２のダミーパターン２１４及び第３のダミーパターン２１６を有する点を除いて、第２の実施形態にかかる半導体装置１０と同様の構成である。第２のダミーパターン２１４及び第３のダミーパターン２１６は、回路パターン２１０及び第１のダミーパターン２１２と同一の工程で形成される。

第２のダミーパターン２１４は、複数の回路パターン２１０それぞれごとに、回路パターン２１０の両端部の外側に配置されている。回路パターン２１０と第２のダミーパターン２１４の間隔はＳであり、回路パターン２１０と第１のダミーパターン２１２の間隔に等しい。このため、回路パターン２１０が配線抵抗である場合、複数の回路パターン２１０それぞれの角部２１１においてエッチングが過剰になることを抑制できる。また回路パターン２１０が拡散抵抗である場合、素子分離膜１２０を形成するためのハードマスクが有するパターンを形成するときに、パターンの角部のエッチングが過剰になることを抑制できる。従って、回路パターン２１０の端部の形状が設計形状からずれることを抑制できる。この効果は、第２のダミーパターン２１４の配置間隔が回路パターン２１０の配置間隔Ｓと等しく、回路パターン２１０の幅方向において第２のダミーパターン２１４の長さが回路パターン２１０の幅Ｗ₁に等しいときに、特に大きくなる。

また、回路パターン２１０の延伸方向において第２のダミーパターン２１４の長さＬ₁を回路パターン２１０の幅Ｗ₁より狭くすることができる。この場合、半導体装置１０を小型化することができる。第２のダミーパターン２１４の長さＬ₁は、例えば第１のダミーパターン２１２の幅Ｗ₂と同じであり、半導体装置１０が有する素子及び配線で最も幅が狭い。

また本実施形態において、２つの第１のダミーパターン２１２それぞれの両端部の外側には、第３のダミーパターン２１６が設けられている。第３のダミーパターン２１６の幅は第１のダミーパターン２１２の幅Ｗ₂に等しく、第３のダミーパターン２１６の長さは第２のダミーパターン２１４の長さＬ₁に等しい。そして第３のダミーパターン２１６と第１のダミーパターン２１２の間隔は、回路パターン２１０と第２のダミーパターン２１４の間隔に等しく、第３のダミーパターン２１６と第２のダミーパターン２１４の間隔は、回路パターン２１０と第１のダミーパターン２１２の間隔に等しい。このため、回路パターン２１０の角部２１１のうち最も外側に位置する回路パターン２１０の外側の角部２１１ｂを形成するときの条件と、他の角部２１１ａを形成するときの条件を同じにすることができる。このため、角部２１１の形状にばらつきが生じることを抑制できる。

以上、本実施形態によれば、第２の実施形態と同様の効果を得ることができる。また、第２のダミーパターン２１４を設けたため、回路パターン２１０の端部の形状が設計形状からずれることを抑制できる。この効果は、回路パターン２１０の幅方向において第２のダミーパターン２１４の長さが回路パターン２１０の幅Ｗ₁に等しいときに、特に大きくなる。また、第３のダミーパターン２１６を設けると、回路パターン２１０の角部２１１の形状にばらつきが生じることを抑制できる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば回路パターン１４０，２１０の数は本実施形態に示した例に限定されるものではなく、さらに増やしてもよい。

第１の実施の形態にかかる半導体装置の要部を示す平面図である。図１のＡ−Ａ´断面図である。半導体装置の平面図の一例である。第２の実施形態にかかる半導体装置の要部を示す平面図である。第３の実施形態にかかる半導体装置の要部を示す平面図である。

符号の説明

１０半導体装置
１２ゲートドライバ領域
１４ソースドライバ領域
１６ロジック領域
１８アナログ領域
２０Ｉ／Ｏ領域
１００半導体層
１１０ウェル
１２０素子分離膜
１４０回路パターン
１４０ａ回路パターン
１４０ｂ回路パターン
１４１角部
１４１ａ角部
１４１ｂ角部
１４２第１のダミーパターン
１５０サイドウォール
１５２サイドウォール
１７０拡散層
１７２ダミー拡散層
２１０回路パターン
２１１角部
２１１ａ角部
２１１ｂ角部
２１２第１のダミーパターン
２１４第２のダミーパターン
２１６第３のダミーパターン

Claims

互いに等間隔で配置され、回路の一部として使用される複数の回路パターンと、
最も外側に位置する前記回路パターンの外側に配置された第１のダミーパターンと、
を備え、
前記最も外側に位置する回路パターンと前記第１のダミーパターンの間隔は、前記回路パターンの配置間隔に等しく、前記第１のダミーパターンの幅はいずれの前記回路パターンの幅より狭く、
前記回路パターンはトランジスタ又はＭＯＳ容量素子のゲート電極であり、
前記ゲート電極の側壁に位置するサイドウォールと、
前記トランジスタまたは前記ＭＯＳ容量素子のソース及びドレインとなる拡散層と、
を備え、
前記拡散層は、一部が前記サイドウォールの下方に位置する半導体装置。
請求項１に記載の半導体装置において、
前記複数の回路パターンは互いに同一形状であり、前記回路パターンの延伸方向において両端部が同じ位置にある半導体装置。
請求項２に記載の半導体装置において、
前記第１のダミーパターンは、長さが前記回路パターンと同じであり、前記第１のダミーパターンの延伸方向において両端部が前記複数の回路パターンの両端部と同じ位置にある半導体装置。
請求項３に記載の半導体装置において、
前記複数の回路パターンそれぞれごとに、前記回路パターンの両端部の外側に配置された第２のダミーパターンを備え、
前記回路パターンと前記第２のダミーパターンの間隔は、前記回路パターンと前記第１のダミーパターンの間隔に等しい半導体装置。
請求項４に記載の半導体装置において、
前記回路パターンの幅方向において、前記第２のダミーパターンの幅は前記回路パターンの幅に等しく、前記第２のダミーパターンの配置間隔は、前記回路パターンの配置間隔に等しい半導体装置。
請求項５に記載の半導体装置において、
前記回路パターンの延伸方向において前記第２のダミーパターンの長さは前記回路パターンの幅より狭い半導体装置。
請求項５又は６に記載の半導体装置において、
前記第１のダミーパターンの両端部の外側に配置された第３のダミーパターンを備え、
前記第３のダミーパターンは、幅が前記第１のダミーパターンと等しく、長さが前記第２のダミーパターンの長さに等しく、
前記第３のダミーパターンと前記第１のダミーパターンの間隔は、前記第２のダミーパターンと前記回路パターンの間隔に等しく、
前記第３のダミーパターンと前記第２のダミーパターンの間隔は、前記回路パターンと前記第１のダミーパターンの間隔に等しい半導体装置。
請求項１〜７のいずれか一つに記載の半導体装置において、
前記半導体装置は、アナログ回路が配置されているアナログ領域と、ロジック回路が配置されているロジック領域とを有し、
前記複数の回路パターン及び前記第１のダミーパターンは、前記アナログ領域に位置している半導体装置。
請求項８に記載の半導体装置において、
前記ロジック回路はロジック回路用トランジスタを有し、
前記第１のダミーパターンの幅は、前記ロジック回路用トランジスタのゲート配線の幅以下である半導体装置。