JP2009253181A - 半導体装置 - Google Patents
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Abstract
【解決手段】この半導体装置10は、複数の回路パターン140及び第1のダミーパターン142を備える。複数の回路パターン140は、互いに等間隔で配置され、回路の一部として使用される。複数の回路パターン140は、最も外側に位置する2つの回路パターン140bと、他の回路パターン140aに分けられる。第1のダミーパターン142は、2つの回路パターン140bそれぞれの外側に配置されている。回路パターン140bと第1のダミーパターン142の間隔は、回路パターン140の配置間隔Sに等しい。そして、第1のダミーパターン142の幅W2はいずれの回路パターン140の幅W1より狭く、例えば最小デザインルールで規定されている幅である。
【選択図】図1
Description
σ∝1/√(w×t)・・・(1)
ここでwは回路パターンの幅であり、tは回路パターンの高さである。
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最も外側に位置する前記回路パターンの外側に配置された第1のダミーパターンと、
を備え、
前記最も外側に位置する回路パターンと前記第1のダミーパターンの間隔は、前記回路パターンの配置間隔に等しく、前記第1のダミーパターンの幅はいずれの前記回路パターンの幅より狭い半導体装置が提供される。
12 ゲートドライバ領域
14 ソースドライバ領域
16 ロジック領域
18 アナログ領域
20 I/O領域
100 半導体層
110 ウェル
120 素子分離膜
140 回路パターン
140a 回路パターン
140b 回路パターン
141 角部
141a 角部
141b 角部
142 第1のダミーパターン
150 サイドウォール
152 サイドウォール
170 拡散層
172 ダミー拡散層
210 回路パターン
211 角部
211a 角部
211b 角部
212 第1のダミーパターン
214 第2のダミーパターン
216 第3のダミーパターン
Claims (12)
- 互いに等間隔で配置され、回路の一部として使用される複数の回路パターンと、
最も外側に位置する前記回路パターンの外側に配置された第1のダミーパターンと、
を備え、
前記最も外側に位置する回路パターンと前記第1のダミーパターンの間隔は、前記回路パターンの配置間隔に等しく、前記第1のダミーパターンの幅はいずれの前記回路パターンの幅より狭い半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の回路パターンは互いに同一形状であり、前記回路パターンの延伸方向において両端部が同じ位置にある半導体装置。 - 請求項2に記載の半導体装置において、
前記第1のダミーパターンは、長さが前記回路パターンと同じであり、前記第1のダミーパターンの延伸方向において両端部が前記複数の回路パターンの両端部と同じ位置にある半導体装置。 - 請求項3に記載の半導体装置において、
前記複数の回路パターンそれぞれごとに、前記回路パターンの両端部の外側に配置された第2のダミーパターンを備え、
前記回路パターンと前記第2のダミーパターンの間隔は、前記回路パターンと前記第1のダミーパターンの間隔に等しい半導体装置。 - 請求項4に記載の半導体装置において、
前記回路パターンの幅方向において、前記第2のダミーパターンの幅は前記回路パターンの幅に等しく、前記第2のダミーパターンの配置間隔は、前記回路パターンの配置間隔に等しい半導体装置。 - 請求項5に記載の半導体装置において、
前記回路パターンの延伸方向において 前記第2のダミーパターンの長さは前記回路パターンの幅より狭い半導体装置。 - 請求項5又は6に記載の半導体装置において、
前記第1のダミーパターンの両端部の外側に配置された第3のダミーパターンを備え、
前記第3のダミーパターンは、幅が前記第1のダミーパターンと等しく、長さが前記第2のダミーパターンの長さに等しく。
前記第3のダミーパターンと前記第1のダミーパターンの間隔は、前記第2のダミーパターンと前記回路パターンの間隔に等しく、
前記第3のダミーパターンと前記第2のダミーパターンの間隔は、前記回路パターンと前記第1のダミーパターンの間隔に等しい半導体装置。 - 請求項1〜7のいずれか一つに記載の半導体装置において、
前記半導体装置は、アナログ回路が配置されているアナログ領域と、ロジック回路が配置されているロジック領域とを有し、
前記複数の回路パターン及び前記第1のダミーパターンは、前記アナログ領域に位置している半導体装置。 - 請求項8に記載の半導体装置において、
前記ロジック回路はロジック回路用トランジスタを有し、
前記第1のダミーパターンの幅は、前記ロジック回路用トランジスタのゲート配線の幅以下である半導体装置。 - 請求項1〜9のいずれか一つに記載の半導体装置において、
前記回路パターンは抵抗配線又は拡散抵抗である半導体装置。 - 請求項1〜9のいずれか一つに記載の半導体装置において、
前記回路パターンはトランジスタ又はMOS容量素子のゲート電極である半導体装置。 - 請求項11に記載の半導体装置において、
前記ゲート電極の側壁に位置するサイドウォールと、
前記トランジスタまたは前記MOS容量素子のソース及びドレインとなる拡散層と、
を備え、
前記拡散層は、一部が前記サイドウォールの下方に位置する半導体装置。
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