KR102483254B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 제1 방향으로 서로 이격되는 제1 도전성 패턴 영역 및 제2 도전성 패턴 영역이 그려진 레이아웃을 생성하고, 기판 상에 상기 제1 도전성 패턴 영역에 대응되는 제1 영역과, 상기 제2 도전성 패턴 영역에 대응되는 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 상기 제1 영역 및 상기 제2 영역과 이격되는 제3 영역을 포함하는 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막 상에, 상기 제1 영역 및 상기 제3 영역 사이에 배치되는 제1 블록 패턴과, 상기 제2 영역 및 상기 제3 영역 사이에 배치되는 제2 블록 패턴을 형성하고, 상기 제1 블록 패턴 및 상기 제2 블록 패턴을 마스크로 상기 제1 층간 절연막의 일부를 제거하여, 상기 제1 영역 내에 제1 리세스, 상기 제2 영역 내에 제2 리세스 및 상기 제3 영역내에 제3 리세스를 형성하고, 상기 제1 내지 제3 리세스를 각각 채우는 제1 내지 제3 하부 금속 배선을 형성하고, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 내에, 상기 제3 하부 금속 배선의 상면을 노출시키고, 상기 제1 하부 금속 배선 및 상기 제2 하부 금속 배선과 비중첩(non-overlapped)되는 제1 더미 비아 홀을 형성하는 것을 포함하고, 상기 레이아웃은 상기 제3 영역에 대응되는 도전성 패턴 영역을 비포함하고, 상기 제3 하부 금속 배선은 전기적으로 분리(isolation)되어 있고, 상기 제1 하부 금속 배선과 상기 제2 하부 금속 배선이 이격되는 거리는, 상기 제1 블록 패턴의 폭, 상기 제2 블록 패턴의 폭 및 상기 제1 더미 비아 홀의 폭을 합한 값 보다 클 수 있다.

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
고도로 스케일링된 고집적 반도체 소자는 미세한 폭을 가지고 미세한 피치로 이격되는 반도체 소자의 패턴들을 형성하여 구현될 수 있다. 이러한 반도체 소자의 미세 패턴들을 형성하기 위하여, 포토리소그래피 공정의 적용 횟수를 줄이면서 다양한 미세 패턴들을 동시에 형성할 수 있는 기술이 필요하다.
또한, 최근 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라 반도체 장치는 미세화 되고, 배선 시 비아(via)의 치수는 작아지고 있다. 비아의 치수가 작아지면, 근접 효과에 의해 고립 비아(isolation via)와 밀집 비아(dense via)와의 밀도 차이가 커질 수 있다. 또한, 고립 비아(isolation via)의 개수가 증가하면, 공정 마진 문제가 생길 수 있다.
밀도 차이를 줄이기 위해 더미 비아(dummy via)를 형성할 경우, 기생 커패시턴스(parasitic capacitance)가 증가될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 전기적 활용이 없는 금속 배선을 활용하여 비아를 형성함으로써 비아 밀도를 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 SADP(Self Align Double Pattern) 공정으로 생성된 배선 중 전기적 활용이 없는 금속 배선을 더미 금속 배선으로 활용하여 비아를 형성함으로써 비아 밀도를 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 제1 방향으로 서로 이격되는 제1 도전성 패턴 영역 및 제2 도전성 패턴 영역이 그려진 레이아웃을 생성하고, 기판 상에 제1 도전성 패턴 영역에 대응되는 제1 영역과, 제2 도전성 패턴 영역에 대응되는 제2 영역과, 제1 영역과 제2 영역 사이에 제1 영역 및 제2 영역과 이격되는 제3 영역을 포함하는 제1 층간 절연막을 형성하고, 제1 층간 절연막 상에, 제1 영역 및 제3 영역 사이에 배치되는 제1 블록 패턴과, 제2 영역 및 제3 영역 사이에 배치되는 제2 블록 패턴을 형성하고, 제1 블록 패턴 및 제2 블록 패턴을 마스크로 제1 층간 절연막의 일부를 제거하여, 제1 영역 내에 제1 리세스, 제2 영역 내에 제2 리세스 및 제3 영역내에 제3 리세스를 형성하고, 제1 내지 제3 리세스를 각각 채우는 제1 내지 제3 하부 금속 배선을 형성하고, 제1 층간 절연막 상에 제2 층간 절연막을 형성하고, 제2 층간 절연막 내에, 제3 하부 금속 배선의 상면을 노출시키고, 제1 하부 금속 배선 및 제2 하부 금속 배선과 비중첩(non-overlapped)되는 제1 더미 비아 홀을 형성하는 것을 포함하고, 레이아웃은 제3 영역에 대응되는 도전성 패턴 영역을 비포함하고, 제3 하부 금속 배선은 전기적으로 분리(isolation)되어 있고, 제1 하부 금속 배선과 제2 하부 금속 배선이 이격되는 거리는, 제1 블록 패턴의 폭, 제2 블록 패턴의 폭 및 제1 더미 비아 홀의 폭을 합한 값 보다 크다.
몇몇 실시예에서, 상기 제1 하부 금속 배선과 상기 제2 하부 금속 배선이 이격되는 거리는 상기 제1 방향으로의 거리이고, 상기 제1 블록 패턴의 폭과 상기 제2 블록 패턴의 폭과 상기 제1 더미 비아 홀의 폭은 각각, 상기 제1 방향으로의 폭일 수 있다.
몇몇 실시예에서, 상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 중첩되는 상부 금속 배선, 및 상기 제1 더미 비아 홀을 채우는 제1 상부 더미 금속 배선을 형성하는 것을 더 포함하고, 상기 제1 상부 더미 금속 배선은 상기 상부 금속 배선과 비중첩되고, 상기 제3 하부 금속 배선은 상기 상부 금속 배선과 비중첩될 수 있다.
몇몇 실시예에서, 상기 제1 층간 절연막은, 상기 제1 영역과 상기 제2 영역 사이에, 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역과 이격되는 제4 영역을 더 포함하고, 상기 반도체 장치의 제조 방법은, 상기 제1 층간 절연막 상에, 상기 제3 영역 및 상기 제4 영역 사이에 배치되는 제3 블록 패턴을 형성하고, 상기 제3 블록 패턴 및 상기 제2 블록 패턴을 마스크로 상기 제1 층간 절연막의 일부를 제거하여, 상기 제4 영역 내에 제4 리세스를 형성하고, 상기 제4 리세스를 채우는 제4 하부 금속 배선을 형성하는 것을 더 포함하고, 상기 레이아웃은 상기 제4 영역에 대응되는 도전성 패턴 영역을 비포함하고, 상기 제4 하부 금속 배선은 전기적으로 분리(isolation)되어 있을 수 있다.
몇몇 실시예에서, 상기 제2 층간 절연막 내에, 상기 제4 하부 금속 배선의 상면을 노출시키고, 상기 제1 하부 금속 배선 및 상기 제2 하부 금속 배선과 비중첩되는 제2 더미 비아 홀을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 중첩되는 상부 금속 배선, 상기 제1 더미 비아 홀을 채우는 제1 상부 더미 금속 배선 및 상기 제2 더미 비아 홀을 채우는 제2 상부 더미 금속 배선을 형성하는 것을 더 포함하고, 상기 제1 상부 더미 금속 배선 및 상기 제2 상부 더미 금속 배선은 상기 상부 금속 배선과 비중첩될 수 있다.
몇몇 실시예에서, 상기 제4 하부 금속 배선 형성 후, 상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 중첩되는 제1 상부 금속 배선, 상기 제4 하부 금속 배선과 중첩되는 제2 상부 금속 배선 및 상기 제1 더미 비아 홀을 채우는 상부 더미 금속 배선을 형성하는 것을 더 포함하고, 상기 상부 더미 금속 배선은 상기 제1 상부 금속 배선 및 상기 제2 상부 금속 배선과 비중첩되고, 상기 제4 하부 금속 배선은 상기 제2 상부 금속 배선과 전기적으로 비연결(non-connected) 될 수 있다.
몇몇 실시예에서, 상기 제1 층간 절연막을 형성한 후, 상기 제1 블록 패턴 및 상기 제2 블록 패턴을 형성하기 전에, 상기 제1 층간 절연막 상에, 상기 제1 방향으로 연장되는 제1 스페이서 및 제2 스페이서를 형성하되, 상기 제1 스페이서 및 상기 제2 스페이서는 상기 제1 방향과 다른 제2 방향으로 이격되고, 상기 제1 스페이서와 상기 제2 스페이서 사이에 상기 제1 내지 제3 영역이 노출될 수 있다.
몇몇 실시예에서, 상기 제1 더미 비아 홀의 폭은, 상기 제1 더미 비아 홀에 의해 노출된 상기 제3 하부 금속 배선의 상면의 폭일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 제1 방향으로 서로 이격되는 제1 도전성 패턴 영역 및 제2 도전성 패턴 영역과, 상기 제1 도전성 패턴 영역 및 상기 제2 도전성 패턴 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제3 도전성 패턴 영역 및 제4 도전성 패턴 영역으로, 상기 제1 방향으로 서로 이격되는 제3 도전성 패턴 영역 및 제4 도전성 패턴 영역이 그려진 레이아웃을 생성하고, 기판 상에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막 상에, 제1 돌출부 및 상기 제1 돌출부와 상기 제1 방향으로 이격되는 제2 돌출부와, 제3 돌출부 및 상기 제3 돌출부와 상기 제1 방향으로 이격되는 제4 돌출부를 형성하되, 상기 제3 돌출부 및 상기 제4 돌출부는 상기 제1 돌출부 및 상기 제2 돌출부와 상기 제2 방향으로 이격되고, 상기 제1 층간 절연막 상에, 상기 제1 도전성 패턴 영역에 대응되는 제1 하부 금속 배선, 상기 제2 도전성 패턴 영역에 대응되는 제2 하부 금속 배선, 상기 제1 돌출부와 상기 제2 돌출부 사이의 제3 하부 금속 배선, 상기 제3 도전성 패턴 영역에 대응되는 제4 하부 금속 배선, 상기 제4 도전성 패턴 영역에 대응되는 제5 하부 금속 배선 및 상기 제3 돌출부와 상기 제4 돌출부 사이의 제6 하부 금속 배선을 형성하고, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 내에, 상기 제3 하부 금속 배선의 상면을 노출시키고, 상기 제1 하부 금속 배선 및 상기 제2 하부 금속 배선과 비중첩(non-overlapped)되는 제1 더미 비아 홀을 형성하는 것을 포함하고, 상기 레이아웃은 상기 제3 하부 금속 배선 및 상기 제6 하부 금속 배선에 대응되는 도전성 패턴 영역들을 비포함하고, 상기 제3 하부 금속 배선 및 상기 제6 하부 금속 배선은 전기적으로 분리(isolation)되어 있고, 상기 제1 하부 금속 배선과 상기 제2 하부 금속 배선이 이격되는 거리는, 상기 제1 돌출부의 폭, 상기 제2 돌출부의 폭 및 상기 제1 더미 비아 홀의 폭을 합한 값 보다 클 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 내지 제4 돌출부 상면까지의 높이는, 상기 기판으로부터 상기 제1 층간 절연막 상면까지의 높이보다 클 수 있다.
몇몇 실시예에서, 상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 중첩되는 제1 상부 금속 배선, 상기 제2 하부 금속 배선과 중첩되는 제2 상부 금속 배선, 상기 제1 더미 비아 홀을 채우는 제1 상부 더미 금속 배선 및 상기 제4 하부 금속 배선과 중첩되는 제3 상부 금속 배선을 형성하는 것을 더 포함하고, 상기 제1 상부 더미 금속 배선은 상기 제1 상부 금속 배선, 상기 제2 상부 금속 배선 및 상기 제3 상부 금속 배선과 비중첩되고, 상기 제3 하부 금속 배선은 상기 제1 상부 금속 배선, 상기 제2 상부 금속 배선 및 상기 제3 상부 금속 배선과 비중첩될 수 있다.
몇몇 실시예에서, 상기 제6 하부 금속 배선은, 상기 제1 내지 제3 상부 금속 배선 중 적어도 어느 하나와 중첩되고, 상기 제6 하부 금속 배선은 상기 제1 내지 제3 상부 금속 배선과 전기적으로 비연결(non-connected)될 수 있다.
몇몇 실시예에서, 상기 제1 상부 더미 금속 배선은, 상기 제4 하부 금속 배선 및 상기 제5 하부 금속 배선 중 적어도 하나와 중첩될 수 있다.
몇몇 실시예에서, 상기 제1 내지 제3 상부 금속 배선 및 상기 제1 상부 더미 금속 배선 형성 전에, 상기 제2 층간 절연막 내에, 상기 제6 하부 금속 배선의 상면을 노출시키고, 상기 제4 하부 금속 배선 및 상기 제5 하부 금속 배선과 비중첩되는 제2 더미 비아 홀을 형성하고, 상기 제2 더미 비아 홀을 채우는 제2 상부 더미 금속 배선을 형성하는 것을 더 포함하고, 상기 제6 하부 금속 배선은 상기 제1 상부 금속 배선, 상기 제2 상부 금속 배선 및 상기 제3 상부 금속 배선과 비중첩되고, 상기 제2 상부 더미 금속 배선은 상기 제1 상부 금속 배선, 상기 제2 상부 금속 배선 및 상기 제3 상부 금속 배선과 비중첩될 수 있다.
몇몇 실시예에서, 상기 제4 하부 금속 배선과 상기 제5 하부 금속 배선이 이격되는 거리는, 상기 제3 돌출부의 폭, 상기 제4 돌출부의 폭 및 상기 제2 더미 비아 홀의 폭을 합한 값 보다 크고, 상기 제4 하부 금속 배선과 상기 제5 하부 금속 배선이 이격되는 거리는 상기 제1 방향으로의 거리이고, 상기 제3 돌출부의 폭과 상기 제4 돌출부의 폭과 상기 제2 더미 비아 홀의 폭 각각은, 상기 제1 방향으로의 폭이고, 상기 제2 더미 비아 홀의 폭은, 상기 제2 더미 비아 홀에 의해 노출된 상기 제6 하부 금속 배선의 상면의 폭일 수 있다.
몇몇 실시예에서, 상기 제1 층간 절연막을 형성한 후, 상기 제1 돌출부 및 상기 제2 돌출부를 형성하기 전에, 상기 제1 층간 절연막 상에, 상기 제1 방향으로 연장되는 제1 스페이서, 제2 스페이서, 제3 스페이서 및 제4 스페이서를 형성하되, 상기 제1 내지 제4 스페이서는 상기 제1 방향과 다른 제2 방향으로 이격되고, 상기 제1 스페이서와 상기 제2 스페이서 사이에 상기 제1 돌출부와 상기 제2 돌출부 사이의 영역이 노출되고, 상기 제3 스페이서와 상기 제4 스페이서 사이에 상기 제3 돌출부와 상기 제4 돌출부 사이의 영역이 노출될 수 있다.
몇몇 실시예에서, 상기 제1 내지 제4 돌출부는, 상기 제1 층간 절연막과 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 하부 금속 배선과 상기 제2 하부 금속 배선이 이격되는 거리는 상기 제1 방향으로의 거리이고, 상기 제1 돌출부의 폭과 상기 제2 돌출부의 폭과 상기 제1 더미 비아 홀의 폭은 각각, 상기 제1 방향으로의 폭일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 30은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, SADP(Self Aligned Double Patterning) 공정을 가정하고 설명하나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어 다른 패터닝 공정(예, SQDP 공정)에도 적용될 수 있음은 물론이다.
이하에서, 도 1 내지 도 18을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃도이다. 도 2 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 2, 5, 9, 13, 15, 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 상면도이다. 도 3, 4, 6, 7, 8은 도 2의 A-A' 선을 따라 절단한 단면도이다. 도 10, 11, 12, 14, 16, 18은 도 9의 B-B' 및 C-C' 선을 따라 절단한 단면도이다.
도 1을 참조하면, 기판에 패터닝될 최종 패턴은, 제1 도전성 패턴 영역(10), 제2 도전성 패턴 영역(20), 제3 도전성 패턴 영역(40) 및 제4 도전성 패턴 영역(50)을 포함할 수 있다. 제1 도전성 패턴 영역(10)과 제2 도전성 패턴 영역(20)은, 제1 방향(D1)으로 서로 이격될 수 있다. 제3 도전성 패턴 영역(40)과 제4 도전성 패턴 영역(50)은, 제1 방향(D1)으로 서로 이격될 수 있다.
제1 도전성 패턴 영역(10) 및 제2 도전성 패턴 영역(20)과 제3 도전성 패턴 영역(40) 및 제4 도전성 패턴 영역(50)은, 제2 방향(D2)으로 서로 이격될 수 있다.
도 1에 도시된 레이아웃은, 기판에 패터닝될 하부 금속 배선들을 나타내는 레이아웃 도면으로, 예를 들어, GDS 파일 일 수 있다.
도 2 및 도 3을 참조하면, 기판(100) 상에 순차적으로, 제1 층간 절연막(105), 배리어막(107) 및 하드 마스크(109)를 형성할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100)은, 필드 절연막을 포함할 수 있다. 필드 절연막은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 설명의 편의성을 위해, 필드 절연막은 생략하고 설명한다.
제1 층간 절연막(105)은 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(110)은 배선 사이의 커플링 현상을 경감시키기 위해 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(110)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
배리어막(107)은, 제1 층간 절연막(105) 상에 형성될 수 있다. 배리어막(107)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함할 수 있다.
하드 마스크(109)는 배리어막(107) 상에 형성될 수 있다. 하드 마스크(109)는 금속 질화물을 포함할 수 있다. 예를 들어, 하드 마스크(109)는 타이타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물을 포함할 수 있다. 도면에서는 하드 마스크(109)가 하나의 층인 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 하드 마스크(109)는 2개 이상의 층이 적층되어 형성될 수 있다.
배리어막(107) 및 하드 마스크(109)는, 예를 들어, 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
도 4 및 도 5를 참조하면, 하드 마스크(109) 상에 몰드 마스크 패턴(110)이 형성될 수 있다. 몰드 마스크 패턴(110)은 제1 방향(D1)으로 연장되어 형성될 수 있다.
몰드 마스크 패턴(110)은 복수개로 형성될 수 있다. 도면에서, 몰드 마스크 패턴(110)이 예시적으로 5개의 제1 내지 제5 몰드 마스크 패턴들(111, 113, 115, 117, 119)을 포함하도록 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몰드 마스크 패턴(110)은 4개 이하 또는 6개 이상의 패턴들을 포함할 수도 있다.
제1 내지 제5 몰드 마스크 패턴들(111, 113, 115, 117, 119)은 서로 이격되어 형성될 수 있다. 예를 들어, 제1 내지 제5 몰드 마스크 패턴들(111, 113, 115, 117, 119)은 제2 방향(D2)으로 서로 이격되어 형성될 수 있다. 제1 내지 제5 몰드 마스크 패턴들(111, 113, 115, 117, 119)이 서로 이격되는 거리는, 모두 동일할 수도 있고 일부만 동일할 수도 있고, 모두 다를 수도 있다.
제1 내지 제5 몰드 마스크 패턴들(111, 113, 115, 117, 119)의 제2 방향(D2)으로의 폭은 서로 같을 수도 있고, 일부만 동일할 수도 있고, 서로 다를 수도 있다.
도 6을 참조하면, 복수개의 몰드 마스크 패턴(110)을 덮는 스페이서막(120a)이 형성될 수 있다. 스페이서막(120a)은 복수개의 몰드 마스크 패턴(110)의 상면과 측벽을 덮을 수 있다.
스페이서막(120a)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 7을 참조하면, 스페이서막(120a)을 에치백하여 복수개의 스페이서(120)를 형성할 수 있다. 구체적으로, 제1 내지 제5 몰드 마스크 패턴(111 내지 119)의 양 측벽에 한 쌍의 스페이서(120)가 형성될 수 있다. 예를 들어, 제2 몰드 마스크 패턴(113)의 측벽에 제1 스페이서(121)가 형성될 수 있다. 예를 들어, 제3 몰드 마스크 패턴(115)의 양 측벽에 제2 스페이서(122) 및 제2' 스페이서(122')가 형성될 수 있다.
각각의 스페이서(120)는, 제1 방향(D1)으로 연장되게 형성되고, 제2 방향(D2)으로 서로 이격되어 형성될 수 있다.
도 8을 참조하면, 몰드 마스크 패턴(110)이 제거될 수 있다. 제1 내지 제5 몰드 마스크 패턴들(111, 113, 115, 117, 119)이 제거되어, 복수개의 스페이서(120)만이 하드 마스크(109) 상에 남겨질 수 있다. 몰드 마스크 패턴(110)이 제거되어 그 하부의 하드 마스크(109)가 노출될 수 있다.
도 9를 참조하면, 스페이서(120)는 제3 스페이서(123) 및 제4 스페이서(124)를 더 포함할 수 있다. 제1 스페이서(121) 및 제2 스페이서(122)는, 예를 들어, 기판(100) 상의 S1 영역에 형성된 것일 수 있다. 제3 스페이서(123) 및 제4 스페이서(124)는, 예를 들어, 기판(100) 상의 S2 영역에 형성된 것일 수 있다. 제1 내지 제4 스페이서(121 내지 124) 각각은, 서로 제2 방향(D2)으로 이격될 수 있다.
제1 스페이서(121)와 제2 스페이서(122) 사이에, 제1 영역(11), 제2 영역(21) 및 제3 영역(31)이 노출될 수 있다. 또한, 제3 스페이서(123)와 제4 스페이서(124) 사이에, 제4 영역(41), 제5 영역(51) 및 제6 영역(61)이 형성될 수 있다. 제1 영역(11), 제2 영역(21) 및 제3 영역(31)은 서로 제1 방향(D1)으로 이격될 수 있다. 제4 영역(41), 제5 영역(51) 및 제6 영역(61)은 서로 제1 방향(D1)으로 이격될 수 있다. 제1 영역(11), 제2 영역(21), 제3 영역(31)과 제4 영역(41), 제5 영역(51), 제6 영역(61)은 서로 제2 방향(D2)으로 이격될 수 있다.
도면에서, 제1 영역(11), 제2 영역(21) 및 제3 영역(31)을 노출시키는 스페이서(120)를, 도 7의 제2 몰드 마스크 패턴(113)과 제3 몰드 마스크 패턴(115) 사이에 형성된 스페이서들로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 영역(11), 제2 영역(21) 및 제3 영역(31)을 노출시키는 스페이서(120)는, 복수의 몰드 마스크 패턴(110) 중 어느 하나의 측벽에 형성되는 한 쌍의 스페이서일 수 있다.
제1 블록 패턴 내지 제4 블록 패턴(131 내지 134)은 제1 층간 절연막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 제1 블록 패턴 내지 제4 블록 패턴(131 내지 134)은 하드 마스크(109) 상에 형성될 수 있다.
제1 블록 패턴(131) 및 제2 블록 패턴(132)은, 예를 들어, 제1 스페이서(121)와 제2 스페이서(122) 사이에 형성될 수 있다. 제3 블록 패턴(133) 및 제4 블록 패턴(134)은, 예를 들어, 제3 스페이서(123)와 제4 스페이서(124) 사이에 형성될 수 있다. 제1 내지 제4 블록 패턴(131 내지 134)은, 후속 공정에 의해 형성될 금속 배선에 대한 레이아웃(예를 들어, 도 1)을 기초로 적당한 위치에 형성될 수 있다.
블록 패턴은 복수개가 형성될 수 있다. 예를 들어, 제1 내지 제4 블록 패턴(131 내지 134) 외에도, 제2 스페이서(122) 및 제2' 스페이서(122') 사이에 배치되는 블록 패턴이 형성될 수 있다.
도 10을 참조하면, 제1 영역 내지 제6 영역(11, 21, 31, 41, 51, 61)은 제1 블록 패턴 내지 제4 블록 패턴(131 내지 134)에 의해 구분될 수 있다. 여기서 제1 영역 내지 제6 영역(11, 21, 31, 41, 51, 61)은, 제1 층간 절연막(105)에 포함되는 영역일 수 있다.
도 1을 함께 참조하면, 제1 영역(11)은 제1 도전성 패턴 영역(10)과 대응되는 영역일 수 있다. 제2 영역(21)은 제2 도전성 패턴 영역(20)과 대응되는 영역일 수 있다. 제4 영역(41)은 제3 도전성 패턴 영역(40)과 대응되는 영역일 수 있다. 제5 영역(51)은 제4 도전성 패턴 영역(50)과 대응되는 영역일 수 있다.
도 1의 레이아웃은, 제3 영역(31)에 대응되는 도전성 패턴 영역을 비포함, 즉 포함하지 않을 수 있다. 또한, 도 1의 레이아웃은, 제6 영역(61)에 대응되는 도전성 패턴 영역을 비포함할 수 있다.
제1 블록 패턴(131)은, 제1 층간 절연막(105) 상에, 제1 영역(11)과 제3 영역(31) 사이에 형성될 수 있다. 제2 블록 패턴(132)은, 제1 층간 절연막(105) 상에, 제2 영역(21)과 제3 영역(31) 사이에 형성될 수 있다. 제3 블록 패턴(133)은, 제1 층간 절연막(105) 상에, 제4 영역(41)과 제6 영역(61) 사이에 형성될 수 있다. 제4 블록 패턴(134)은, 제1 층간 절연막(105) 상에, 제5 영역(51)과 제6 영역(61) 사이에 형성될 수 있다.
제1 블록 패턴 내지 제4 블록 패턴(131 내지 134)은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer), BARC(Bottom of Anti Reflection Coating)또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나를 포함할 수 있다.
제1 블록 패턴 내지 제4 블록 패턴(131 내지 134)은, 예를 들어, 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정 및 식각 공정 등에 의해 형성될 수 있다.
도 11 및 도 12를 참조하면, 제1 층간 절연막(105)의 일부가 제거되어, 제1 리세스 내지 제6 리세스(141 내지 146)가 형성될 수 있다.
제1 블록 패턴 내지 제4 블록 패턴(131 내지 134)을 마스크로, 하드 마스크(109), 배리어막(107) 및 제1 층간 절연막(105)의 일부가 제거될 수 있다. 이로 인해, 하드 마스크 패턴(109'), 배리어 패턴(107'), 제1 리세스 내지 제6 리세스(141 내지 146) 및 제1 돌출부 내지 제4 돌출부(105-1 내지 105-4)가 형성될 수 있다.
제1 리세스 내지 제6 리세스(141 내지 146)는, 제1 층간 절연막(105)의 일부가 제거됨으로 인해, 제1 층간 절연막(105) 내에 형성될 수 있다. 제1 리세스 내지 제6 리세스(141 내지 146)의 바닥면은, 제1 층간 절연막(105)에 의해 정의될 수 있다. 제1 리세스 내지 제6 리세스(141 내지 146)의 측벽은, 제1 돌출부 내지 제4 돌출부(105-1 내지 105-4)에 의해 정의될 수 있다. 제1 리세스 내지 제6 리세스(141 내지 146) 형성 후, 하드 마스크 패턴(109') 및 배리어 패턴(107')은 제거될 수 있다.
하드 마스크 패턴(109') 및 배리어 패턴(107')이 제거되어, 제1 돌출부 내지 제4 돌출부(105-1 내지 105-4)가 노출될 수 있다.
제1 돌출부(105-1)는 제1 층간 절연막(105) 상에, 제1 영역(11)과 제3 영역(31) 사이에 형성될 수 있다. 제2 돌출부(105-2)는 제1 층간 절연막(105) 상에, 제2 영역(21)과 제3 영역(31) 사이에 형성될 수 있다. 제2 돌출부(105-2)는 제1 돌출부(105-1)과 제1 방향(D1)으로 이격될 수 있다. 제3 돌출부(105-3)는 제1 층간 절연막(105) 상에, 제4 영역(41)과 제6 영역(61) 사이에 형성될 수 있다. 제3 돌출부(105-3)는, 제1 돌출부(105-1) 및 제2 돌출부(105-2)와 제2 방향(D2)으로 이격될 수 있다. 제4 돌출부(105-4)는, 제1 층간 절연막(105) 상에, 제5 영역(51)과 제6 영역(61) 사이에 형성될 수 있다. 제4 돌출부(105-4)는, 제3 돌출부(105-3)와 제1 방향(D1)으로 이격될 수 있다. 제4 돌출부(105-4)는, 제1 돌출부(105-1) 및 제2 돌출부(105-2)와 제2 방향(D2)으로 이격될 수 있다.
제1 돌출부 내지 제4 돌출부(105-1 내지 105-4)는, 제1 층간 절연막(105)의 상면 보다 돌출된 부분일 수 있다. 다시 말해서, 기판(100)으로부터 제1 돌출부 내지 제4 돌출부(105-1 내지 105-4)의 상면까지의 높이(H1)는, 기판(100)으로부터 제1 층간 절연막(105)의 상면까지의 높이(H2) 보다 클 수 있다.
제1 돌출부 내지 제4 돌출부(105-1 내지 105-4)는 제1 층간 절연막(105)과 동일한 물질을 포함할 수 있다.
도 13 및 도 14를 참조하면, 제1 층간 절연막(105) 상에, 제1 하부 금속 배선 내지 제6 하부 금속 배선(151 내지 156)이 형성될 수 있다.
제1 하부 금속 배선 내지 제3 하부 금속 배선(151 내지 153)은 예를 들어, 기판(100)의 S1 영역에 형성된 배선일 수 있다. 제4 하부 금속 배선 내지 제6 하부 금속 배선(154 내지 156)은, 예를 들어, 기판(100)의 S2 영역에 형성된 배선일 수 있다. S1 영역과 S2 영역은 기판(100)에, 제2 방향(D2)으로 이격된 임의의 영역일 수 있다.
도 1을 함께 참조하면, 제1 하부 금속 배선 내지 제3 하부 금속 배선(151 내지 153)은 예를 들어, 도 1의 레이아웃도의 L1 영역에 형성된 배선일 수 있다. 제4 하부 금속 배선 내지 제6 하부 금속 배선(154 내지 156)은, 예를 들어, 도 1의 레이아웃도의 L2 영역에 형성된 배선일 수 있다. L1 영역과 L2 영역은 도 1의 레이아웃도에, 제2 방향(D2)으로 이격된 임의의 영역일 수 있다.
제1 하부 금속 배선(151)은 L1 영역의 제1 도전성 패턴 영역(10)에 대응되는 금속 배선일 수 있다. 제2 하부 금속 배선(152)은 L1 영역의 제2 도전성 패턴 영역(20)에 대응되는 금속 배선일 수 있다.
도 1의 레이아웃도의 L1 영역은, 제3 하부 금속 배선(153)에 대응되는 도전성 패턴 영역을 포함하지 않을 수 있다. 즉, 도 1의 레이아웃도는 제3 영역(31)에 대응되는 도전성 패턴 영역을 포함하지 않을 수 있다. 제3 하부 금속 배선(153)은 제1 돌출부(105-1)와 제2 돌출부(105-2) 사이에 형성될 수 있다.
제4 하부 금속 배선(154)은 L2 영역의 제3 도전성 패턴 영역(40)에 대응되는 금속 배선일 수 있다. 제5 하부 금속 배선(155)은 L2 영역의 제4 도전성 패턴 영역(50)에 대응되는 금속 배선일 수 있다.
도 1의 레이아웃도의 L2 영역은, 제6 하부 금속 배선(156)에 대응되는 도전성 패턴 영역을 포함하지 않을 수 있다. 즉, 도 1의 레이아웃도는, 제6 영역(61)에 대응되는 도전성 패턴 영역을 비포함할 수 있다. 제6 하부 금속 배선(156)은 제3 돌출부(105-3)와 제4 돌출부(105-4) 사이에 형성될 수 있다.
제1 하부 금속 배선 내지 제6 하부 금속 배선(151 내지 156)은, 제1 리세스 내지 제6 리세스(141 내지 146)를 각각 채우는 형태로 형성될 수 있다.
제1 하부 금속 배선 내지 제6 하부 금속 배선(151 내지 156)은, 예를 들어, 도전성 물질을 포함할 수 있다. 제1 하부 금속 배선 내지 제6 하부 금속 배선(151 내지 156)은, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 코발트(Co) 또는 구리 합금 중의 하나로 이루어질 수 있다. 여기서, 구리 합금은 구리 내에 C(탄소), Ag(은), Co(코발트), Ta(탄탈륨), In(인듐), Sn(주석), Zn(아연), Mn(망간), Ti(티타늄), Mg(마그네슘), Cr(크롬), Ge(저마늄), Sr(스트론튬), Pt(백금), Al(알루미늄) 또는 Zr(지르코늄)을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법에서, 제1 하부 금속 배선 내지 제6 하부 금속 배선(151 내지 156)은 금속 배선인 것으로 설명하나, 이는 설명의 편이성을 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 하부 금속 배선 내지 제6 하부 금속 배선(151 내지 156)은 기판(100) 내에 형성되는 트랜지스터, 다이오드 등일 수 있고, 구체적으로, 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인일 수 있음은 물론이다.
회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 메모리 소자는 예를 들어, 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자는 예를 들어, DRAM, SRAM 등일 수 있다. 비휘발성 반도체 메모리 소자는 예를 들어, EPROM, EEPROM, Flash EEPROM 등일 수 있다.
도 15 및 도 16을 참조하면, 제1 층간 절연막(105) 및 제1 하부 금속 배선 내지 제6 하부 금속 배선(151 내지 156) 상에 제2 층간 절연막(205)이 형성될 수 있다. 제2 층간 절연막(205)은 예를 들어, 제1 층간 절연막(105)와 같거나 다른 물질을 포함할 수 있다.
제2 층간 절연막(205)은 제1 비아 홀(211h), 제1 더미 비아 홀(201h), 제1 내지 제4 트렌치(251t 내지 254t)를 포함할 수 있다.
제1 비아 홀(211h)은 제2 층간 절연막(205) 내에, 제1 하부 금속 배선(151)의 상면을 노출시키도록 형성될 수 있다.
제1 더미 비아 홀(201h)은 제2 층간 절연막(205) 내에, 제3 하부 금속 배선(153)의 상면을 노출시키도록 형성될 수 있다. 제1 더미 비아 홀(201h)은 제1 하부 금속 배선(151) 및 제2 하부 금속 배선(152)과 비중첩(non-overlapped)되도록 형성될 수 있다.
도면에서, 제1 비아 홀(211h)과 제1 더미 비아 홀(201h)의 측벽이 임의의 기울기를 갖는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 비아 홀(211h)과 제1 더미 비아 홀(201h)의 측벽은 기판(100)에 대해 수직일 수도 있다.
제1 트렌치(251t)는 제2 층간 절연막(205) 내에, 제1 하부 금속 배선(151)과 중첩되도록 형성될 수 있다. 제2 트렌치(252t)는 제2 층간 절연막(205) 내에, 제2 하부 금속 배선(152) 및 제6 하부 금속 배선(156)과 중첩되도록 형성될 수 있다. 제3 트렌치(253t)는 제2 층간 절연막(205) 내에, 제3 하부 금속 배선(153)과 중첩되도록 형성될 수 있다. 제4 트렌치(254t)는, 제2 층간 절연막(205) 내에, 제4 하부 금속 배선(154)과 중첩되도록 형성될 수 있다. 제1 내지 제4 트렌치(251t 내지 254t)의 측벽 및 바닥면은, 제2 층간 절연막(205)에 의해 정의될 수 있다.
도면에서, 제1 내지 제4 트렌치(251t 내지 254t)가 연장되는 길이는 본 발명의 기술적 사상을 설명하기 위한 예시적인 것일 뿐, 본 발명이 이에 제한되는 것은 아니다.
제1 하부 금속 배선(151)과 제2 하부 금속 배선(152)이 이격되는 거리(D12)는, 제1 돌출부(105-1)의 폭(W1), 제2 돌출부(105-2)의 폭(W2) 및 제1 더미 비아 홀(201h)의 폭(W3)을 합친 값 보다 클 수 있다.
다시 말해서, 도 11을 참조하면, 제1 하부 금속 배선(151)과 제2 하부 금속 배선(152)이 이격되는 거리(D12)는, 제1 블록 패턴(131)의 폭(W1), 제2 블록 패턴(132)의 폭(W2) 및 제1 더미 비아 홀(201h)의 폭(W3)을 합친 값 보다 클 수 있다. 제1 블록 패턴(131)의 폭은 제1 돌출부(105-1)의 폭과 같고, 제2 블록 패턴(132)의 폭은 제2 돌출부(105-2)의 폭과 같기 때문이다.
제1 하부 금속 배선(151)과 제2 하부 금속 배선(152)이 이격되는 거리(D12)는 제1 방향(D1)으로의 거리일 수 있다. 제1 블록 패턴(131) 혹은 제1 돌출부(105-1)의 폭(W1), 제2 블록 패턴(132) 혹은 제2 돌출부(105-2)의 폭(W2) 및 제1 더미 비아 홀(201h)의 폭(W3)은 제1 방향(D1)으로의 폭일 수 있다.
다시 조 15 및 도 16을 참조하면, 제1 더미 비아 홀(201h)의 폭(W3)은, 제1 더미 비아 홀(201h)에 의해 노출된 제3 하부 금속 배선(153)의 상면의 제1 방향(D1)으로의 폭일 수 있다.
예를 들어, 제1 하부 금속 배선(151)과 제2 하부 금속 배선(152)이 이격되는 거리(D12)가, 제1 돌출부(105-1)의 폭(W1), 제2 돌출부(105-2)의 폭(W2) 및 제1 더미 비아 홀(201h)의 폭(W3)을 합친 값과 같거나 작을 경우, 후속 공정에서 형성될 상부 금속 배선들과 단락 현상이 발생할 수 있다.
제1 하부 금속 배선(151)과 제2 하부 금속 배선(152)이 이격되는 거리(D12)는, 예를 들어, 제1 더미 비아 홀(201h)과 후술할 상부 금속 배선이 형성되어도, 인접한 다른 상부 금속 배선과 단락되지 않을 정도의 충분한 거리일 수 있다.
도 17 및 도 18을 참조하면, 제1 상부 금속 배선(251), 제2 상부 금속 배선(252), 제3 상부 금속 배선(254) 및 제1 상부 더미 금속 배선(253)이 형성될 수 있다.
제1 상부 금속 배선(251)은, 제2 층간 절연막(205) 내에, 제1 트렌치(251t) 및 제1 비아 홀(211h)을 채우도록 형성될 수 있다. 제1 상부 금속 배선(251)은 제1 하부 금속 배선(151)과 중첩되도록 형성될 수 있다. 이 때, 제1 비아(211)가 형성될 수 있다. 제1 비아(211)는 제1 하부 금속 배선(151)과 제1 상부 금속 배선(251)을 전기적으로 연결시킬 수 있다.
제2 상부 금속 배선(252)은, 제2 층간 절연막(205) 내에, 제2 트렌치(252t)를 채우도록 형성될 수 있다. 제2 상부 금속 배선(252)은 제2 하부 금속 배선(152) 및 제6 하부 금속 배선(156)과 중첩되도록 형성될 수 있다.
제3 상부 금속 배선(254)은, 제2 층간 절연막(205) 내에, 제4 트렌치(254t)를 채우고 제4 하부 금속 배선(154)과 중첩되도록 형성될 수 있다.
제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)은, 하부 금속 배선들과 전기적으로 연결되어, 전하 이동 통로 역할을 할 수 있다.
제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)은, 예를 들어, 제3 하부 금속 배선(153)과 중첩되지 않도록 형성될 수 있다.
제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)은, 예를 들어, 도전성 물질을 포함할 수 있다. 제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)은, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 코발트(Co) 또는 구리 합금 중의 하나로 이루어질 수 있다. 여기서, 구리 합금은 구리 내에 C(탄소), Ag(은), Co(코발트), Ta(탄탈륨), In(인듐), Sn(주석), Zn(아연), Mn(망간), Ti(티타늄), Mg(마그네슘), Cr(크롬), Ge(저마늄), Sr(스트론튬), Pt(백금), Al(알루미늄) 또는 Zr(지르코늄)을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법에서, 제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)은, 금속 배선인 것으로 설명하나, 이는 설명의 편이성을 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)은, 기판(100) 내에 형성되는 트랜지스터, 다이오드 등일 수 있고, 구체적으로, 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인일 수 있음은 물론이다.
회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 메모리 소자는 예를 들어, 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자는 예를 들어, DRAM, SRAM 등일 수 있다. 비휘발성 반도체 메모리 소자는 예를 들어, EPROM, EEPROM, Flash EEPROM 등일 수 있다.
제1 상부 더미 금속 배선(253)은 제2 층간 절연막(205) 내에, 제1 더미 비아 홀(201h) 및 제3 트렌치(253t)를 채우도록 형성될 수 있다. 이 때, 제1 더미 비아(201)가 형성될 수 있다. 제1 더미 비아(201)는 제3 하부 금속 배선(153)과 제1 상부 더미 금속 배선(253)을 연결시킬 수 있다.
제1 상부 더미 금속 배선(253)은 제3 하부 금속 배선(153)과 중첩되도록 형성될 수 있다. 도면에서, 제1 상부 더미 금속 배선(253)이 제4 하부 금속 배선(154), 제5 하부 금속 배선(155) 또는 제6 하부 금속 배선(156)과 비중첩되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제1 상부 더미 금속 배선(253)은, 제4 하부 금속 배선(154), 제5 하부 금속 배선(155) 또는 제6 하부 금속 배선(156) 중 적어도 어느 하나와 중첩되도록 형성될 수 있다. 다시 말해서, 제1 상부 더미 금속 배선(253)은, 예를 들어, 제2 방향(D2)으로 인접하는 하부 금속 배선과 중첩되도록 형성될 수 있다.
제3 하부 금속 배선(153)은, 제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)과 비중첩(non-overlapped), 즉 중첩되지 않도록 형성될 수 있다.
제1 상부 더미 금속 배선(253)은, 제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)과 비중첩(non-overlapped) 되도록 형성될 수 있다.
제3 하부 금속 배선(153)은, 비록 제1 상부 더미 금속 배선(253)과 제1 더미 비아(201)를 통해 연결되어 있지만, 전기적으로 분리(isolation)되어 있을 수 있다. 여기서 '전기적으로 분리(isolation)'되었다는 의미는, 예를 들어, 회로 패턴 또는 전원과 연결되지 않거나, 배선으로 사용되지 않는 것을 의미할 수 있다. 또는, '전기적으로 분리'되었다는 의미는, 예를 들어, 전하의 이동 통로로 사용되지 않음을 의미할 수 있다.
제6 하부 금속 배선(156)은 예를 들어, 제2 상부 금속 배선(252)과 중첩될 수 있다. 제2 상부 금속 배선(252)은 다른 하부 금속 배선과 전기적으로 연결될 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제6 하부 금속 배선(156)에는, 전하의 이동 통로로 사용되는 제2 상부 금속 배선(252)과 중첩되기 때문에, 더미 비아가 형성되지 않을 수 있다. 즉, 제6 하부 금속 배선(156)은, 이와 중첩되는 제2 상부 금속 배선(252)과 전기적으로 비연결(non-connected)될 수 있다.
여기서 '전기적으로 비연결(non-connected)'되었다는 의미는, 예를 들어, 제6 하부 금속 배선(156)이, 전하의 이동 통로로 사용될 수 있는 상부 금속 배선과 전기적으로 연결되지 않는 것을 의미할 수 있다.
도면에서, 제6 하부 금속 배선(156)이 제2 상부 금속 배선(252)과 중첩되는것으로만 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 제6 하부 금속 배선(156)은, 예를 들어, 전하의 이동 통로로 사용되는 상부 금속 배선 중 어느 하나와 중첩될 수 있다. 이 경우, 제6 하부 금속 배선(156)은, 전기적으로 분리(isolation)될 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법은, 별도로 더미 배선을 형성하지 않고, 공정상 형성되는 금속 배선을 활용하여 비아를 형성함으로써 비아 밀도를 향상시킬 수 있다. 공정상 형성되는 금속 배선은, 레이아웃도에 대응되는 도전성 패턴 영역이 포함되어 있지 않은 금속 배선일 수 있다. 다시 말해서, 공정상 형성되는 금속 배선은, 전기적 활용이 없는 금속 배선일 수 있다. 공정은, 예를 들어, SADP 공정일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법은, 공정상 형성되는 금속 배선을 활용하여 비아 밀도를 향상시킴으로써, 포토 및 식각 공정 마진을 향상시킬 수 있다.
이하에서, 도 1 내지 도 14 및 도 19 내지 도 22를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 명확성을 위해, 앞서 설명한 내용과 중복되는 사항은 생략한다.
도 19 내지 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들로, 도 1 내지 도 14를 참조하여 설명한 공정을 거친 후의 도면이다. 도 19, 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 상면도이다. 도 20 및 도 22는 도 19 및 도 21의 B-B' 및 C-C' 선을 따라 절단한 단면도이다.
도 1 내지 도 14 및 도 19 내지 도 20을 참조하면, 제2 층간 절연막(205)은 제5 트렌치(255t) 및 제2 더미 비아 홀(202h)을 더 포함할 수 있다.
제2 트렌치(252t)는 제6 하부 금속 배선(156)과 중첩되지 않을 수 있다.
제5 트렌치(255t)는 제6 하부 금속 배선(156)과 중첩되도록 형성될 수 있다. 제5 트렌치(255t)는 제1 트렌치(251t), 제2 트렌치(252t) 및 제4 트렌치(254t)와 중첩되지 않을 수 있다. 제6 하부 금속 배선(156)은 제1 트렌치(251t), 제2 트렌치(252t) 및 제4 트렌치(254t)와 중첩되지 않을 수 있다.
제2 더미 비아 홀(202h)은 제2 층간 절연막(205) 내에, 제6 하부 금속 배선(156)의 상면을 노출시키도록 형성될 수 있다. 제2 더미 비아 홀(202h)은 제4 하부 금속 배선(154) 및 제5 하부 금속 배선(155)과 비중첩되도록 형성될 수 있다.
제4 하부 금속 배선(154)과 제5 하부 금속 배선(155)이 이격되는 거리는, 예를 들어, 제3 돌출부(105-3)의 폭, 제4 돌출부(105-4)의 폭 및 제2 더미 비아 홀(202h)의 폭을 합한 값 보다 클 수 있다.
제4 하부 금속 배선(154)과 제5 하부 금속 배선(155)이 이격되는 거리는, 제1 방향(D1)으로의 폭일 수 있다. 제3 돌출부(105-3)의 폭, 제4 돌출부(105-4)의 폭 및 제2 더미 비아 홀(202h)의 폭 각각은 제1 방향(D1)으로의 폭일 수 있다. 이 때, 제2 더미 비아 홀(202h)의 폭은, 제2 더미 비아 홀(202h)에 의해 노출된 제6 하부 금속 배선(156)의 상면의 제1 방향(D1)으로의 폭일 수 있다.
도 21 및 도 22를 참조하면, 제2 상부 더미 금속 배선(255) 및 제2 더미 비아(202)가 형성될 수 있다.
제2 상부 더미 금속 배선(255)은, 제2 층간 절연막(205) 내에, 제5 트렌치(255t) 및 제2 더미 비아 홀(202h)을 채우도록 형성될 수 있다. 이 때, 제2 더미 비아(202)가 형성될 수 있다. 제2 더미 비아(202)는 제6 하부 금속 배선(156)과 제2 상부 더미 금속 배선(255)을 연결시킬 수 있다.
제2 상부 더미 금속 배선(255)은 제6 하부 금속 배선(156)과 중첩되도록 형성될 수 있다. 제2 상부 더미 금속 배선(255)은 제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)과 비중첩(non-overlapped) 되도록 형성될 수 있다.
제6 하부 금속 배선(156)은, 제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 하부 금속 배선(254)과 비중첩 되도록 형성될 수 있다.
제6 하부 금속 배선(156)은, 비록 제2 상부 더미 금속 배선(255)과 제2 더미 비아(202)를 통해 연결되어 있지만, 전기적으로 분리(isolation)되어 있을 수 있다.
몇몇 실시예에서, 제6 하부 금속 배선(156)은, 예를 들어, 전하 이동 통로로 사용되는 상부 금속 배선들과 비중첩될 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제6 하부 금속 배선(156)에는, 전하 이동 통로로 사용되는 상부 금속 배선들과 중첩되지 않기 때문에, 제2 더미 비아(202)가 형성될 수 있다.
이하에서, 도 1 내지 도 8, 도 23 내지 도 28을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 명확성을 위해, 앞서 설명한 내용과 중복되는 사항은 생략한다.
도 23은 내지 도 28은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면으로서, 도 1 내지 도 8을 참조하여 설명한 공정을 거친 후의 도면이다. 도 23, 도 28은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 상면도이다. 도 23 내지 도 27은 도 23의 B-B' 선을 따라 절단한 단면도이다.
도 1 내지 도 8, 도 23 및 도 24를 참조하면, 제1 층간 절연막(105) 상에, 제5 블록 패턴(135)이 더 형성될 수 있다. 좀 더 구체적으로, 제5 블록 패턴(135)은 하드 마스크(109) 상에 형성될 수 있다.
제5 블록 패턴(135)은, 예를 들어, 제1 스페이서(121)와 제2 스페이서(122) 사이에 형성될 수 있다. 제5 블록 패턴(135)은, 제1 블록 패턴(131)과 제2 블록 패턴(132) 사이에 형성될 수 있다.
몇몇 실시예에서, 제3 영역(31)은, 제1 블록 패턴(131)과 제5 블록 패턴(135) 사이에 노출될 수 있다. 제1 층간 절연막(105)에 포함되는 제7 영역(71)은, 도 1의 레이아웃에 포함되지 않은 영역일 수 있다. 즉, 도 1의 레이아웃은, 제7 영역(71)에 대응되는 도전성 패턴 영역을 비포함할 수 있다.
제7 영역(71)은 제1 영역(11), 제2 영역(21) 및 제3 영역(31)과 제1 방향(D1)으로 이격될 수 있다. 제5 블록 패턴(135)은, 제1 층간 절연막(105) 상에, 제3 영역(31)과 제7 영역(71) 사이에 형성될 수 있다.
도 25 및 도 26을 참조하면, 제1 층간 절연막(105)의 일부가 제거되어, 제1 층간 절연막(105) 내에 제7 리세스(147)가 형성될 수 있다.
제1 블록 패턴(131), 제2 블록 패턴(132) 및 제5 블록 패턴(135)을 마스크로, 하드 마스크(109), 배리어막(107) 및 제1 층간 절연막(105)의 일부가 제거될 수 있다. 이로 인해, 제2 블록 패턴(132)과 제5 블록 패턴(135) 사이에 제7 리세스(147)가 형성될 수 있다.
또한, 제1 층간 절연막(105) 상에, 제5 돌출부(105-5)가 형성될 수 있다. 제7 리세스(147)의 바닥면은 제1 층간 절연막(105)에 의해 정의될 수 있고, 측벽은 제5 돌출부(105-5) 및 제2 돌출부(105-2)에 의해 정의될 수 있다.
제5 돌출부(105-5)는 제1 돌출부(105-1)와 제2 돌출부(105-2) 사이에, 서로 이격되도록 형성될 수 있다.
도 27을 참조하면, 제1 층간 절연막(105) 상에, 제7 하부 금속 배선(157)이 형성될 수 있다.
제7 하부 금속 배선(157)은 예를 들어, 기판(100)의 S3 영역에 형성된 배선일 수 있다. 도 13을 함께 참조하면, 기판(100)의 S3 영역은, S1 영역 또는 S2 영역과 같이 제1 방향(D1)으로 연장되는 영역일 수 있다.
제7 하부 금속 배선(157)은, 예를 들어, 도 1의 레이아웃도의 L1 영역에 형성된 배선일 수 있다. 도 1의 레이아웃도는, 제7 하부 금속 배선(157)에 대응되는 도전성 패턴 영역을 포함하지 않을 수 있다. 즉, 도 1의 레이아웃도는 제7 영역(71)에 대응되는 도전성 패턴 영역을 포함하지 않을 수 있다.
제7 하부 금속 배선(157)은 제5 돌출부(105-5) 및 제2 돌출부(105-2) 사이에 형성될 수 있다. 제7 하부 금속 배선(157)은 제7 리세스(147)를 채우는 형태로 형성될 수 있다.
도 28을 참조하면, 제3 상부 더미 금속 배선(256) 및 제3 더미 비아(203)가 형성될 수 있다.
제3 상부 더미 금속 배선(256) 및 제3 더미 비아(203)를 형성하는 공정은, 앞서 도 15, 도 16을 참조하여 설명한 공정과 실질적으로 동일할 수 있다. 예를 들어, 제2 층간 절연막(205) 내에 제7 하부 금속 배선(157)의 상면을 노출시키는 제3 더미 비아 홀이 형성되고, 이를 채우는 제3 상부 더미 금속 배선(256)이 형성될 수 있다.
제3 상부 더미 금속 배선(256)은, 제2 층간 절연막(205) 내에, 제7 하부 금속 배선(157)과 중첩되도록 형성될 수 있다. 제3 더미 비아(203)는 제7 하부 금속 배선(157)과 제3 상부 더미 금속 배선(256)을 연결시킬 수 있다. 제7 하부 금속 배선(157)은 비록 제3 상부 더미 금속 배선(256)과 제3 더미 비아(203)를 통해 연결되어 있지만, 전기적으로 분리(isolation)되어 있을 수 있다.
제3 상부 더미 금속 배선(256)은 제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)과 비중첩될 수 있다. 즉, 제3 상부 더미 금속 배선(256)은 전하의 이동 통로로 사용되는 상부 금속 배선과 중첩되지 않을 수 있다.
제7 하부 금속 배선(157)은, 제1 상부 금속 배선(251), 제2 상부 금속 배선(252) 및 제3 상부 금속 배선(254)과 비중첩될 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법은, 레이아웃도에 대응되는 도전성 패턴 영역이 없는 기판(100) 상의 영역에, 임의로 블록 패턴(예를 들어, 제5 블록 패턴(135))을 추가시킴으로써, 블록 패턴의 밀도를 향상시킬 수 있다. 이로써 비아 밀도는 증가될 수 있고, 포토 및 식각 공정의 마진도 향상될 수 있다.
이하에서, 도 1 내지 도 8, 도 23 내지 도 27 및 도 29를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 명확성을 위해, 앞서 설명한 내용과 중복되는 사항은 생략한다.
도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 상면도로서, 도 1 내지 도 8, 도 23 내지 도 27을 참조하여 설명한 공정을 거친 후의 도면이다.
도 29를 참조하면, 제4 상부 금속 배선(257)은 제7 하부 금속 배선(257)과 중첩되도록 형성될 수 있다.
제4 상부 금속 배선(257)은, 제2 비아 홀(212)을 통해 다른 하부 금속 배선과 전기적으로 연결되는 배선일 수 있다. 다시 말해서, 제4 상부 금속 배선(257)은 전하의 이동 통로 역할을 할 수 있다.
제7 하부 금속 배선(157)은, 제4 상부 금속 배선(257)과 전기적으로 비연결(non-connected) 될 수 있다.
도 30을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 10: 제1 도전성 패턴 영역
131: 제1 블록 패턴 105: 층간 절연막
105-1: 제1 돌출부 253: 제1 상부 더미 금속 배선

Claims (10)

  1. 제1 방향으로 서로 이격되는 제1 도전성 패턴 영역 및 제2 도전성 패턴 영역이 그려진 레이아웃을 생성하고,
    기판 상에 상기 제1 도전성 패턴 영역에 대응되는 제1 영역과, 상기 제2 도전성 패턴 영역에 대응되는 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 상기 제1 영역 및 상기 제2 영역과 이격되는 제3 영역을 포함하는 제1 층간 절연막을 형성하고,
    상기 제1 층간 절연막 상에, 상기 제1 영역 및 상기 제3 영역 사이에 배치되는 제1 블록 패턴과, 상기 제2 영역 및 상기 제3 영역 사이에 배치되는 제2 블록 패턴을 형성하고,
    상기 제1 블록 패턴 및 상기 제2 블록 패턴을 마스크로 상기 제1 층간 절연막의 일부를 제거하여, 상기 제1 영역 내에 제1 리세스, 상기 제2 영역 내에 제2 리세스 및 상기 제3 영역내에 제3 리세스를 형성하고,
    상기 제1 내지 제3 리세스를 각각 채우는 제1 내지 제3 하부 금속 배선을 형성하고,
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막 내에, 상기 제3 하부 금속 배선의 상면을 노출시키고, 상기 제1 하부 금속 배선 및 상기 제2 하부 금속 배선과 비중첩(non-overlapped)되는 제1 더미 비아 홀을 형성하는 것을 포함하고,
    상기 레이아웃은 상기 제3 영역에 대응되는 도전성 패턴 영역을 비포함하고,
    상기 제3 하부 금속 배선은 전기적으로 분리(isolation)되어 있고,
    상기 제1 하부 금속 배선과 상기 제2 하부 금속 배선이 이격되는 거리는, 상기 제1 블록 패턴의 폭, 상기 제2 블록 패턴의 폭 및 상기 제1 더미 비아 홀의 폭을 합한 값 보다 큰 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 중첩되는 상부 금속 배선, 및 상기 제1 더미 비아 홀을 채우는 제1 상부 더미 금속 배선을 형성하는 것을 더 포함하고,
    상기 제1 상부 더미 금속 배선은 상기 상부 금속 배선과 비중첩되고,
    상기 제3 하부 금속 배선은 상기 상부 금속 배선과 비중첩되는 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 층간 절연막은, 상기 제1 영역과 상기 제2 영역 사이에, 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역과 이격되는 제4 영역을 더 포함하고,
    상기 반도체 장치의 제조 방법은, 상기 제1 층간 절연막 상에, 상기 제3 영역 및 상기 제4 영역 사이에 배치되는 제3 블록 패턴을 형성하고,
    상기 제3 블록 패턴 및 상기 제2 블록 패턴을 마스크로 상기 제1 층간 절연막의 일부를 제거하여, 상기 제4 영역 내에 제4 리세스를 형성하고,
    상기 제4 리세스를 채우는 제4 하부 금속 배선을 형성하는 것을 더 포함하고,
    상기 레이아웃은 상기 제4 영역에 대응되는 도전성 패턴 영역을 비포함하고,
    상기 제4 하부 금속 배선은 전기적으로 분리(isolation)되어 있는 반도체 장치 제조 방법.
  4. 제 3항에 있어서,
    상기 제2 층간 절연막 내에, 상기 제4 하부 금속 배선의 상면을 노출시키고, 상기 제1 하부 금속 배선 및 상기 제2 하부 금속 배선과 비중첩되는 제2 더미 비아 홀을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 중첩되는 상부 금속 배선, 상기 제1 더미 비아 홀을 채우는 제1 상부 더미 금속 배선 및 상기 제2 더미 비아 홀을 채우는 제2 상부 더미 금속 배선을 형성하는 것을 더 포함하고,
    상기 제1 상부 더미 금속 배선 및 상기 제2 상부 더미 금속 배선은 상기 상부 금속 배선과 비중첩되는 반도체 장치 제조 방법.
  6. 제 3항에 있어서,
    상기 제4 하부 금속 배선 형성 후, 상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 중첩되는 제1 상부 금속 배선, 상기 제4 하부 금속 배선과 중첩되는 제2 상부 금속 배선 및 상기 제1 더미 비아 홀을 채우는 상부 더미 금속 배선을 형성하는 것을 더 포함하고,
    상기 상부 더미 금속 배선은 상기 제1 상부 금속 배선 및 상기 제2 상부 금속 배선과 비중첩되고,
    상기 제4 하부 금속 배선은 상기 제2 상부 금속 배선과 전기적으로 비연결(non-connected) 되는 반도체 장치 제조 방법.
  7. 제1 방향으로 서로 이격되는 제1 도전성 패턴 영역 및 제2 도전성 패턴 영역과, 상기 제1 도전성 패턴 영역 및 상기 제2 도전성 패턴 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제3 도전성 패턴 영역 및 제4 도전성 패턴 영역으로, 상기 제1 방향으로 서로 이격되는 제3 도전성 패턴 영역 및 제4 도전성 패턴 영역이 그려진 레이아웃을 생성하고,
    기판 상에 제1 층간 절연막을 형성하고,
    상기 제1 층간 절연막 상에, 제1 돌출부 및 상기 제1 돌출부와 상기 제1 방향으로 이격되는 제2 돌출부와, 제3 돌출부 및 상기 제3 돌출부와 상기 제1 방향으로 이격되는 제4 돌출부를 형성하되, 상기 제3 돌출부 및 상기 제4 돌출부는 상기 제1 돌출부 및 상기 제2 돌출부와 상기 제2 방향으로 이격되고,
    상기 제1 층간 절연막 상에, 상기 제1 도전성 패턴 영역에 대응되는 제1 하부 금속 배선, 상기 제2 도전성 패턴 영역에 대응되는 제2 하부 금속 배선, 상기 제1 돌출부와 상기 제2 돌출부 사이의 제3 하부 금속 배선, 상기 제3 도전성 패턴 영역에 대응되는 제4 하부 금속 배선, 상기 제4 도전성 패턴 영역에 대응되는 제5 하부 금속 배선 및 상기 제3 돌출부와 상기 제4 돌출부 사이의 제6 하부 금속 배선을 형성하고,
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막 내에, 상기 제3 하부 금속 배선의 상면을 노출시키고, 상기 제1 하부 금속 배선 및 상기 제2 하부 금속 배선과 비중첩(non-overlapped)되는 제1 더미 비아 홀을 형성하는 것을 포함하고,
    상기 레이아웃은 상기 제3 하부 금속 배선 및 상기 제6 하부 금속 배선에 대응되는 도전성 패턴 영역들을 비포함하고,
    상기 제3 하부 금속 배선 및 상기 제6 하부 금속 배선은 전기적으로 분리(isolation)되어 있고,
    상기 제1 하부 금속 배선과 상기 제2 하부 금속 배선이 이격되는 거리는, 상기 제1 돌출부의 폭, 상기 제2 돌출부의 폭 및 상기 제1 더미 비아 홀의 폭을 합한 값 보다 큰 반도체 장치 제조 방법.
  8. 제 7항에 있어서,
    상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 중첩되는 제1 상부 금속 배선, 상기 제2 하부 금속 배선과 중첩되는 제2 상부 금속 배선, 상기 제1 더미 비아 홀을 채우는 제1 상부 더미 금속 배선 및 상기 제4 하부 금속 배선과 중첩되는 제3 상부 금속 배선을 형성하는 것을 더 포함하고,
    상기 제1 상부 더미 금속 배선은 상기 제1 상부 금속 배선, 상기 제2 상부 금속 배선 및 상기 제3 상부 금속 배선과 비중첩되고,
    상기 제3 하부 금속 배선은 상기 제1 상부 금속 배선, 상기 제2 상부 금속 배선 및 상기 제3 상부 금속 배선과 비중첩되는 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 제6 하부 금속 배선은, 상기 제1 내지 제3 상부 금속 배선 중 적어도 어느 하나와 중첩되고,
    상기 제6 하부 금속 배선은 상기 제1 내지 제3 상부 금속 배선과 전기적으로 비연결(non-connected)되는 반도체 장치 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 내지 제3 상부 금속 배선 및 상기 제1 상부 더미 금속 배선 형성 전에, 상기 제2 층간 절연막 내에, 상기 제6 하부 금속 배선의 상면을 노출시키고, 상기 제4 하부 금속 배선 및 상기 제5 하부 금속 배선과 비중첩되는 제2 더미 비아 홀을 형성하고,
    상기 제2 더미 비아 홀을 채우는 제2 상부 더미 금속 배선을 형성하는 것을 더 포함하고,
    상기 제6 하부 금속 배선은 상기 제1 상부 금속 배선, 상기 제2 상부 금속 배선 및 상기 제3 상부 금속 배선과 비중첩되고,
    상기 제2 상부 더미 금속 배선은 상기 제1 상부 금속 배선, 상기 제2 상부 금속 배선 및 상기 제3 상부 금속 배선과 비중첩는 반도체 장치 제조 방법.
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