KR20090000441A - 반도체 소자 제조시 금속배선에 대한 더미 패턴 형성방법및 구조 - Google Patents

반도체 소자 제조시 금속배선에 대한 더미 패턴 형성방법및 구조 Download PDF

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Abstract

본 발명은 반도체 소자 제조를 위한 반도체 기판 상/하부에 다층의 금속 배선 시 금속 배선 패턴에 대한 간섭을 방지시킬 수 있는 반도체 소자 제조시 금속 배선에 대한 더미 패턴 형성 방법 및 구조에 관한 것이다. 즉, 본 발명에서는 반도체 소자 제조시 금속배선에 대한 더미 패턴 형성 방법에 있어서, 다층의 반도체 기판에서 금속 배선 주위에 형성되는 더미 패턴을 반도체 기판의 상/하 계층상 금속 배선 패턴과 겹치지 않도록 디자인을 미리 고려하여 형성시킴으로써, 금속 배선 패턴과 더미 패턴간 간섭으로 인한 반도체 소자의 특성 저하를 방지시켜 반도체 소자의 성능 향상을 도모할 수 있도록 한다.
반도체, 더미, 금속, 간섭, 커패시턴스

Description

반도체 소자 제조시 금속배선에 대한 더미 패턴 형성방법 및 구조{METHOD AND STRUCTURE FOR FORMING DUMMY PATTERN ACCORDING TO METAL LINE PATTERN IN FABRICATION SEMICONDUCTOR DEVICE}
도 1은 종래 금속 배선에 대한 더미 패턴 형성 예시도,
도 2는 종래 금속 배선에 대한 더미 패턴 형성 및 간섭 효과 발생 예시도,
도 3은 본 발명의 실시 예에 따른 간섭이 발생하지 않는 금속 배선에 대한 더미 패턴 형성 예시도.
<도면의 주요 부호에 대한 간략한 설명>
300, 304 : 금속 배선 패턴 302, 306 : 더미 패턴
반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자 제조를 위한 반도체 기판 상/하부에 다층의 금속 배선 시 금속 배선 패턴에 대한 간섭을 방지시킬 수 있는 반도체 소자 제조시 금속 배선에 대한 더미 패턴 형성 방법 및 구조에 관한 것이다.
통상적으로, 반도체 소자 제조 시 평탄화 공정을 사용하는 경우 공정마진의 확보를 위해 더미 패턴(dummy pattern)을 이용하고 있다. 특히 모든 배선 공정에 다마신(damascene) 공정을 이용하는 구리(Cu)의 경우 더미 패턴의 역할은 더욱 더 중요해 진다.
즉, 다층의 금속 배선이 형성되는 반도체 기판상 일정 계층(layer)에 대하여 더미 패턴을 형성(generation)할 경우 해당 계층를 기준으로 실제 금속 배선 패턴(real metal pattern)들이 없는 공간에서 자동으로 생성(generation)하게 하며, 그 더미 패턴의 형성 방식에 있어 모양이나 크기(size) 등에 대한 공정 룰(rule)을 통해 더미 패턴의 특성이 유지될 수 있도록 하고 있다
위와 같은 종래 더미 패턴 형성 방식에서는 반도체 기판의 상부나 하부의 실제 금속 배선 패턴(real metal pattern)은 더미 패턴 형성에 영향을 주지 않는다. 하지만, 이렇게 더미 패턴이 형성될 경우 상/하부 계층의 실제 금속 배선 패턴과 생길 수 있는 기생 커패시턴스(capacitance) 등과 같은 간섭 효과(side effect)를 피할 수 없다.
도 1은 종래 방식으로 생성된 더미 패턴이 사용된 디바이스의 평면도를 도시한 것이고, 도 2는 공정상 발생할 수 있는 비정상적 더미 패턴에 의한 금속 배선의 간섭 효과를 도시한 것이다.
이하 위 도 1을 참조하면, 종래 더미 패턴 생성에서는 도 1의 (a) 및 (b)에서 보여지는 바와 같이 서로 다른 금속 배선 패턴 주위에 공정 마진을 위한 더미 패턴을 형성하는 것을 알 수 있다.
그러나, 위 도 1의 (a) 및 (b)가 반도체 기판상 상/하부 층으로 형성되는 경 우 다른 계층의 금속 배선 패턴(100, 104) 주위에 형성되었던 더미 패턴(102, 106)중 상부 계층의 더미패턴(106)이 도 1의 (c)에서 보여지는 바와 같이, 하부 계층의 금속 배선 패턴(100)과 겹치게 형성되어 하부 계층의 금속 배선 패턴에 간섭 효과를 일으키는 것을 알 수 있다.
또한, 위 도 2를 참조하면, 종래 더미 패턴 생성에서는 위 도 2의 (a) 및 (b)에서 보여지는 바와 같이, 서로 다른 금속 배선 패턴(100, 104) 주위에 공정 마진을 위한 더미 패턴(102, 106)이 형성되어, 도 2의 (c)에서와 같이 하부 계층의 금속 배선 패턴(100)과 상부 계층의 더미 패턴(106)이 서로 겹쳐지게 되는 경우 도 2의 (d)에서 보여지는 바와 같이, 상부 계층의 더미 패턴(106)과 하부 계층의 금속 배선 패턴(100)이 간섭을 일으키게 되어 기생 커패시턴스(108)로 작용하게 됨으로써, 반도체 소자의 성능(performance)을 감소시키는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 소자 제조시 금속층에 대한 더미 패턴 형성시 종래 반도체 기판 상/하부 금속층 패턴을 고려하지 않고 더미패턴을 생성함에 따라 발생하는 부작용을 해결하기 위해 안출된 것으로, 반도체 기판의 상/하부 금속층 패턴을 고려한 더미 패턴 생성 룰을 적용하여 더미 패턴으로 인한 금속층에 대한 간섭을 방지시키는 반도체 소자 제조시 금속층에 대한 더미 패턴 형성방법 및 구조를 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자 제조시 금속 배선에 대 한 더미패턴 형성방법으로서, (a)다수의 서로 다른 금속 배선 패턴이 다층으로 증착되는 반도체 기판의 각 계층에 형성될 금속 배선 패턴을 분석하는 단계와, (b)상기 반도체 기판 각 계층에 형성될 금속 배선 패턴의 반도체 기판상 영역을 확인하는 단계와, (c)상기 반도체 기판 각 계층의 금속 배선 패턴과 겹치지 않도록 상기 금속 배선 패턴 주위에 공정마진 확보를 위한 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 소자 제조시 금속 배선에 대한 더미패턴 구조로서, 반도체 기판 다수의 계층에 형성되는 다수의 금속 배선 패턴과, 상기 각 금속 배선 패턴 주위의 일정 영역에 공정마진 확보를 위해 형성하되, 상기 반도체 기판 각 계층의 금속 배선 패턴과 겹치지 않도록 디자인되어 형성되는 다수의 더미패턴을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 3은 본 발명의 실시 예에 따른 다층의 반도체 기판상 금속 배선 주위에 더미 패턴을 형성하는 예를 도시한 것이다.
이하 위 도 3을 참조하여 본 발명의 실시 예에 따른 상/하부 계층의 금속 배선 패턴과 간섭을 일으키지 않도록 하는 더미 패턴 형성 방법을 상세히 설명하기로 한다.
먼저, 반도체 소자 제조 시 평탄화 공정을 사용하는 경우 다층의 금속 배선 패턴 주위에 공정 마진의 확보를 위해 형성되는 더미 패턴(dummy pattern)의 경우 반도체 기판상 상/하부 계층의 금속 배선 패턴간 간섭을 고려하지 않고 형성시키는 경우, 상기한 도 1 및 도 2에서와 같이 반도체 기판상 상부 계층의 더미 패턴(106)과 하부 계층의 금속 배선 패턴(100)이 간섭을 일으키게 되어 기생 커패시턴스(108)로 작용하게 됨으로써, 반도체 소자의 성능을 감소시키는 문제점을 유발하였음을 전술한 바와 같다.
이에 따라 본 발명에서는 다층의 금속 배선 패턴을 가지는 반도체 기판상 상/하부 계층에 더미 패턴 형성에 있어서, 반도체 기판의 상/하부 계층상 형성되는 금속 배선 패턴과 더미 패턴이 겹치지 않도록 더미 패턴을 디자인하여 형성시킴으로써, 금속 배선 패턴과 더미 패턴간 간섭이 발생하지 않도록 하게 된다.
즉, 본 발명에서는 반도체 기판상 서로 다른 계층의 금속 배선 패턴 주위에 공정 마진을 위한 더미 패턴을 형성할 시, 도 3의 (a) 및 (b)에서 보여지는 바와 같이 반도체 기판의 상/하부 계층에 형성되는 서로 다른 금속 배선 패턴(metal pattern)(300, 304)을 분석하고, 해당 금속 배선 패턴(300, 304)이 형성될 반도체 기판상 영역을 확인하여 상부 계층에 형성되는 더미 패턴(306)이 하부 계층의 금속 배선 패턴(300)과 겹치지 않도록 디자인하게 된다.
이때, 상기 더미패턴은 반도체 기판상 영역 기준으로 설정된 디자인 룰의 가장 작은 면적의 크기보다는 크도록 형성되며, 또한 상기 반도체 기판 상 금속 배선 패턴들 사이의 공간(space)을 정의하는 디자인룰에 따라 상기 반도체 기판 상 각 계층에 형성되는 각 금속 배선 패턴 주위에 상기 디자인룰에 따라 설정된 공간을 동일하게 가지도록 형성된다.
이에 따라, 도 3의 (c), (d)에서 보여지는 바와 같이, 상/하부 계층상 서로 다른 금속 배선 패턴(300, 304)이 형성될 시, 상부 계층에 형성된 더미 패턴(306)이 하부 계층의 금속 배선 패턴(300)과 겹쳐지지 않게 되는 것을 알 수 있으며, 반도체 기판상 상/하부 계층간 금속 배선 패턴(300, 304)과 더미 패턴(302, 306)의 간섭으로 인한 기생 커패시턴스의 발생 등과 같은 간섭 효과가 방지되는 것이다.
상기한 바와 같이 본 발명에서는 반도체 소자 제조시 금속배선에 대한 더미 패턴 형성 방법에 있어서, 다층의 반도체 기판에서 금속 배선 주위에 형성되는 더미 패턴을 반도체 기판의 상/하 계층상 금속 배선 패턴과 겹치지 않도록 디자인을 미리 고려하여 형성시킴으로써, 금속 배선 패턴과 더미 패턴간 간섭으로 인한 반도체 소자의 특성 저하를 방지시켜 반도체 소자의 성능 향상을 도모할 수 있도록 한다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명에서는 반도체 소자 제조시 금속배선에 대한 더미 패턴 형성 방법에 있어서, 다층의 반도체 기판에서 금속 배선 주위에 형성되는 더미 패턴을 반도체 기판의 상/하 계층상 금속 배선 패턴과 겹치지 않도록 디자인을 미리 고려하여 형성시킴으로써, 금속 배선 패턴과 더미 패턴간 간섭으로 인한 반도체 소자의 특성 저하를 방지시켜 반도체 소자의 성능 향상을 도모할 수 있는 이점이 있다.

Claims (6)

  1. 반도체 소자 제조시 금속 배선에 대한 더미패턴 형성방법으로서,
    (a)다수의 서로 다른 금속 배선 패턴이 다층으로 증착되는 반도체 기판의 각 계층에 형성될 금속 배선 패턴을 분석하는 단계와,
    (b)상기 반도체 기판 각 계층에 형성될 금속 배선 패턴의 반도체 기판상 영역을 확인하는 단계와,
    (c)상기 반도체 기판 각 계층의 금속 배선 패턴과 겹치지 않도록 상기 금속 배선 패턴 주위에 공정마진 확보를 위한 더미 패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조시 금속층에 대한 더미패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 더미패턴은, 반도체 기판상 영역 기준으로 설정된 디자인 룰의 가장 작은 면적의 크기보다는 크도록 형성시키는 것을 특징으로 하는 반도체 소자 제조시 금속층에 대한 더미패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 더미 패턴은, 상기 반도체 기판 상 금속 배선 패턴들 사이의 공간을 정의하는 디자인룰에 따라 상기 반도체 기판 상 각 계층에 형성되는 각 금속 배선 패턴 주위에 상기 디자인룰에 따라 설정된 공간을 가지고 형성되는 것을 특징으로 하 는 반도체 소자 제조시 금속층에 대한 더미패턴 형성방법.
  4. 반도체 소자 제조시 금속 배선에 대한 더미패턴 구조로서,
    반도체 기판 다수의 계층에 형성되는 다수의 금속 배선 패턴과,
    상기 각 금속 배선 패턴 주위의 일정 영역에 공정마진 확보를 위해 형성하되, 상기 반도체 기판 각 계층의 금속 배선 패턴과 겹치지 않도록 디자인되어 형성되는 다수의 더미패턴
    을 포함하는 반도체 소자 제조시 금속 배선에 대한 더미패턴 구조.
  5. 제 4 항에 있어서,
    상기 더미패턴은, 반도체 기판상 영역 기준으로 설정된 디자인 룰의 가장 작은 면적의 크기보다는 크도록 형성시키는 것을 특징으로 하는 반도체 소자 제조시 금속층에 대한 더미패턴 구조.
  6. 제 4 항에 있어서,
    상기 더미 패턴은, 상기 반도체 기판 상 금속 배선 패턴들 사이의 공간을 정의하는 디자인룰에 따라 상기 반도체 기판 상 각 계층에 형성되는 각 금속 배선 패턴 주위에 상기 디자인룰에 따라 설정된 공간을 가지고 형성되는 것을 특징으로 하는 반도체 소자 제조시 금속층에 대한 더미패턴 구조.
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* Cited by examiner, † Cited by third party
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