実施の形態の説明に先立ち、ダブルパターニングを適用したより詳細な例を説明する。図23及び図24は、微細化プロセス条件を満たす半導体装置においてダブルパターニングを適用する例を示している。図23は、バッファ回路の構成例であり、図24は、図23のバッファ回路を配置した半導体装置のレイアウトパターンを示している。
図23に示すように、このバッファ回路は、入力端子IN91と出力端子OUT91との間にインバータ921とインバータ922が接続されている。入力端子IN92と出力端子OUT92との間にインバータ923と2段のインバータ924が接続されている。各インバータ(921〜924)は、VDDとVSSとの間に直列接続されたPMISトランジスタ(P91〜P94)及びNMISトランジスタ(N91〜N94)から構成されている。
図24に示すように、半導体装置930は、半導体基板に、Pウェル領域931、Nウェル領域932、Pウェル領域933が形成されている。そして、半導体基板の表面は、素子分離領域940により活性領域が区画形成されている。Pウェル領域931内には、NMISトランジスタN91を構成する活性領域941、NMISトランジスタN92a及びN92bを構成する活性領域942が形成されている。Nウェル領域932内には、PMISトランジスタP91を構成する活性領域943、PMISトランジスタP92a及びP92bを構成する活性領域944が形成され、PMISトランジスタP93を構成する活性領域945、PMISトランジスタP94a及びP94bを構成する活性領域946が形成されている。Pウェル領域933内には、NMISトランジスタN93を構成する活性領域947、NMISトランジスタN94a及びN94bを構成する活性領域948が形成されている。
さらに、半導体基板上に、微細化プロセス条件を満たすように、複数の延在配線層951〜956が形成されている。すなわち、延在配線層951〜956は、同じ方向に等間隔で延在形成されている。また、延在配線層951はダミー配線、延在配線層952、953はゲート電極、延在配線層954はダミー配線、延在配線層955はゲート電極、延在配線層956はダミー配線を構成している。
延在配線層952は、NMISトランジスタN92b及びPMISトランジスタP92bのゲート電極と、PMISトランジスタP94b及びNMISトランジスタN94bのゲート電極とを構成している。また、延在配線層952は、活性領域944と活性領域946の間で、開口パターン961により分断されている。
延在配線層953は、NMISトランジスタN92a及びPMISトランジスタP92aのゲート電極と、PMISトランジスタP94a及びNMISトランジスタN94aのゲート電極とを構成している。また、延在配線層953は、活性領域944と活性領域946の間で、開口パターン961により分断されている。
延在配線層955は、NMISトランジスタN91及びPMISトランジスタP91のゲート電極と、PMISトランジスタP93及びNMISトランジスタN93のゲート電極とを構成している。また、延在配線層955は、活性領域943と活性領域945の間で、開口パターン962により分断されている。
すなわち、図24の延在配線層952、953、955のように、ダブルパターニングを用いて隣り合うPMISトランジスタ間で延在配線層を切断することにより、PMISトランジスタ同士の間隔を短くすることが可能である。
(実施の形態1)
以下、図面を参照して実施の形態1について説明する。図1は、実施の形態1に係る半導体装置に含まれるデータセレクタ回路の回路構成を示している。
図1に示すように、このデータセレクタ回路は、VDDとVSSの間にPMISトランジスタP1、P2、NMISトランジスタN1、N2が直列に接続された第1のセレクタ回路と、VDDとVSSの間にPMISトランジスタP3、P4、NMISトランジスタN3、N4が直列に接続された第2のセレクタ回路とを有している。
入力端子IN1はPMISトランジスタP2及びNMISトランジスタN1のゲートに共通接続され、入力端子IN2はPMISトランジスタP4及びNMISトランジスタN3のゲートに共通接続されている。選択端子SELNはPMISトランジスタP1及びNMISトランジスタN4のゲートに共通接続され、選択端子SELPはNMISトランジスタN2及びPMISトランジスタP3のゲートに共通接続されている。出力端子OUTは、PMISトランジスタP2のドレインとNMISトランジスタN1のドレインとの間に接続され、PMISトランジスタP4のドレインとNMISトランジスタN3のドレインとの間に接続されている。
例えば、選択端子SELNに"L"、選択端子SELPに"H"が入力されると、第1のセレクタ回路では、PMISトランジスタP1及びNMISトランジスタN2がオンとなり、入力端子IN1に入力される信号がPMISトランジスタP2及びNMISトランジスタN1からなるインバータを介して出力端子OUTへ出力される。
また、選択端子SELNに"H"、選択端子SELPに"L"が入力されると、第2のセレクタ回路では、PMISトランジスタP3及びNMISトランジスタN4がオンとなり、入力端子IN2に入力される信号がPMISトランジスタP4及びNMISトランジスタN3からなるインバータを介して出力端子OUTへ出力される。
図2は、図1のデータセレクタ回路を配置した前提例の半導体装置のレイアウトパターンを示し、図3は、図1のデータセレクタ回路を配置した本実施の形態に係る半導体装置のレイアウトパターンを示している。まず、本実施の形態の前提となる図2の前提例について説明する。
図2に示しように前提例の半導体装置101は、半導体基板に、Nウェル領域102、Pウェル領域103が形成されている。そして、半導体基板の表面は、素子分離領域110により活性領域が区画形成されている。Nウェル領域102内には、PMISトランジスタP2を構成する活性領域111と、PMISトランジスタP1、P3及びP4を構成する活性領域112とが形成されている。Pウェル領域103内には、NMISトランジスタN1、N2及びN4を構成する活性領域113と、NMISトランジスタN3を構成する活性領域114とが形成されている。
さらに、半導体基板上に、微細化プロセス条件を満たすように、複数の延在配線層121〜127が形成されている。すなわち、延在配線層121〜127は、x方向に延在しており、y方向に一定間隔で並列に配置されている。また、延在配線層121はダミー配線、延在配線層122はゲート電極、延在配線層123はダミー配線/ゲート電極、延在配線層124はゲート電極、延在配線層125はゲート電極/ダミー配線、延在配線層126はゲート電極、延在配線層127はダミー配線を構成している。
なお、活性領域及びゲート電極にはコンタクト130が形成されており、図1の回路構成となるように、層間絶縁膜上の配線によって接続されている。
さらに、延在配線層を参照すると、延在配線層121、127は、活性領域を外した領域、すなわち、活性領域のない素子分離領域のみの上に形成されているため、MISトランジスタを構成しないダミー配線となる。延在配線層122は、活性領域111上でPMISトランジスタP2のゲート電極を構成し、活性領域113上でNMISトランジスタN1のゲート電極を構成している。延在配線層124は、活性領域112上でPMISトランジスタP1のゲート電極を構成し、活性領域113上でNMISトランジスタN4のゲート電極を構成している。延在配線層126は、活性領域112上でPMISトランジスタP4のゲート電極を構成し、活性領域114上でNMISトランジスタN3のゲート電極を構成している。
延在配線層123は、Pウェル領域103内の活性領域113上の部分ではゲート電極を構成しているが、その他の部分ではMISトランジスタを構成しないダミー配線となる。特に、延在配線層123のうち、活性領域113からコンタクト130aまでがゲート電極であり、コンタクト130aよりもNウェル領域102側がダミー配線となる。
延在配線層125は、Nウェル領域102内の活性領域112上の部分ではゲート電極を構成しているが、その他の部分ではMISトランジスタを構成しないダミー配線となる。特に、延在配線層125のうち、活性領域112からコンタクト130bまでがゲート電極であり、コンタクト130bよりもPウェル領域103側がダミー配線となる。
このように、図2の前提例の半導体装置101では、延在配線層123がNウェル領域のダミー配線部分からPウェル領域のゲート電極部分まで伸びており、延在配線層125がPウェル領域のダミー配線部分からNウェル領域のゲート電極部分まで伸びており、電気的に同じノードである。したがって、これらの延在配線層に含まれるダミー配線で生じる寄生容量は、そのままゲート容量の増大になるという問題がある。
そこで、本実施の形態では、ダブルパターニング(二度切り)によって、延在配線層をゲート電極とダミー配線とに分断する。図3は、図2の前提例に対し本実施の形態を適用した場合の、本実施の形態に係る半導体装置100のレイアウト構成を示している。
半導体装置100は、図2の半導体装置101の構成に対し、さらに、開口パターン131及び132を有している。開口パターンは、延在配線層をゲート電極とダミー配線とに離間させる離間領域である。すなわち、開口パターンは、ゲート電極とダミー配線とが物理的、電気的に非接触、非接続の状態となるように、離間、分離、分断あるいは切断するための領域である。開口パターンをマスクパターンとするフォトマスクを使用し露光することで、延在配線層が離間するように切断される。例えば、開口パターンの形状は、ダブルパターニングのマスクとして可能な形状であり、ここでは矩形のパターンである。
延在配線層123は、開口パターン131の領域でダミー配線とゲート電極とに分断されている。特に、開口パターン131は、延在配線層123において、ダミー配線を構成する部分のうち、コンタクト130aの近傍領域に配置されている。
また、延在配線層125は、開口パターン132の領域でダミー配線とゲート電極とに分断されている。特に、開口パターン132は、延在配線層125において、ダミー配線を構成する部分のうち、コンタクト130bの近傍領域に配置されている。
なお、延在配線層123及び125においてダミー配線の部分とゲート電極の部分との間にコンタクトが形成されていない場合には、より活性領域に近い領域に開口パターンを配置し、延在配線層を切断することが好ましい。
以上のように、本実施の形態では、ダミー配線部分からゲート電極部分に伸びている延在配線層をダブルパターニングにより、開口パターンの領域でダミー配線とゲート電極とに分断している。これにより、微細化プロセス条件を満たす半導体装置において、ダミー配線により生じる寄生容量を低減することができる。また、ゲート容量を低減できるため、回路動作時の充放電電流を低減し、高速動作が可能となる。
(実施の形態2)
以下、図面を参照して実施の形態2について説明する。図4は、実施の形態2に係る半導体装置の全体構成を示している。半導体装置200は、フラッシュメモリやSRAM,DRAM等の半導体メモリ装置である。
図4に示すように、半導体装置200は、メモリセルアレイ201、ワード線駆動回路202、データ入出力回路203、メモリコントローラ204を備えている。
メモリセルアレイ201は、行方向(X方向)に並列に延在する複数のワード線と列方向(Y方向)に並列に延在する複数のビット線とを有し、複数のワード線と複数のビット線とが交差する位置に、記憶素子である複数のメモリセルがアレイ状に配列されている。
ワード線駆動回路202は、アドレスデコーダ及び駆動回路等を有しており、メモリコントローラ204から入力されるアドレス信号をデコードし、アドレス信号に対応するワード線を選択して駆動する。
データ入出力回路203は、アドレスデコーダやセンスアンプ等を有しており、メモリコントローラ204から入力されるアドレス信号をデコードし、アドレス信号に対応するビット線を選択して、選択したビット線に接続されたメモリセルに対しデータの読み出し/書き込みを行う。
メモリコントローラ204は、ワード線駆動回路202及びデータ入出力回路203の動作を制御する制御回路である。メモリコントローラ204は、ワード線駆動回路202及びデータ入出力回路203に種々の制御信号を入力し、メモリセルアレイ201のデータの読み出し/書き込みを制御する。例えば、メモリコントローラ204は、ワード線駆動回路202及びデータ入出力回路203に、クロック信号などを供給して動作タイミングを制御したり、アドレス信号などを供給して選択及び駆動動作を制御する。
このような機能を実現するため、メモリコントローラ204は、駆動能力が高くサイズの大きいトランジスタと、論理回路等のサイズの小さいトランジスタとが混在してレイアウトされている。そうすると、微細化プロセス条件を満たそうとすると、実施の形態1で示したようなダミー配線部分とゲート電極部分とを含む延在配線層が配置される場合が多くなる。
そこで、本実施の形態では、ダミー配線部分とゲート電極部分とを含む延在配線層を、実施の形態1と同様にダブルパターニングにより分断する。特に、タイミングを制御するクロック回路のように、より高速動作が必要となる回路や、長い配線を介して遠くの回路を駆動する駆動回路のように、より高出力動作が必要となる回路について、延在配線層を切断することで、寄生容量を低減し、高速動作や高出力動作を可能とする。
図5〜図7を用いて、図4の半導体装置200の要部として、ダミー配線部分とゲート電極部分が分断された延在配線層を含む部分の構成について説明する。図5〜図7は、図4の半導体装置200のうち、特に、高速動作や高出力動作を必要とするメモリコントローラ204の一部の構成を示している。図5は、半導体装置200の要部のレイアウトパターンを示す平面図であり、図6は、図5におけるA−B間の断面図であり、図7は、図5におけるC−D間の断面図である。
図5に示すように、半導体装置200は、P型の半導体基板210に、Pウェル領域211a及び211b(いずれかを211とも称する)、Nウェル領域212が形成されている。Pウェル領域211はNMISトランジスタが形成される領域であり、Nウェル領域212はPMISトランジスタが形成される領域であり、必要に応じれそれぞれ複数形成されている。図5では、Pウェル領域211aとNウェル領域212との間は、ウェル境界216で区画されており、Nウェル領域212とPウェル領域211bとの間は、ウェル境界217で区画されている。
Pウェル領域211及びNウェル領域212は、素子分離領域(STI:Shallow Trench Isolation)213により区画され、ウェルとは異なる導電型の活性領域が形成されている。すなわち、素子分離領域213によって、Pウェル領域211ではNMISトランジスタを構成するN型活性領域214(214a〜214fのいずれかを214と称する)が形成され、Nウェル領域212ではPMISトランジスタを構成するP型活性領域215(215a〜215cのいずれかを215と称する)が形成されている。ここでは、Pウェル領域211a内に複数のN型活性領域214a〜214dが形成され、Pウェル領域211b内に複数のN型活性領域214e〜214fが形成され、Nウェル領域212内に複数のP型活性領域215a〜215cが形成されている。
さらに、半導体基板上にゲート絶縁膜220を介して、微細化プロセス条件を満たすように、複数の延在配線層221〜229が形成されている。図5中(a)及び(b)は、延在配線層221〜229の終端である。延在配線層221〜229は、半導体基板210の一辺部近傍の終端(a)から対向する他辺部近傍の終端(b)までx方向に延在しており、y方向に一定間隔で並列に配置されている。
なお、延在配線層とは、微細化プロセス条件を満たすために配置される配線であって、ゲート電極及びダミー配線を含み、終端(a)〜終端(b)までの開口パターン(離間領域)を含めた配線領域全体をいう。
N型活性領域214及びP型活性領域215のソース領域及びドレイン領域や、延在配線層222〜228のゲート電極となる領域にはコンタクト230が形成されており、層間絶縁膜上の配線を介して必要な回路構成となるように接続されている。
また、延在配線層221はダミー配線、延在配線層222はゲート電極/ダミー配線、延在配線層223はゲート電極、延在配線層224はダミー配線/ゲート電極、延在配線層225はゲート電極/ダミー配線、延在配線層226はゲート電極/ダミー配線、延在配線層227はダミー配線/ゲート電極、延在配線層228はゲート電極/ダミー配線、延在配線層229はダミー配線を構成している。
具体的には、延在配線層221、229は、活性領域の無い素子分離領域の上に形成されているため、MISトランジスタを構成しないダミー配線となる。延在配線層222〜228は、活性領域上に形成されているため、活性領域上の部分ではゲート電極を構成し、その他の部分ではMISトランジスタを構成しないダミー配線となる。
例えば、N型活性領域214a、P型活性領域215cは、大きいサイズのトランジスタを構成するためレイアウト面積が大きく、その周辺の空いている領域に、小さいサイズのトランジスタを構成するレイアウト面積の小さいN型活性領域214b〜f、P型活性領域215a、bが配置されている。微細化プロセス条件のもとで、このようなサイズにばらつきのある活性領域をレイアウトすると、延在配線層が活性領域に重なる部分と素子分離領域に重なる部分とを含むようなレイアウトとなるため、延在配線層にダミー配線とゲート電極が含まれることになる。
そこで、本実施の形態では、実施の形態1と同様に、半導体装置200は開口パターン231〜235を有している。開口パターンの領域でダブルパターニングによって延在配線層をダミー配線とゲート電極とに分断している。
延在配線層222は、x方向に向かって、終端(a)から、N型活性領域214a、コンタクト230aの順に重なって、終端(b)まで延在している。そして、延在配線層222は、N型活性領域214a上でゲート電極を構成する。
このため、終端(a)からコンタクト230aまでがゲート電極であり、コンタクト230aから終端(b)までがダミー配線となる。したがって、コンタクト230aの終端(b)側近傍に開口パターン231を配置し、延在配線層222を分断している。
なお、延在配線層222は、コンタクト230aから終端(b)までのダミー配線部分で開口パターン232によっても切断されている。これは、隣り合う延在配線層223の切断に合わせて切断されているものであるため、延在配線層222を開口パターン232により切断されない構成としても良い。
延在配線層223は、x方向に向かって、終端(a)から、N型活性領域214a、コンタクト230b、P型活性領域215a、コンタクト230c、N側活性領域214e、N型活性領域214f、コンタクト230d、P型活性領域215bの順に重なって、終端(b)まで延在している。そして、延在配線層223は、N型活性領域214a、P型活性領域215a、N側活性領域214e、N型活性領域214f、P型活性領域215bの上でそれぞれゲート電極を構成する。
延在配線層223は、切断すべきダミー配線を含まないものの、開口パターン231、232により延在配線層223を分断している。
すなわち、N型活性領域214aのゲート電極(コンタクト230b)とP型活性領域215aのゲート電極とは回路構成として直接接続されない。このため、延在配線層223は、コンタクト230bとP型活性領域215aの間で開口パターン231により分断されている。また、N型活性領域214eのゲート電極とN型活性領域214fのゲート電極とは回路構成として直接接続されない。このため、延在配線層223は、N型活性領域214eとN型活性領域214fの間で開口パターン232により分断されている。
延在配線層224は、x方向に向かって、終端(a)から、P型活性領域215a、N側活性領域214e、コンタクト230e、コンタクト230f、N型活性領域214f、P型活性領域215bの順に重なって、終端(b)まで延在している。そして、延在配線層224は、P型活性領域215a、N側活性領域214e、N型活性領域214f、P型活性領域215bの上でそれぞれゲート電極を構成する。
このため、終端(a)からP型活性領域215aの終端(a)側近傍までがダミー配線となり、P型活性領域215aの上から終端(b)までがゲート電極となる。したがって、P型活性領域215aの終端(a)側近傍に開口パターン231を配置し、延在配線層224を分断している。
さらに、N型活性領域214eのゲート電極(コンタクト230e)とN型活性領域214fのゲート電極(コンタクト230f)とは回路構成として直接接続されない。このため、延在配線層224は、コンタクト230eとコンタクト230fの間で開口パターン232により分断されている。
延在配線層225は、x方向に向かって、終端(a)から、N型活性領域214b、コンタクト230g、N型活性領域214c、コンタクト230hの順に重なって、終端(b)まで延在している。そして、延在配線層225は、N型活性領域214b、N型活性領域214cの上でゲート電極を構成する。
このため、終端(a)からコンタクト230hまでがゲート電極であり、コンタクト230hから終端(b)までがダミー配線となる。したがって、コンタクト230hの終端(b)側近傍に開口パターン234を配置し、延在配線層225を分断している。
なお、開口パターン231、232は、y方向に延在する矩形領域であり、1つのパターン(フォトマスク)で複数の延在配線層をまとめて分断している。その他の開口パターンの領域を拡張し、隣り合う延在配線層をさらに切断してもよい。また、例えば、開口パターン231を延在配線層225までy方向に拡張して、開口パターン234ではなく開口パターン231の位置で延在配線層225を切断してもよいが、寄生容量をより減らすためにはコンタクト230bに近い位置で切断することが好ましい。
さらに、N型活性領域214bのゲート電極(コンタクト230g)とN型活性領域214cのゲート電極とは回路構成として直接接続されない。このため、延在配線層225は、コンタクト230gとN型活性領域214cの間で開口パターン233により分断されている。
なお、延在配線層225は、コンタクト230hから終端(b)までのダミー配線部分で開口パターン232によっても切断されている。これは、隣り合う延在配線層224の切断に合わせて切断されているものであるため、延在配線層225を開口パターン232により切断されない構成としても良い。
延在配線層226は、x方向に向かって、終端(a)から、N型活性領域214b、N型活性領域214c、コンタクト230iの順に重なって、終端(b)まで延在している。そして、延在配線層226は、N型活性領域214b、N型活性領域214cの上でゲート電極を構成する。
このため、終端(a)からコンタクト230iまでがゲート電極であり、コンタクト230iから終端(b)までがダミー配線となる。しかし、この例では、延在配線層226は切断しない。これは、延在配線層226を切断するために、開口パターン234を延在配線層226まで延ばすと、開口パターン234とP型活性領域215cが重なることを避けるためである。または重ならないまでも開口パターン234と延在配線層226が接近する場合、延在配線層226を切断する際に、P型活性領域215cに形成されるPMISトランジスタの特性に悪影響を与えることを避けるためである。なお、延在配線層226を切断する工程で、PMISトランジスタの特性に影響のない場合には、延在配線層226をコンタクト230iの終端(b)側近傍で切断することが好ましい。
延在配線層227は、x方向に向かって、終端(a)から、コンタクト230j、P型活性領域215cの順に重なって、終端(b)まで延在している。そして、延在配線層227は、P型活性領域215cの上でゲート電極を構成する。
このため、終端(a)からコンタクト230jの近傍までがダミー配線となり、コンタクト230jから終端(b)までがゲート電極となる。したがって、コンタクト230dの終端(a)側近傍に開口パターン235を配置し、延在配線層227を分断している。
延在配線層228は、x方向に向かって、終端(a)から、N型活性領域214d、コンタクト230k、P型活性領域215cの順に重なって、終端(b)まで延在している。そして、延在配線層228は、N型活性領域214d、P型活性領域215cの上でゲート電極を構成する。
このため、終端(a)からP型活性領域215cの上までがゲート電極であり、P型活性領域215cの終端(b)側近傍から終端(b)までがダミー配線となる。
しかし、延在配線層226と同様の理由により、延在配線層228のダミー配線部分は、P型活性領域215cのゲート電極となる延在配線層227と隣り合っていることから、切断しない。なお、ゲート電極と隣り合わない場合には、延在配線層228をP型活性領域215cの終端(b)側近傍で切断することが好ましい。
図6、図7を用いて、半導体装置200の断面構成についてさらに説明する。図6は、延在配線層が開口パターン(ダブルパターニング)により切断されない部分として、延在配線層228を含む部分の断面を示している。
図6に示すように、P型の半導体基板210の主面側には、Pウェル領域211aとNウェル領域212とが、ウェル境界216で区画されて形成されている。さらに、半導体基板210の主面では、Pウェル領域211a及びNウェル領域212が素子分離領域213により分離されている。
Pウェル領域211aでは、素子分離領域213により区画されてN型活性領域214dが形成され、Nウェル領域212では、素子分離領域213により区画されてP型活性領域215cが形成されている。
N型活性領域214d、P型活性領域215cにはソース領域及びドレイン領域(不図示)が形成されており、ソース領域とドレイン領域の間のPウェル、Nウェル上に、ゲート絶縁膜220を介して延在配線層228が延在形成されている。
Pウェル領域211a上の延在配線層228a(終端(a)からウェル境界216までの配線)は、N型活性領域214d上においてN型MISトランジスタのゲート電極となる。Nウェル領域212上の延在配線層228b(ウェル境界216から終端(b)までの配線)は、P型活性領域215c上においてP型MISトランジスタのゲート電極となる。
半導体基板210及び延在配線層228上には、層間絶縁膜240が形成されており、層間絶縁膜240上に第一層目の金属配線層242及び層間絶縁膜241が形成されている。そして、層間絶縁膜240を貫通して形成されたコンタクト230kにより、延在配線層228と金属配線層242とが接続されている。
半導体装置200のMISトランジスタは、高誘電率ゲート絶縁膜/メタルゲート(High-k/Metal gate)構造のトランジスタである。このMISトランジスタでは、ゲート絶縁膜にSiO2よりも誘電率が高い絶縁膜を使用し、ゲート電極にポリシリコンに代わって金属材料の配線が使用される。そして、ゲート絶縁膜についてはNMISトランジスタとPMISトランジスタとで同じ材料を使用し、ゲート電極についてはNMISトランジスタとPMISトランジスタとで材料を相違させることで、NMISトランジスタとPMISトランジスタのVth(閾値)を調整している。
具体的には、ゲート絶縁膜220は、延在配線層228と同じ形状であり、終端(a)から終端(b)まで延在形成されている。ゲート絶縁膜220は、終端(a)から終端(b)まで、すなわち、Pウェル領域211aのNMISトランジスタ及びNウェル領域212のPMISトランジスタにおいて、同一材料で形成される。
ゲート絶縁膜220は、Pウェル領域211a及びNウェル領域212を含む半導体基板210上に第1絶縁膜251、第2絶縁膜252の順に積層された積層膜である。
例えば、第1絶縁膜251は、SiO2膜(シリコン酸化膜)もしくはSiON膜(シリコン酸窒化膜)である。第2絶縁膜252は、Hf(ハフニウム)を含むHfSiO2膜もしくはHFSiON膜である。
延在配線層228は、ゲート絶縁膜220の上に、第1金属膜253、第2金属膜254、第3金属膜255、第4金属膜256のうちの4層もしくは3層が積層された積層膜である。すなわち、延在配線層228は、Pウェル領域211aとNウェル領域212とで、異なる材料で形成される。
具体的には、Pウェル領域211a上の延在配線層228a、すなわち、NMISトランジスタのゲート電極は、第1金属膜253、第3金属膜255、第4金属膜256の順に積層された4層金属膜である。また、Nウェル領域212の上の延在配線層228b、すなわち、PMISトランジスタのゲート電極は、第1金属膜253、第3金属膜255、第4金属膜256の順に積層された3層金属膜である。3層金属膜及び4層金属膜とは、Pウェル領域211a及びNウェル領域212と同様に、ウェル境界216を境に、異なる積層構造となるように形成されている。
例えば、第1金属膜253は、TiN膜(チタン窒化膜)であある。第2金属膜254は、Ta膜(タンタル膜)もしくはTaN膜(タンタル窒化膜)である。第3金属膜255は、Ti膜(チタン膜)もしくはTiN膜(チタン窒化膜)である。第4金属膜256は、Al膜(アルミニウム膜)もしくはW膜(タングステン膜)である。
図7は、延在配線層が開口パターン(ダブルパターニング)により切断された部分として、延在配線層227を含む部分の断面を示している。
図7の部分では、Pウェル領域211aにおいて、半導体基板210の主面全体に素子分離領域213が形成されており、活性領域は形成されていない。Pウェル領域211では、素子分離領域213上に、ゲート絶縁膜220を介して延在配線層227が形成されている。
Nウェル領域212上の延在配線層227bは、P型活性領域215c上においてPMISトランジスタのゲート電極となる。Pウェル領域211a上の延在配線層227aは、素子分離領域213上において、MISトランジスタを構成しないダミー配線となる。
そして、図5で示したように、開口パターン235により、延在配線層227及びゲート絶縁膜220は、ダミー配線とゲート電極とに分断されている。
ゲート絶縁膜220及び延在配線層227は、図6と同じ積層構成である。ゲート絶縁膜及び延在配線層は、ダミー配線を含む場合でも、同じ構成となる。
すなわち、ダミー配線下のゲート絶縁膜220は、Pウェル領域211a及びNウェル領域212において、第1絶縁膜251、第2絶縁膜252の順に積層形成されている。ダミー配線を含むPウェル領域211aの上の延在配線層227aは、第1金属膜253、第3金属膜255、第4金属膜256の順に積層形成されている。また、Nウェル領域212の上の延在配線層227bは、第1金属膜253、第3金属膜255、第4金属膜256の順に積層形成されている。なお、Nウェル領域212上の延在配線層がダミー配線となる場合でも、同じ4層構造となる。
さらに、延在配線層227a及びゲート絶縁膜220が、開口パターン235の領域で分断されている。すなわち、延在配線層227aの第1金属膜253、第3金属膜255、第4金属膜256と、ゲート絶縁膜220の第1絶縁膜251、第2絶縁膜252とが、開口パターン235の形状で素子分離領域213の表面まで除去されている。そして、除去された部分に、層間絶縁膜240が埋め込まれている。
なお、Nウェル領域212上に開口パターンを配置する場合も同様に、延在配線層227b及びゲート絶縁膜220が、開口パターンの領域で分断される。すなわち、延在配線層227bの第1金属膜253、第2金属膜254、第3金属膜255、第4金属膜256と、ゲート絶縁膜220の第1絶縁膜251、第2絶縁膜252とが除去され、除去された部分に、層間絶縁膜240が埋め込まれる。
以上のように、本実施の形態では、開口パターンにより延在配線層をゲート電極とダミー配線とに分断することにより、実施の形態1と同様に、微細化プロセス条件を満たす半導体装置において、ダミー配線により生じる寄生容量を低減することができる。特に、高速動作や高出力動作が要求されるメモリ装置のコントローラなどの回路に適用することで、大きな効果を得ることができる。また、高誘電率ゲート絶縁膜/メタルゲート構造のMISトランジスタを用いることでリーク電流を低減することができる。
(実施の形態3)
以下、図面を参照して実施の形態3について説明する。本実施の形態では、実施の形態1及び2で示した半導体装置の製造方法について説明する。すわなち、実施の形態1に係る半導体装置100の製造方法であり、特に延在配線層123等のようにダブルパターニングにより開口パターン131でダミー配線とゲート電極に分断する製造方法である。また、実施の形態2に係る半導体装置200の製造方法であり、特に延在配線層227等のようにダブルパターニングにより開口パターン235でダミー配線とゲート電極に分断する製造方法である。
本実施の形態では、MISトランジスタのゲート電極、すなわち半導体装置の延在配線層をゲートラストプロセスにより生成する例について説明する。図8〜図20は、本実施の形態における製造工程中の半導体装置の要部を模式的に示す平面図及び、該平面図おけるA−A'断面図である。
まず、図8に示すように、P型単結晶シリコンから構成される半導体基板1を準備する。そして、CVD法などを用いて半導体基板1の主面(素子形成面)にSTIである素子分離領域2を形成することで、活性領域3を区画形成する。
なお、半導体基板1の主面側全体に、SiO2によりウェル領域が形成されている。そして、ウェル領域のうち、Pウェル領域には、P型不純物が注入されて、NMISトランジスタを形成するためのPウェルが形成され、Nウェル領域には、N型不純物が注入されて、PMISトランジスタを形成するためのNウェルが形成される。さらに、Pウェル領域及びNウェル領域が素子分離領域2により区画されて活性領域3が形成される。
続いて、図9に示すように、半導体基板1の主面上の全面に、ゲート絶縁膜4を形成する。図6及び図7のように、ゲート絶縁膜4として、SiO2膜もしくはSiON膜の第1絶縁膜を形成し、第1絶縁膜の上に高誘電率膜(high−k膜)としてHfSiO2膜もしくはHFSiON膜の第2絶縁膜を積層形成する。例えば、熱処理や窒化処理を行うことによってSiO2膜もしくはSiON膜が形成される。次いで、例えば、ALD(原子層制御成膜)法、CVD法あるいはスパッタ法を用い、熱処理や窒化処理を行うことによってHfSiO2膜もしくはHFSiON膜が形成される。
続いて、図9に示すように、ゲート絶縁膜4上の全面に第1の延在配線層5を形成する。本実施の形態では、ゲートラストプロセスを採用するため、第1の延在配線層5は後の工程でエッチングにより除去されるダミーゲートである。例えば、CVD法などを用いて、ダミーゲートとなる第1延在配線層5としてポリシリコン(多結晶シリコン)膜を堆積する。
続いて、図9に示すように、第1の延在配線層5上の全面にマスク層6を形成する。例えば、CVD法などを用いて、ドライエッチングのハードマスクとしてシリコン窒化膜もしくはシリコン酸窒化膜を堆積する。
続いて、図9に示すように、マスク層6上の全面にレジスト7を形成する。例えば、スピンコーターなどを用いて、マスク層6上にレジスト7としてフォトレジスト液を塗布する。レジスト7は、下層のマスク層6を延在配線層の全体の形状にパターニングするための第1のフォトレジストである。
続いて、図9に示すように、第1のフォトマスク8を用いてレジスト7を露光する。半導体基板1の上方に第1のフォトマスク8を位置合わせし、例えば、ステッパなどを用いて、第1のフォトマスク8越しに紫外線を照射してマスクパターンをレジスト7に転写する。第1のフォトマスク8は、延在配線層の全体の形状(ダブルパターニングにより分断される前の延在配線層の形状)をマスクパターンとする第1のフォトマスクである。
続いて、図10に示すように、レジスト7を現像する。例えば、レジスト7はポジ型のレジストであり、レジスト7に対応した現像液を用いてレジスト7を現像することで、レジスト7の感光部分を除去する。これにより、レジスト7の感光部分におけるマスク層6が露出し、レジスト7が、第1のフォトマスク8のマスクパターン、すなわち延在配線層の形状にパターニングされる。
続いて、図11に示すように、マスク層6をエッチングし、レジスト7を除去する。パターニングされたレジスト7をマスクとしてドライエッチングを行い、レジスト7と同じパターンとなるようにマスク層6を除去し、さらに、レジスト7を全て除去する。これにより、レジスト7のパターンに対応して第1の延在配線層5が露出し、マスク層6が、第1のフォトマスク8のマスクパターン、すなわち延在配線層の形状にパターニングされる。
続いて、図12に示すように、第1の延在配線層5及びゲート絶縁膜4をエッチングする。パターニングされたマスク層6をマスクとしてドライエッチングを行い、マスク層6と同じパターンとなるように第1の延在配線層5及びゲート絶縁膜4を除去する。これにより、マスク層6のパターンに対応して素子分離領域2及び活性領域3が露出し、第1の延在配線層5及びゲート絶縁膜4が、第1のフォトマスク8のマスクパターン、すなわち延在配線層の形状にパターニングされる。
続いて、図13に示すように、半導体基板1上の全面にレジスト9を形成する。例えば、スプレーコーターなどを用いて、半導体基板1の上方からレジスト9としてフォトレジスト液を吹き付け、第1の延在配線層5の上面及び側面、ゲート絶縁膜4の側面、半導体基板1の主面上の全体を覆うようにレジスト9を塗布する。レジスト9は、下層のマスク層6を延在配線層に開口パターンをパターニングするための第2のフォトレジストである。
続いて、図13に示すように、第2のフォトマスク10を用いてレジスト9を露光する。半導体基板1の上方に第2のフォトマスク10を位置合わせし、例えば、ステッパなどを用いて、第2のフォトマスク10越しに紫外線を照射してマスクパターンをレジスト9に転写する。第2のフォトマスク10は、延在配線層の開口パターン10a(ダブルパターニングにより延在配線層を分断するための形状)をマスクパターンとする第2のフォトマスクである。
続いて、図14に示すように、レジスト9を現像する。例えば、レジスト9はポジ型のレジストであり、レジスト9に対応した現像液を用いてレジスト9を現像することで、レジスト9の感光部分を除去する。これにより、レジスト9の感光部分におけるマスク層6(及び素子分離領域2)が露出し、レジスト9が、第2のフォトマスク10のマスクパターン、すなわち開口パターン10aにパターニングされる。
続いて、図15に示すように、マスク層6をエッチングし、レジスト9を除去する。パターニングされたレジスト9をマスクとしてドライエッチングを行い、レジスト9と同じパターンとなるようにマスク層6を除去し、さらに、レジスト9を全て除去する。これにより、レジスト9のパターンに対応して第1の延在配線層5が露出し、マスク層6が、第2のフォトマスク10のマスクパターン、すなわち開口パターン10aにパターニングされる。つまり、延在配線層のパターンにパターニングされていたマスク層6が、開口パターン10aにより、ダミー配線とゲート電極のパターンに分断される。また、レジスト9の除去により、素子分離領域2及び活性領域3が露出する。
続いて、図16に示すように、第1の延在配線層5及びゲート絶縁膜4をエッチングし、マスク層6を除去する。パターニングされたマスク層6をマスクとしてドライエッチングを行い、マスク層6と同じパターンとなるように第1の延在配線層5及びゲート絶縁膜4を除去し、さらに、マスク層6をすべて除去する。これにより、マスク層6のパターンに対応して素子分離領域2が露出し、第1の延在配線層5及びゲート絶縁膜4が、第2のフォトマスク10のマスクパターン、すなわち開口パターン10aにパターニングされる。つまり、延在配線層のパターンにパターニングされていた第1の延在配線層5及びゲート絶縁膜4が、開口パターン10aにより、ダミー配線とゲート電極に分断される。
なお、図示を省略しているが、図16の後、第1の延在配線層5及びゲート絶縁膜4の側壁にサイドウォールが形成される。次いで、第1の延在配線層5及びサイドウォールをマスクとして活性領域3に対し、活性領域(ウェル)とは逆導電型の不純物を注入してソース領域及びドレイン領域を形成する。さらに、図16の領域14aが後の工程でコンタクトが形成されるコンタクト形成領域となる。
続いて、図17に示すように、素子分離領域2及び活性領域3上に層間絶縁膜11を形成する。例えば、CVDなどを用いて、半導体基板1の上面全体に層間絶縁膜11を成膜し、第1の延在配線層5及びゲート絶縁膜4(サイドウォール含む)が覆われるように層間絶縁膜11を形成する。次いで、層間絶縁膜11をCMPにより平坦化し、第1の延在配線層5の表面を露出させる。
続いて、図18に示すように、第1の延在配線層5をエッチングで除去し、溝5aを形成する。ウェットエッチングにより第1の延在配線層5を選択的に除去することにより、層間絶縁膜11(サイドウォール含む)、ゲート絶縁膜4に囲まれた溝5a(凹部)が形成される。
続いて、図19に示すように、溝5aに第2の延在配線層12を形成する。第1の延在配線層5(ダミーゲート)が形成されていた溝5aに、最終的にゲート電極及びダミー配線となる第2の延在配線層12(メタルゲート)を形成する。例えば、スパッタリングなどにより、第2の延在配線層12として金属膜(メタル)を溝5aに積層形成する。次いで、溝5aから露出した金属膜をCMPにより除去することにより、溝5a内に第2の延在配線層12を形成する。
図6及び図7のように、第2の延在配線層12(メタルゲート)は、Pウェル領域上の場合、第1金属膜253、第2金属膜254、第3金属膜255、第4金属膜256の順に、TiN/TaもしくはTaN/TiもしくはTiN/AlもしくはWが積層形成される。また、Nウェル領域上の場合、第1金属膜253、第3金属膜255、第4金属膜256の順に、TiN/TiもしくはTiN/AlもしくはWが積層形成される。
続いて、図20に示すように、さらに層間絶縁膜13を形成し、所望の箇所にコンタクト14を形成する。例えば、CVDなどを用いて、第2の延在配線層12及び層間絶縁膜11上の全面に層間絶縁膜13を形成する。次いで、ドライエッチングなどを用いて層間絶縁膜13を選択的に除去して第2の延在配線層12(ゲート電極)、活性領域3(ソース領域及びドレイン領域)のコンタクト形成領域にコンタクトホールを形成する。次いで、コンタクトホール内に金属膜を成膜し、CMPにより露出した金属膜を除去することでコンタクト14を形成する。
以上のように、本実施の形態では、ゲートラストプロセスを用いて、実施の形態1や2に示した半導体装置を製造することとした。これにより、微細化プロセス条件を満たす半導体装置を製造する際に、高誘電率ゲート絶縁膜/メタルゲート構造のMISトランジスタを形成するとともに、ダブルパターニングを用いてゲート電極とダミー配線とが分断された延在配線層を製造することができる。
(実施の形態4)
上記実施の形態3ではゲートラストプロセスについて説明したが、本実施の形態では、実施の形態1及び2で示した半導体装置をゲートファーストプロセスにより製造する方法について説明する。
ゲートラストプロセスとゲートファーストとは、ゲート電極(メタルゲート)を形成する工程が異なるものの、その他については同様であるため、適宜説明を省略する。図面は実施の形態3で示した図8〜図17、図20を用いて説明する。
まず、図8に示すように、半導体基板1の主面に素子分離領域2を形成することで、活性領域3を区画形成する。続いて、図9に示すように、半導体基板1の主面上の全面に、ゲート絶縁膜4を形成する。
続いて、図9に示すように、ゲート絶縁膜4上の全面に第1の延在配線層5を形成する。本実施の形態では、ゲートファーストプロセスを採用するため、第1の延在配線層5として、最終的にゲート電極及びダミー配線となるメタルゲートを形成する。例えば、スパッタリングなどにより、第1の延在配線層5として金属膜(メタル)をゲート絶縁膜4上に積層形成する。
図6及び図7のように、第2の延在配線層12(メタルゲート)は、Pウェル領域上の場合、第1金属膜253、第2金属膜254、第3金属膜255、第4金属膜256の順に、TiN/TaもしくはTaN/TiもしくはTiN/AlもしくはWが積層形成される。また、Nウェル領域上の場合、第1金属膜253、第3金属膜255、第4金属膜256の順に、TiN/TiもしくはTiN/AlもしくはWが積層形成される。
続いて、図9に示すように、第1の延在配線層5の上の全面にマスク層6を形成し、マスク層6上の全面にレジスト7を塗布する。その後、延在配線層全体のパターンを有する第1のフォトマスク8を用いてレジスト7を露光する。さらに、図10に示すように、レジスト7を現像してレジスト7の感光部分を除去する。
続いて、図11に示すように、マスク層6をエッチングして、レジスト7を除去する。これにより、レジスト7のパターンに対応してメタルゲートとなる第1の延在配線層5が露出する。
続いて、図12に示すように、メタルゲートとなる第1の延在配線層5及びゲート絶縁膜4をエッチングし、第1の延在配線層5及びゲート絶縁膜4を、第1のフォトマスク8のマスクパターンにパターニングする。
続いて、図13に示すように、半導体基板1上の全面にレジスト9を塗布する。次いで、開口パターン10aを有する第2のフォトマスク10を用いてレジスト9を露光する。さらに、図14に示すように、レジスト9を現像してレジスト9の感光部分を除去する。
続いて、図15に示すように、マスク層6をエッチングし、レジスト9を除去する。これにより、マスク層6が、開口パターン10aにより、ダミー配線とゲート電極のパターンに分断され、分断された領域でメタルゲートとなる第1の延在配線層5が露出する。
続いて、図16に示すように、メタルゲートとなる第1の延在配線層5及びゲート絶縁膜4をエッチングし、マスク層6を除去する。これにより、メタルゲートとなる第1の延在配線層5及びゲート絶縁膜4が、開口パターン10aにより、ダミー配線とゲート電極に分断される。
さらに、図16の後、第1の延在配線層5及びゲート絶縁膜4の側壁にサイドウォールが形成され、活性領域3にソース領域及びドレイン領域が形成される。
続いて、図17に示すように、素子分離領域2及び活性領域3上に層間絶縁膜11を形成する。層間絶縁膜11を成膜した後、層間絶縁膜11をCMPにより平坦化し、メタルゲートとなる第1の延在配線層5の表面を露出させる。さらに、図20に示すように、層間絶縁膜13を形成し、所望の箇所にコンタクト14を形成する。
以上のように、本実施の形態では、ゲートファーストプロセスを用いて、実施の形態1や2に示した半導体装置を製造することとした。これにより、ゲートファーストプロセスを用いた場合でも、ダブルパターニングを用いてゲート電極とダミー配線とに分断された延在配線層を有する半導体装置を製造することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。
上記実施の形態では、高誘電率ゲート絶縁膜/メタルゲート構造のMISトランジスタを有する半導体装置について説明したが、これに限らず、その他のMOSトランジスタを有する半導体装置であってもよい。
また、上記実施の形態では、Pウェル領域とNウェル領域とで、ゲート絶縁膜を同じ構成とし、ゲート電極(延在配線層)を異なる構成(一部の材料)としたが、これに限らず、Pウェル領域とNウェル領域とで、ゲート電極(延在配線層)を同じ構成とし、ゲート絶縁膜を異なる構成(一部の材料)としてもよい。例えば、ゲート電極については、Pウェル領域とNウェル領域とにおいて、第1金属膜、第2金属膜の順に、TiN/ポリシリコンの積層構造としてもよい。ゲート絶縁膜については、Pウェル領域上(NMISトランジスタ)において、第1絶縁膜、第2絶縁膜の順に、SiO2/HfLaOもしくはHfMgOの積層構造とし、Nウェル領域上(PMISトランジスタ)において、第1絶縁膜、第2絶縁膜の順に、SiO2/HfAlOの積層構造としてもよい。なお、HfLaOはランタン(La)を含有した酸化ハフニウムであり、HfMgOはマグネシウム(Mg)を含有した酸化ハフニウムであり、HfAlOはアルミニウム(Al)を含有した酸化ハフニウムである。