JP2003303963A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003303963A JP2002108944A JP2002108944A JP2003303963A JP 2003303963 A JP2003303963 A JP 2003303963A JP 2002108944 A JP2002108944 A JP 2002108944A JP 2002108944 A JP2002108944 A JP 2002108944A JP 2003303963 A JP2003303963 A JP 2003303963A
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Yasushi Goto
康 後藤
Kazunari Torii
和功 鳥居
Natsuki Yokoyama
夏樹 横山
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Hitachi Ltd
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
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    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

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Abstract

(57)【要約】 【課題】 置換ゲートプロセスを用いる半導体装置の平
坦性を向上させ、また、その信頼性を向上させる。 【解決手段】 シリコン基板４０１に浅溝素子分離領域
４０２、ｎ型トランジスタ領域４０９およびｐ型トラン
ジスタ領域４１６を形成し、これらの領域上に、ダミー
ゲート絶縁膜４０３およびダミーゲート電極４０４を形
成し、これらの側壁に、サイドウォールスペーサ４０５
を形成した後、シリコン基板４０１上に、窒化シリコン
膜４０７と、層間膜４０８を形成し、これらの膜（４０
８、４０７）を、ダミーゲート電極４０４の上面が露出
するまで、ＣＭＰにより研磨した後、ｎ型トランジスタ
領域４０９のダミーゲート電極４０４およびダミーゲー
ト絶縁膜４０３を除去し、ｎ型トランジスタ領域４０９
のサイドウォールスペーサ４０５間に、高誘電率のゲー
ト絶縁膜およびゲート電極材料を埋め込む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、集積回路を構成するＭＩＳ
ＦＥＴ（Metal Insulator Semiconductor Field Effect
Transistor）のダミーゲート配線を、真のゲート配線
に置き換える置換ゲートプロセスを用いて形成する技術
に関するものである。
【０００２】
【従来の技術】電子デバイスの性能向上のために、多結
晶シリコンゲート／シリコン絶縁膜（シリコン酸化膜や
シリコン窒化膜）／シリコン基板という構造のＭＯＳ
（MetalOxide Semiconductor）トランジスタに変えて、
金属ゲート／高誘電率膜／シリコン基板といった新材料
を用いたＭＩＳトランジスタ（ＭＩＳＦＥＴ）の採用
が、将来的に有望視されている。
【０００３】このようなトランジスタ構造では、シリコ
ンを用いた場合と比較し、ゲート長（幅）を短くして
も、ゲート電極の抵抗を低く抑えることができる。ま
た、ゲート絶縁膜の薄膜化には限界があることから、誘
電率の高い材料を用いることでＳｉＯ2膜に比べて実効
的なゲート絶縁膜厚を薄くしても物理的な膜厚を厚くで
きるため、リーク電流を抑えることができる。
【０００４】しかしながら、このようなＭＩＳトランジ
スタの製造工程においては、多結晶シリコンに比べて、
金属膜の微細加工が難しいことや、熱処理時に高誘電率
膜とシリコン基板との界面に酸化膜が成長する等の問題
があり、通常のＭＯＳトランジスタと同様の工程では、
信頼性の高いトランジスタを形成することができないと
いった問題がある。
【０００５】そこで、導電性膜を加工してゲート電極を
形成するのではなく、実際に使用するゲート電極とは異
なる材料でゲート電極と同じ構造のパターン（ダミーゲ
ート）を作製し、不純物拡散層を形成した後に、前記ゲ
ート電極を実際に使用する材料に置き換える、いわゆる
置換ゲートプロセスを用いることが提案されている。
【０００６】例えば、2000 Symposium on VLSI Technol
ogy Digest of Technical Papers p70に、この置換ゲー
トプロセスが記載されている。
【０００７】
【発明が解決しようとする課題】前述した置換ゲートプ
ロセスの一例を図３０〜図３７を用いて説明する。
【０００８】まず、図３０に示すように、シリコン基板
２０１に浅溝素子分離領域（アイソレーション領域）２
０２を形成した後、ダミーゲート絶縁膜２０３上にダミ
ーゲート電極２０４を形成する。続いて、サイドウォー
ルスペーサ２０５の形成工程の前後のイオン注入により
形成したＬＤＤ（Lightly doped Drain）構造のソース
・ドレイン領域２０６上に、ここでは、サリサイドプロ
セスによりＣｏシリサイド層２０７を形成する。その
後、図３１に示すように、ＳｉＮライナー２０８と、Ｓ
ｉＯ2層間膜２０９を連続して堆積し、化学機械研磨法
（以下、ＣＭＰ法という）を用いて、ダミーゲート電極
２０４の上面（上端面）が露出するまでＳｉＯ2層間膜
２０９とＳｉＮライナー２０８を研磨除去する（図３
２）。
【０００９】次に、図３３に示すように、ダミーゲート
電極２０４とダミーゲート絶縁膜２０３とを除去し、熱
酸化（ＲＴＯ：Rapid Thermal Oxidation）でＳｉＯ2膜
２１０を形成し、その上部にＴｉＮ（窒化チタン）膜２
１１を堆積する（図３４）。このＴｉＮ膜２１１を低温
酸化処理することでＴｉＯ2（酸化チタン）膜２１２と
し、ＳｉＯ2（酸化シリコン）膜２１０との積層ゲート
絶縁膜とする（図３５）。次いで、図３６に示すよう
に、シリコン基板上にゲート電極としてＴｉＮ膜２１３
とＷ（タングステン）膜２１４を堆積した後、ＣＭＰ法
によりＳｉＯ2層間膜２０９の上面（表面）が露出する
までＷ膜２１４、ＴｉＮ膜２１３、ＴｉＯ 2膜２１２を
研磨除去し、ゲート電極を形成する。ここまでの工程に
より、トランジスタが完成する（図３７）。この後、ソ
ース・ドレイン領域２０６上等に接続部（プラグ）を形
成し、さらに、その上部に配線が形成されることはいう
までもない。
【００１０】しかしながら、上記の方法は、単純に１つ
の高誘電体ゲート絶縁膜を有するＭＩＳトランジスタの
製造工程を示したものであるが、実際の集積回路を製造
する場合には、より複雑な工程となる。
【００１１】以下、図３８〜図４８を用いてｎ型トラン
ジスタとｐ型トランジスタとを含む集積回路の製造方法
を示す。半導体集積回路のゲート電極形成工程を簡単に
説明するために、ｎ型ウエル及びｐ型ウエルのイオン注
入工程や熱処理工程、洗浄工程等、トランジスタ形状へ
の影響が少ない工程についての説明は省略する。
【００１２】まず、図３８は、シリコン基板３０１に浅
溝素子分離領域３０２を形成し、ダミーゲート絶縁膜３
０３上にダミーゲート電極３０４を形成した後、サイド
ウォールスペーサ３０５の形成工程の前後のイオン注入
と熱処理によりソース・ドレイン領域３０６を形成し、
その後、ＳｉＮライナー３０７と、ＳｉＯ2層間膜３０
８を連続して堆積した状態を示している。一般的にダミ
ーゲート絶縁膜にはＳｉＯ2膜が、ダミーゲート電極に
はアモルファスシリコンや多結晶シリコン膜を用いる。
ソース・ドレイン領域については、複数のリソグラフィ
工程とイオン注入工程によりｎ型もしくはｐ型の領域を
形成するが、説明を分かり易くするため、図中ではこれ
らを区別せず、ソース・ドレイン領域３０６と記載す
る。
【００１３】ここで、ダミーゲート電極３０４の配置の
粗密により層間絶縁膜（３０７、３０８）表面に起伏が
生じている。この基板をＣＭＰによってダミーゲート電
極３０４の上面が露出するまでＳｉＯ2層間膜３０８と
ＳｉＮライナー３０７を研磨除去する（図３９）。
【００１４】しかしながら、図３９に示すように、ダミ
ーゲート電極３０４が密な部分では、層間絶縁膜（Ｓｉ
Ｏ2層間膜３０８）表面が平坦化されているが、ダミー
ゲート電極３０４が存在しない素子分離領域上には段差
Ｓが残っている。
【００１５】次に、図４０に示すように、リソグラフィ
工程によりｎ型トランジスタ領域３０９が露出するよう
な開口部を有するレジスト３１１を形成する。次いで、
図４１に示すように、ｎ型トランジスタ領域３０９のダ
ミーゲート電極３０４を除去した後、レジスト３１１を
除去し、さらに、ダミーゲート絶縁膜３０３を除去す
る。
【００１６】次いで、ｎ型トランジスタのゲート絶縁膜
３１２とゲート電極材料３１３を図４２に示すように堆
積する。ゲート絶縁膜の形成は、例えば、図３４および
図３５を参照しながら説明したように酸化膜上にＴｉＮ
を堆積した後、酸化処理を施すことによりＴｉＮをＴｉ
Ｏ2に改質させるプロセスを用いても良い。また、ゲー
ト電極材料として、図３６および図３７を参照しながら
説明したように、ＴｉＮ膜とＷ膜の積層膜を用いてもよ
い。
【００１７】この基板をＣＭＰによりｐ型トランジスタ
領域３１６のダミーゲート電極３０４の上面が露出する
までｎ型トランジスタのゲート電極材料３１３と高誘電
率ゲート絶縁膜３１２を研磨除去する（図４３）。
【００１８】しかしながら、この場合、ゲート電極材料
３１３や高誘電率膜３１２が層間膜の段差上に残存し、
研磨残り（残さ）３１４が生じるため、追加研磨により
段差部の残さ３１４を除去する。この追加研磨により図
４４に示すようにｎ型トランジスタのゲート電極３１３
上面に、部分的なくぼみが生じる等、研磨異常３１５が
生じやすくなる。
【００１９】次いで、図４５に示すように、リソグラフ
ィ工程により、ｐ型トランジスタ領域３１６が露出する
ような開口部を有するレジスト３１７を形成し、ｎ型ト
ランジスタ領域の処理と同様に、ダミーゲート電極３０
４と、レジスト３１７、及び、ダミーゲート絶縁膜３０
３を除去する（図４６）。
【００２０】この後、図４７に示すように、基板上に高
誘電率ゲート絶縁膜３１８とｐ型トランジスタのゲート
電極材料３１９を順次堆積し、ＣＭＰにより、層間絶縁
膜（３０７、３０８）上のｐ型トランジスタのゲート電
極材料３１９と高誘電率ゲート絶縁膜３１８を除去す
る。このとき、図４８に示すように、ｎ型トランジスタ
のゲート電極３１３上面の窪み（研磨異常部）３１５に
高誘電率膜の残さ３２０が存在してしまう。その結果、
例えば、ゲート電極上のプラグを介して上層配線と接続
する場合等に、接続不良を起こし得る。このように、装
置の信頼性が低下し得る。
【００２１】従って、高誘電率ゲート絶縁膜を有する集
積回路を置換ゲートプロセスで製造するにあたっては、
層間絶縁膜（ＳｉＯ2層間膜３０８とＳｉＮライナー３
０７との積層膜）のＣＭＰ、ｎ型トランジスタを構成す
るゲート電極と高誘電率ゲート絶縁膜との積層膜のＣＭ
Ｐ、そしてｐ型トランジスタを構成するゲート電極と高
誘電率ゲート絶縁膜との積層膜のＣＭＰの３回のＣＭＰ
が必要であり、各ＣＭＰ工程での平坦化精度の確保と研
磨残さの処理がデバイスの信頼性向上のために重要な課
題となる。
【００２２】本発明の目的は、ＣＭＰ工程での平坦化精
度を向上させることにある。また、研磨残さを低減させ
ることにある。
【００２３】また、本発明の他の目的は、半導体装置の
信頼性を向上させることにある。
【００２４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２６】本発明では、ＳｉＯ2層間膜とＳｉＮライ
ナー膜等よりなる層間絶縁膜のＣＭＰ工程において、Ｃ
ＭＰ研磨速度の低い材料を、トランジスタの置換前ゲー
ト電極材料として用いるものである。また、置換前ゲー
ト電極材料と同層で浅溝素子分離領域上にダミーパター
ンを配置し、このダミーパターンを、置換後のゲート電
極と高誘電率膜のＣＭＰの際にもストッパ膜として活用
するというものである。その結果、平坦性や信頼性を高
くすることができる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２８】（実施の形態１）まず、本発明の実施の形
態１である半導体装置の構造を、図１〜図７に示す基板
の要部平面図を用いて説明する。
【００２９】図１は、ＭＩＳＦＥＴを有する集積回路の
ゲート電極の配置状態を示す基板の要部平面図である。
この図を参照しながら、上述のダミーパターンの配置状
態について説明する。
【００３０】図１に示すように、シリコン基板（半導体
基板）の主表面には、素子分離領域１０１とアクティブ
領域１０２が形成され、これらの領域の上部には、ゲー
ト電極１０３が配置される。このゲート電極１０３の配
置状態は、後述する置換ゲートプロセスを経た後も、同
様であるが、本実施の形態では、前記ゲート電極１０３
と同層の部材を用いてダミーパターン１０７を、素子分
離領域１０１上に配置している（図２）。
【００３１】次に、ダミーパターン１０７の配置場所
（配置領域）の決定方法について、図３および図４を参
照しながら説明する。
【００３２】まず、図３に示すように、各ゲート電極１
０３をＹ方向（図中では上下方向）に一定距離Ｙａずつ
拡張し、合成パターン１０４を作成する。次いで、図４
に示すように、Ｙ方向に拡張したゲート電極の合成パタ
ーン１０４を、Ｘ方向（図中では左右方向）に一定距離
Ｘａずつ拡張し、合成パターン１０５を作成する。
【００３３】素子分離領域１０１上であって、この合成
パターン１０５が配置されない場所、即ち、合成パター
ン１０５の反転パターンと素子分離領域１０１との論理
積を、ダミーパターン１０７の配置場所とした（図２参
照）。
【００３４】なお、前記の方法で生成されたダミーパタ
ーンの配置場所について、そのＸ方向およびＹ方向の寸
法が、ゲート電極の最小寸法未満の場所については、そ
のダミーパターン配置場所を部分的に削除した。
【００３５】本実施の形態では、一定距離Ｘａ、Ｙａと
もにゲート電極の最小幅（Ｗ）の５倍とした。この値
は、ゲート電極と素子分離領域との間に位置する拡散層
へのコンタクトの配置、素子分離領域の最小寸法とフォ
トリソグラフィの合わせ精度を考慮して決定した。
【００３６】また、図５に示すように、ゲート電極１０
３のパターンから一定距離Ｒａ（例えば、５Ｗの距離）
だけ離れたところに（領域１０６以外の領域に）、ダミ
ーパターンを配置してもよい。但し、この場合前述した
ＸＹ方向のパターン拡張処理と比べてパターン情報が複
雑となるので、Ｘａ、Ｙａの値をゲート電極の最小寸法
の５倍〜１５倍程度にして、前記の方法で対応する方が
簡単である。
【００３７】加えて、図２では、前述した合成パターン
１０５の反転パターンと素子分離領域１０１の論理積を
そのままダミーパターン配置場所とし（図２〜図４参
照）、かかる場所の全面に、ダミーパターン１０７を形
成したが、かかる場所に、ラインパターン１０８を複数
配置し（図６）、また、島パターン１０９を複数配置し
（図７）、図２のダミーパターン１０７の代わりとする
こともできる。
【００３８】次に、本実施の形態である半導体装置をそ
の製造工程に従って説明する。即ち、置換ゲートプロセ
スを用いて高誘電率のゲート絶縁膜を有する集積回路の
製造方法を説明する。図８〜図１９は、本実施の形態の
半導体装置の製造方法を示す基板の要部断面図である。
【００３９】まず、図８に示すように、シリコン基板４
０１に浅溝素子分離領域４０２を形成する。この分離領
域は、例えば、シリコン基板中に形成された溝内に、酸
化シリコン膜等の絶縁膜を埋め込むことにより形成す
る。次いで、ｎ型トランジスタ領域４０９およびｐ型ト
ランジスタ領域４１６を形成する。これらの領域は、シ
リコン基板中に、それぞれｐ型不純物およびｎ型不純物
を注入した後、熱処理により、これらの不純物を拡散す
ることにより形成する。ｎ型トランジスタ領域４０９お
よびｐ型トランジスタ領域４１６上に、ＭＩＳＦＥＴ等
の素子が形成される。これらの領域を、素子形成領域
（アクティブ）という。
【００４０】次に、ｎ型トランジスタ領域４０９および
ｐ型トランジスタ領域４１６上に、ダミーゲート絶縁膜
（置換前ゲート絶縁膜）４０３を形成し、さらに、この
上部にダミーゲート電極（置換前ゲート電極）４０４を
形成するのであるが、この際、トランジスタのゲート電
極のレイアウトに関係のない広い素子分離領域４２１上
にも、ダミーゲート絶縁膜４０３およびダミーゲート電
極４０４を形成する。
【００４１】即ち、図２に示したトランジスタのゲート
電極１０３に対応する被置換ゲート電極４０４に加え
て、ゲート電極とならないダミーゲート電極４０４（１
０７）も形成する。
【００４２】本実施の形態においては、ダミーゲート絶
縁膜４０３として、酸化アルミニウム（Ａｌ2Ｏ3、アル
ミナ）を用い、また、ダミーゲート電極４０４として、
タンタル（Ｔａ）等の金属を用いた。なお、タンタルを
そのまま用いるとソース・ドレイン領域の熱処理工程な
どにおいてアルミナと反応し不所望の生成物を生じさせ
るため、アルミナの表面に、窒化タンタル（ＴａＮ）膜
（図示せず）を堆積し、その上部にタンタル膜を堆積す
る。
【００４３】続いて、ｎ型トランジスタ領域４０９のダ
ミーゲート電極４０４の両側に、ｎ型不純物を注入し、
ｐ型トランジスタ領域４１６のダミーゲート電極４０４
の両側に、ｐ型不純物を注入し、熱処理することによ
り、浅い高濃度不純物領域を形成する。次いで、シリコ
ン基板上に、窒化シリコン膜（ＳｉＮ）を堆積し、異方
的にエッチングすることによりサイドウォールスペーサ
（側壁膜）４０５を形成する。次いで、ｎ型トランジス
タ領域４０９のダミーゲート電極４０４の両側に、ｎ型
不純物を注入し、また、ｐ型トランジスタ領域４１６の
ダミーゲート電極４０４の両側に、ｐ型不純物を注入
し、熱処理することにより、高濃度不純物領域を形成す
る。この結果、ＬＤＤ（Lightly doped Drain）構造の
ソース・ドレイン領域４０６が形成される。
【００４４】なお、シリコン基板上に、例えば、Ｃｏ
（コバルト）膜等の金属膜を堆積し、熱処理を施すこと
により、シリコン基板（ソース・ドレイン領域４０６）
上に、金属シリサイド膜を形成してもよい。この場合、
未反応の金属膜を除去した後、以降の処理を施す。
【００４５】次いで、シリコン基板上に、窒化シリコン
膜（ＳｉＮライナー）４０７と、酸化シリコン膜等より
なる層間膜４０８を順次堆積する。この層間膜４０８と
して、テトラエチルオキシシリケートを材料とし、プラ
ズマＣＶＤ（Chemical VaporDeposition）法で形成され
たプラズマＴＥＯＳ膜を用いる。
【００４６】ここで、本実施の形態によれば、広い素子
分離領域４２１上にもダミーパターン（４０３、４０
４）を配置したので、層間膜４０８の表面の起伏を小さ
くすることができる（図８）。
【００４７】次いで、図９に示すように、層間膜４０８
および窒化シリコン膜４０７を、ダミーゲート電極４０
４の上面が露出するまで、ＣＭＰ（Chemical Mechanica
l Polishing）により研磨する。ここで、ダミーゲート
電極４０４を構成するタンタルは、窒化シリコンや酸化
シリコン膜と比較し研磨速度が小さいため、タンタルが
ＣＭＰストッパ膜として有効に作用し、ダミーゲート電
極４０４上の平坦性をよくすることができる。
【００４８】次に、図１０に示すように、シリコン基板
上にレジスト４１１を形成し、レジスト４１１中に、リ
ソグラフィ工程によりｎ型トランジスタ領域４０９を含
む開口部（パターン）を形成する。次いで、図１１に示
すように、ｎ型トランジスタ領域４０９のダミーゲート
電極４０４を六フッ化硫黄（ＳＦ6）を用いたプラズマ
処理により除去した後、レジスト４１１をアッシングに
より除去する。次いで、シリコン基板表面を洗浄した
後、例えば、希フッ酸等を用いてアルミナよりなるダミ
ーゲート絶縁膜４０３を除去する。その結果、サイドウ
ォールスペーサ４０５間からは、ｎ型トランジスタ領域
４０９が露出する。
【００４９】次いで、図１２に示すように、シリコン基
板上に、高誘電率のゲート絶縁膜４１２およびゲート電
極材料４１３を順次堆積する。ここでは高誘電率のゲー
ト絶縁膜としてアルミナを、また、ゲート電極材料とし
てはＭｏ（モリブデン）を用いた。この高誘電率のゲー
ト絶縁膜４１２およびゲート電極材料４１３は、それぞ
れｎ型トランジスタのゲート絶縁膜およびゲート電極と
なる。
【００５０】次いで、図１３に示すように、ｐ型トラン
ジスタ領域４１６や広い素子分離領域４２１のダミーゲ
ート電極４０４の上面が露出するまで、高誘電率のゲー
ト絶縁膜４１２およびゲート電極材料４１３をＣＭＰ法
により研磨する。この場合も、ダミーゲート電極材料４
０４としてＣＭＰ研磨速度の小さい材料（ここでは、タ
ンタル）を用いたため、ダミーゲート電極４０４がＣＭ
Ｐストッパとして機能し、平坦性の良い研磨を行うこと
ができる。また、研磨残さの発生を低減することができ
る。
【００５１】次いで、図１４に示すように、シリコン基
板上に、レジスト４１７を形成し、レジスト４１７中
に、リソグラフィ工程によりｐ型トランジスタ領域４１
６を含む開口部（パターン）を形成する。次いで、図１
５に示すように、ｐ型トランジスタ領域４１６のダミー
ゲート電極４０４、レジスト４１７、及び、ダミーゲー
ト絶縁膜４０３をｎ型トランジスタ領域４０９の場合と
同様に除去する。その結果、サイドウォールスペーサ４
０５間からは、ｐ型トランジスタ領域４１６が露出す
る。
【００５２】この後、図１６に示すように、高誘電率ゲ
ート絶縁膜４１８としてアルミナを堆積し、その上にゲ
ート電極材料４１９としてＣｏ（コバルト）を堆積す
る。この高誘電率のゲート絶縁膜４１８およびゲート電
極材料４１９は、それぞれｐ型トランジスタのゲート絶
縁膜およびゲート電極となる。
【００５３】次いで、図１７に示すように、ｎ型トラン
ジスタのゲート電極４１３の上面と広い素子分離領域４
２１上のダミーゲート電極４０４の上面が露出するま
で、高誘電率ゲート絶縁膜４１８とゲート電極材料４１
９とをＣＭＰ法を用いた研磨により除去する。この際
も、ダミーゲート電極４０４がＣＭＰストッパとして機
能し、平坦性の良い研磨を行うことができる。また、研
磨残さの発生を低減することができる。
【００５４】このように、３回のＣＭＰの際に、ダミー
ゲート電極４０４をストッパとして活用するためには、
ＣＭＰ研磨速度の低い材料をダミーゲート電極としてう
まく活用することが重要である。また、ダミーゲート電
極４０４の除去に際し、精度良くダミーゲート電極４０
４を除去するためには、ダミーゲート電極４０４に対し
選択比を高くとれる材料をダミーゲート絶縁膜４０３や
サイドウォールスペーサ４０５に用いることも考慮する
必要がある。
【００５５】本実施の形態においては、ダミーゲート電
極４０４としてタンタルを用い、また、アルミナをダミ
ーゲート絶縁膜４０３に用いた。このアルミナは、タン
タルをプラズマ処理で除去する際に、選択比が高くとれ
る材料である。従って、ダミーゲート電極４０４をスト
ッパとして３回のＣＭＰを行うことができ、また、精度
良くダミーゲート電極４０４を除去することができる。
また、研磨残さの発生を低減することができる。また、
研磨残さを低減することができるので、これらを除去す
る特別な工程を省略することができる。また、この工程
で生じる研磨異常（窪み）を低減することができる。そ
の結果、接続抵抗の増加や接続不良等の発生を抑制する
ことができる。また、製品の信頼性を向上させることが
できる。
【００５６】さらに、アルミナは窒化シリコンに対し
て、希フッ酸処理で選択的に除去できるので有効なダミ
ーゲート絶縁膜である。
【００５７】なお、本実施の形態では、ダミーゲート電
極４０４として金属膜を用いたので、基板や上層の配線
との間に寄生容量を形成してしまうため、広い素子分離
領域４２１上のダミーゲート電極４０４を除去すること
が望ましい。以下に、その工程について説明する。
【００５８】図１８に示すように、レジスト４２０を形
成し、レジスト４２０中に、リソグラフィ工程により広
い素子分離領域４２１のダミーゲート電極４０４上に開
口部（パターン）を形成する。次いで、図１９に示すよ
うに、ｎ型トランジスタ領域４０９の場合と同様に、ダ
ミーゲート電極４０４、レジスト４２０、ダミーゲート
絶縁膜４０３を除去する。次いで、シリコン基板上に、
ＣＶＤ法を用いて酸化シリコン膜（ＳｉＯ2）４２２を
堆積した後、その上部に、ＴＥＯＳ膜４２３を堆積す
る。
【００５９】この後、ｎ型トランジスタもしくはｐ型ト
ランジスタのソース・ドレイン領域４０６等上に、プラ
グが形成され、さらに、その上部に配線が形成される
が、これらの図示は省略する。
【００６０】但し、図１を参照しながら説明したよう
に、広い素子分離領域４２１上のダミーゲート電極４０
４を、大きな島パターンとした場合には、層間絶縁膜と
なるＴＥＯＳ膜４２３上に、デッシング等によりゆるや
かではあるが段差が生じ得る（図１９参照）。
【００６１】従って、この上部に形成される配線の信頼
性を向上させるため、前記段差を無くすように配慮する
必要がある。特に、ＴＥＯＳ膜４２３上に、いわゆるダ
マシン配線を形成するような場合は、かかる段差が大き
な問題となる。
【００６２】この段差を低減する手段の一つとして、図
６および図７を参照しながら説明したように、ダミーパ
ターンを複数のパターンに分割することが挙げられる。
この場合、ダミーパターン間の埋め込み特性が劣化する
恐れがあるため、層間絶縁膜となる膜４２２および４２
３等を、埋め込み特性の良い高密度プラズマＣＶＤ法を
用いて形成する方が好ましい。
【００６３】その結果、層間絶縁膜４２３表面の平坦性
が確保でき、以降の配線工程においても平坦性を維持す
ることが容易となる。
【００６４】（実施の形態２）次に、本実施の形態の半
導体装置をその製造工程に従って説明する。即ち、ダミ
ーパターンとして、多結晶シリコン膜とその上部の窒化
シリコン膜との積層膜を用いた集積回路の製造方法を説
明する。
【００６５】まず、図２０に示すように、実施の形態１
と同様に、シリコン基板５０１の主表面に浅溝素子分離
領域５０２を形成した後、ｎ型トランジスタ領域５０９
とｐ型トランジスタ領域５１６を形成する。次いで、ｎ
型トランジスタ領域５０９およびｐ型トランジスタ領域
５１６上に、ダミーゲート絶縁膜（置換前ゲート絶縁
膜）５０３を形成し、さらに、この上部にダミーゲート
電極（置換前ゲート電極）５０４を形成するのである
が、この際、トランジスタのゲート電極のレイアウトに
関係のない広い素子分離領域５２１上にも、ダミーゲー
ト絶縁膜５０３およびダミーゲート電極５０４を形成す
る。このダミーゲート電極５０４は、多結晶シリコン膜
よりなり、この上部には、窒化シリコン膜（ＳｉＮ）よ
りなるキャップ絶縁膜５０５が形成されている。これら
の膜（５０３、５０４、５０５）は、例えば、絶縁膜、
多結晶シリコン膜および窒化シリコン膜を順次堆積した
後、図示しないレジストをマスクに窒化シリコン膜を選
択的に除去し、次いで、この窒化シリコン膜をマスク
に、ダミーゲート絶縁膜５０３およびダミーゲート電極
５０４をエッチングすることにより形成する。
【００６６】本実施の形態においては、広い素子分離領
域５２１上のダミーパターン（５０５、５０４、５０
３）は、実施の形態１において図７を参照しながら説明
した複数の島パターンとする。また、ダミーゲート絶縁
膜５０３として、アルミナを用いた。このアルミナに対
して多結晶シリコンは高選択比で加工可能であるため、
アルミナの実膜厚を薄くすることができる。本実施の形
態においては、２ｎｍとした。
【００６７】続いて、ｎ型トランジスタ領域５０９のダ
ミーゲート電極５０４の両側に、ｎ型不純物を注入し、
ｐ型トランジスタ領域５１６のダミーゲート電極５０４
の両側に、ｐ型不純物を注入し、熱処理することによ
り、浅い高濃度不純物領域を形成する。次いで、シリコ
ン基板上に、酸化シリコン膜（ＳｉＯ2）を堆積し、異
方的にエッチングすることによりサイドウォールスペー
サ５０６を形成する。次いで、ｎ型トランジスタ領域５
０９のダミーゲート電極５０４の両側に、ｎ型不純物を
注入し、また、ｐ型トランジスタ領域５１６のダミーゲ
ート電極５０４の両側に、ｐ型不純物を注入し、熱処理
することにより、高濃度不純物領域を形成する。この結
果、ＬＤＤ（Lightly doped Drain）構造のソース・ド
レイン領域５０７が形成される。
【００６８】なお、シリコン基板上に、例えば、Ｃｏ
（コバルト）膜等の金属膜を堆積し、熱処理を施すこと
により、シリコン基板（ソース・ドレイン領域５０７）
上に、金属シリサイド膜を形成してもよい。この場合、
未反応の金属膜を除去した後、以降の処理を施す。
【００６９】次いで、シリコン基板上に、炭化シリコン
膜（ＳｉＣライナー）５０８と、酸化シリコン膜等より
なる層間膜５１０を順次堆積する（図２０）。ここで、
本実施の形態においては、層間膜５１０として、高密度
プラズマＣＶＤ法により形成した酸化シリコン膜を用い
た。この高密度プラズマＣＶＤ法によれば、微細な溝
（パターン間）も精度良く埋め込むことができる。ま
た、層間膜５１０の堆積膜厚とダミーパターン（５０
５、５０４、５０３）のレイアウトにより、層間膜５１
０表面の起伏を小さくすることができる。
【００７０】次いで、図２１に示すように、層間膜５１
０および炭化シリコン膜５０８を、ダミーゲート電極５
０４上の窒化シリコン膜５０５の上面が露出するまで、
ＣＭＰにより研磨する。ここで、炭化シリコン膜５０８
の研磨速度は、窒化シリコン膜５０５に比べて選択比は
高くないが、広い素子分離領域５２１上にもダミーパタ
ーン（５０５、５０４、５０３）が配置されているた
め、平坦性を確保することができる。以下の工程は実施
の形態１の場合とほとんど同じである。
【００７１】次に、図２２に示すように、シリコン基板
上にレジスト５１１を形成し、レジスト５１１中に、リ
ソグラフィ工程によりｎ型トランジスタ領域５０９を含
む開口部（パターン）を形成する。次いで、図２３に示
すように、ｎ型トランジスタ領域５０９のダミーゲート
電極５０４および窒化シリコン膜５０５を、それぞれフ
ッ化炭素系（ＣＦ系）のガスおよび塩素系（Ｃｌ系）の
ガスを用いたプラズマ処理により除去した後、レジスト
５１１をアッシングにより除去する。次いで、シリコン
基板表面を洗浄した後、例えば、希フッ酸等を用いてア
ルミナよりなるダミーゲート絶縁膜５０３を除去する。
その結果、サイドウォールスペーサ５０６間からは、ｎ
型トランジスタ領域５０９が露出する。
【００７２】次いで、図２４に示すように、シリコン基
板上に、高誘電率のゲート絶縁膜５１２およびゲート電
極材料５１３を順次堆積する。この高誘電率のゲート絶
縁膜５１２およびゲート電極材料５１３は、それぞれｎ
型トランジスタのゲート絶縁膜およびゲート電極とな
る。
【００７３】次いで、図２５に示すように、ｐ型トラン
ジスタ領域５１６および広い素子分離領域５２１のダミ
ーゲート電極５０４上の窒化シリコン膜５０５の上面が
露出するまで、ＣＭＰ法を用いた研磨により高誘電率の
ゲート絶縁膜５１２およびゲート電極材料５１３を除去
する。この場合は、ダミーゲート電極５０４上に、ＣＭ
Ｐ研磨速度の低い窒化シリコン膜５０５が形成されてい
るため、この膜がＣＭＰストッパとして機能し、平坦性
の良い研磨が実施できる。窒化シリコン膜の他、炭化シ
リコン（ＳｉＣ）もしくはアモルファスカーボン等を用
いることもできる。
【００７４】次いで、図２６に示すように、シリコン基
板上に、レジスト５１７を形成し、レジスト５１７中
に、リソグラフィ工程によりｐ型トランジスタ領域５１
６を含む開口部（パターン）を形成する。次いで、図２
７に示すように、ｐ型トランジスタ領域５１６のダミー
ゲート電極５０４、窒化シリコン膜５０５、レジスト５
１７、およびダミーゲート絶縁膜５０３をｎ型トランジ
スタ領域５０９の場合と同様に除去する。その結果、サ
イドウォールスペーサ５０６間からは、ｐ型トランジス
タ領域５１６が露出する。
【００７５】この後、図２８に示すように、高誘電率ゲ
ート絶縁膜５１８を堆積し、その上にゲート電極材料５
１９を堆積する。この高誘電率のゲート絶縁膜５１８お
よびゲート電極材料５１９は、それぞれｐ型トランジス
タのゲート絶縁膜およびゲート電極となる。
【００７６】次いで、図２９に示すように、ｎ型トラン
ジスタのゲート電極５１３の上面と広い素子分離領域５
２１上の窒化シリコン膜５０５の上面が露出するまで、
高誘電率ゲート絶縁膜５１８とゲート電極材料５１９と
をＣＭＰ法を用いた研磨により除去する。この際も、ダ
ミーゲート電極５０４上の窒化シリコン膜５０５がＣＭ
Ｐストッパとして機能し、平坦性の良い研磨を行うこと
ができる。
【００７７】本実施の形態においては、ダミーパターン
として窒化シリコン膜５０５と多結晶シリコン膜５０４
の積層膜を用い、広い素子分離領域５２１上にはこれら
の積層膜が残存しているが、例えば、この窒化シリコン
膜５０５の膜厚をソース・ドレイン領域５０７の拡散層
深さよりも厚く設定することにより、ダミーパターンを
構成する多結晶シリコン膜５０４には不純物がイオン注
入されないため導電性膜として機能しなくなる。従っ
て、基板や配線との寄生容量を低減でき、素子分離領域
上にダミーパターンを残存した状態でも、半導体装置の
性能を確保することができる。
【００７８】なお、実施の形態１および２においては、
汎用性の高いｎ型トランジスタとｐ型トランジスタから
なる集積回路について説明したが、例えば、ｎ型トラン
ジスタのみで集積回路を構成する場合においても、本発
明を適用して効果的である。即ち、ｎ型トランジスタで
集積回路を構成する場合においても、置換ゲートプロセ
スを用いて高誘電率のゲート絶縁膜を形成する場合に
は、層間膜のＣＭＰとゲート電極のＣＭＰとの２回のＣ
ＭＰを行う必要があり、素子分離領域上にダミーパター
ンを配置することで製造プロセスの信頼性を向上するこ
とができる。ｐ型トランジスタのみで集積回路を構成す
る場合も同様である。
【００７９】また、実施の形態１においては、高誘電率
膜としてアルミナを用いたが、この他Ｈｆ酸化膜（ハフ
ニウム酸化膜）、Ｚｒ酸化膜（ジルコニウム酸化膜）や
各種シリケート膜（シリコン化合物膜）等を用いてもよ
い。
【００８０】また、ゲート電極材料としても、ＭｏとＣ
ｏを用いたが、ｎ型トランジスタ用の電極材料としては
主にＡｌやＴｉなど仕事関数が４．５ｅＶよりも低い金
属や金属化合物から選択し、ｐ型トランジスタ用の電極
材料としてはＲｕやＩｒなど仕事関数が４．８ｅＶより
も高い金属や金属化合物から選択するのが望ましい。そ
の他、Ｗのように４．５〜４．８ｅＶの仕事関数を有す
る金属やその化合物を電極材料として用いた場合も、同
様の方法で半導体装置を製造することができる。
【００８１】さらに、実施の形態１および２において
は、ｎ型およびｐ型トランジスタを形成したが、この
他、抵抗などの受動素子を形成してもよい。即ち、抵抗
などを構成する導電性膜を、本実施の形態で説明したト
ランジスタのゲート電極と同様に形成してもよい。この
際、素子分離領域上に、ダミーパターンを配置すること
で、実施の形態１もしくは２で説明した効果を得ること
ができる。
【００８２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８３】トランジスタのゲート電極と置き換えられ
るダミーゲート電極に加えて、素子分離領域上に、トラ
ンジスタのゲート電極に置き換える必要のないダミーパ
ターンを配置することで、高誘電率のゲート絶縁膜を有
する集積回路を安定的に製造することができる。また、
このような集積回路を有する半導体装置の特性を向上さ
せることができる。また、半導体装置の歩留まりを向上
させることができる。
【００８４】また、ダミーゲート電極の材料として研磨
速度の低い材料を用いることで、高誘電率のゲート絶縁
膜を有する集積回路を安定的に製造することができる。
また、このような集積回路を有する半導体装置の特性を
向上させることができる。また、半導体装置の歩留まり
を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置を示す
基板の要部平面図のうち、被置換ゲート電極の配置を示
す図である。
【図２】本発明の実施の形態１である半導体装置を示す
基板の要部平面図であり、被置換ゲート電極に加えて、
ダミーパターンの配置を示す図である。
【図３】本発明の実施の形態１である半導体装置のダミ
ーパターンの配置領域を説明するための図である。
【図４】本発明の実施の形態１である半導体装置のダミ
ーパターンの配置領域を説明するための図である。
【図５】本発明の実施の形態１である半導体装置のダミ
ーパターンの配置領域を説明するための図である。
【図６】本発明の実施の形態１である半導体装置を示す
基板の要部平面図である。
【図７】本発明の実施の形態１である半導体装置を示す
基板の要部平面図である。
【図８】本発明の実施の形態１である半導体装置の製造
方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造
方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態２である半導体装置の製
造方法を示す基板の要部断面図である。
【図３０】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図３１】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図３２】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図３３】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図３４】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図３５】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図３６】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図３７】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図３８】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図３９】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図４０】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図４１】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図４２】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図４３】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図４４】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図４５】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図４６】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図４７】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【図４８】本発明の課題を説明するための半導体装置の
製造方法を示す基板の要部断面図である。
【符号の説明】
１０１ 素子分離領域 １０２ アクティブ領域 １０３ ゲート電極 １０４ 合成パターン １０５ 合成パターン １０６ 領域 １０７ ダミーパターン １０８ ラインパターン １０９ 島パターン ２０１ シリコン基板 ２０２ アイソレーション領域（素子分離領域） ２０３ ダミーゲート絶縁膜 ２０４ ダミーゲート電極 ２０５ サイドウォールスペーサ ２０６ ソース・ドレイン領域 ２０７ Ｃｏシリサイド層 ２０８ ＳｉＮライナー ２０９ ＳｉＯ2層間膜 ２１０ ＳｉＯ2膜 ２１１ ＴｉＮ膜 ２１２ ＴｉＯ2膜 ２１３ ＴｉＮ膜 ２１４ Ｗ膜 ３０１ シリコン基板 ３０２ 素子分離領域 ３０３ ダミーゲート絶縁膜 ３０４ ダミーゲート電極 ３０５ サイドウォールスペーサ ３０６ ソース・ドレイン領域 ３０７ ＳｉＮライナー ３０８ ＳｉＯ2層間膜 ３０９ ｎ型トランジスタ領域 ３１１ レジスト ３１２ ゲート絶縁膜（高誘電率膜） ３１３ ゲート電極（材料） ３１４ 研磨残り ３１５ 窪み（研磨異常部） ３１６ ｐ型トランジスタ領域 ３１７ レジスト ３１８ ゲート絶縁膜（高誘電率膜） ３１９ ゲート電極（材料） ３２０ 残さ ３２１ 広い素子分離領域 ４０１ シリコン基板 ４０２ 素子分離領域 ４０３ ダミーゲート絶縁膜 ４０４ ダミーゲート電極 ４０５ サイドウォールスペーサ ４０６ ソース・ドレイン領域 ４０７ 窒化シリコン膜 ４０８ 層間膜 ４０９ ｎ型トランジスタ領域 ４１１ レジスト ４１２ ゲート絶縁膜 ４１３ ゲート電極（材料） ４１６ ｐ型トランジスタ領域 ４１７ レジスト ４１８ ゲート絶縁膜（高誘電膜） ４１９ ゲート電極（材料） ４２０ レジスト ４２１ 広い素子分離領域 ４２２ 酸化シリコン膜 ４２３ ＴＥＯＳ膜 ５０１ シリコン基板 ５０２ 素子分離領域 ５０３ ダミーゲート絶縁膜 ５０４ ダミーゲート電極（多結晶シリコン膜） ５０５ キャップ絶縁膜（窒化シリコン膜） ５０６ サイドウォールスペーサ ５０７ ソース・ドレイン領域 ５０８ 炭化シリコン膜 ５０９ ｎ型トランジスタ領域 ５１０ 層間膜 ５１１ レジスト ５１２ ゲート絶縁膜 ５１３ ゲート電極（材料） ５１６ ｐ型トランジスタ領域 ５１７ レジスト ５１８ ゲート絶縁膜 ５１９ ゲート電極（材料） ５２１ 広い素子分離領域 Ｒａ 距離 Ｓ 段差 Ｗ ゲート電極の幅 Ｘａ 距離 Ｙａ 距離
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/423 29/49 (72)発明者 横山 夏樹 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB14 BB16 BB17 BB20 BB32 CC01 CC05 DD03 DD06 DD22 DD65 DD75 DD91 EE03 EE05 EE09 EE16 EE17 GG08 GG10 GG13 GG19 HH12 5F033 HH04 HH07 HH08 HH15 HH18 HH20 HH21 HH25 HH32 MM01 QQ19 QQ35 QQ48 QQ49 QQ58 QQ73 QQ91 RR01 RR03 RR04 RR06 SS04 SS15 TT08 VV01 VV02 VV06 VV08 VV09 XX01 XX24 5F048 AC03 BA01 BB09 BB11 BC06 BF06 BF16 BG01 BG13 DA27 5F140 AA15 AA24 AA39 AB03 AB10 BA01 BD11 BE09 BF07 BG02 BG04 BG14 BG27 BG36 BG40 BG51 BG53 BH15 BJ08 BK02 BK13 BK20 BK34 CB04 CC01 CC03 CC08 CC13 CE07 CE13 CF00

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）素子形成領域と素子分離領域を有
    する半導体基板上に、層を形成した後、前記層を選択的
    に除去することにより、前記素子形成領域に第１パター
    ンを形成し、前記素子分離領域に第２パターンを形成す
    る工程と、 （ｂ）前記（ａ）工程の後、前記第１および第２パター
    ンの側壁に、それぞれ第１側壁膜および第２側壁膜を形
    成する工程と、 （ｃ）前記第１パターンの両側の半導体基板に、半導体
    領域を形成する工程と、 （ｄ）前記第１、第２パターンおよび第１、第２側壁膜
    上に、第１絶縁膜を形成する工程と、 （ｅ）前記第１絶縁膜を前記第１および第２パターンの
    表面が露出するまで研磨する工程と、 （ｆ）前記（ｅ）工程の後、前記第１パターンを除去す
    る工程と、 （ｇ）前記第１側壁膜間に、第２絶縁膜を形成した後、
    その上部に導電性膜を形成する工程と、を有することを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第１および第２パターンは、前記
    （ｅ）工程の研磨の際に、ストッパ膜として機能するこ
    とを特徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記第１および第２パターンは、少なく
    ともその上部が前記第１絶縁膜よりも研磨速度が低い金
    属膜であることを特徴とする請求項１記載の半導体装置
    の製造方法。
  4. 【請求項４】 前記第１および第２パターンは、少なく
    ともその上部がタンタル膜であることを特徴とする請求
    項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記半導体装置の製造方法は、さらに、 （ｈ）前記（ｇ）工程の後、前記第２パターンを除去し
    た後、前記第２側壁膜間に、第３絶縁膜を形成する工程
    を有することを特徴とする請求項３記載の半導体装置の
    製造方法。
  6. 【請求項６】 前記第１および第２パターンは、少なく
    ともその上部が窒化シリコン膜、炭化シリコン（Ｓｉ
    Ｃ）もしくはアモルファスカーボンよりなる膜であるこ
    とを特徴とする請求項１記載の半導体装置の製造方法。
  7. 【請求項７】 前記（ｇ）工程は、前記第１側壁膜間を
    含む半導体基板上に、前記第２絶縁膜と導電性膜を順次
    堆積した後、これらの膜を前記第２パターンの表面が露
    出するまで研磨する工程であることを特徴とする請求項
    １記載の半導体装置の製造方法。
  8. 【請求項８】 前記（ａ）工程は、幅Ｗの前記第１パタ
    ーンを複数形成する工程であって、 前記第２パターンは、前記各第１パターンの第１の側面
    および前記第１の側面と対向する第２の側面から少なく
    とも５Ｗの距離離れた領域であって、前記第１の側面と
    直交する第３の側面および前記第３の側面に対向する第
    ４の側面から少なくとも５Ｗの距離離れた領域に、形成
    されることを特徴とする請求項１記載の半導体装置の製
    造方法。
  9. 【請求項９】 前記第２パターンは、ライン状の複数の
    パターンからなることを特徴とする請求項８記載の半導
    体装置の製造方法。
  10. 【請求項１０】 前記第２パターンは、島状の複数のパ
    ターンからなることを特徴とする請求項８記載の半導体
    装置の製造方法。
  11. 【請求項１１】 前記（ａ）工程は、幅Ｗの前記第１パ
    ターンを複数形成する工程であって、 前記第２パターンは、前記各第１パターンの端部から少
    なくとも５Ｗの距離離れた領域に、形成されることを特
    徴とする請求項１記載の半導体装置の製造方法。
  12. 【請求項１２】 前記第２絶縁膜は、高誘電膜であるこ
    とを特徴とする請求項１記載の半導体装置の製造方法。
  13. 【請求項１３】 前記導電性膜は、金属膜であることを
    特徴とする請求項１記載の半導体装置の製造方法。
  14. 【請求項１４】 前記半導体装置の製造方法は、 前記（ａ）工程と（ｂ）工程との間に、前記第１パター
    ンの両側の半導体基板に浅い高濃度半導体領域を形成す
    る工程を有し、 前記（ｃ）工程の半導体領域は、前記第１側壁膜をマス
    クに形成されることを特徴とする請求項１記載の半導体
    装置の製造方法。
  15. 【請求項１５】 （ａ）第１および第２の素子形成領域
    と素子分離領域を有する半導体基板上に、層を形成し、
    前記層を選択的に除去することにより前記第１素子形成
    領域に第１パターンを形成し、前記第２素子形成領域に
    第２パターンを形成し、前記素子分離領域に第３パター
    ンを形成する工程と、 （ｂ）前記（ａ）工程の後、前記第１、第２および第３
    パターンの側壁に、それぞれ第１、第２および第３側壁
    膜を形成する工程と、 （ｃ）前記第１パターンおよび第２パターンの両側に半
    導体領域を形成する工程と、 （ｄ）前記第１、第２および第３パターンおよび第１、
    第２および第３側壁膜上に、第１絶縁膜を形成する工程
    と、 （ｅ）前記第１絶縁膜を前記第１、第２および第３パタ
    ーンの表面が露出するまで研磨する工程と、 （ｆ）前記（ｅ）工程の後、前記第１パターンを除去す
    る工程と、 （ｇ）前記第１側壁膜間に、第２絶縁膜と第１導電性膜
    を順次堆積した後、これらの膜を前記第２および第３パ
    ターンの表面が露出するまで研磨する工程と、 （ｈ）前記（ｇ）工程の後、前記第２パターンを除去す
    る工程と、 （ｉ）前記第２側壁膜間に、第３絶縁膜と第２導電性膜
    を順次堆積した後、これらの膜を前記第３パターンの表
    面が露出するまで研磨する工程と、を有することを特徴
    とする半導体装置の製造方法。
  16. 【請求項１６】 前記第２絶縁膜および第３絶縁膜は、
    高誘電膜であることを特徴とする請求項１５記載の半導
    体装置の製造方法。
  17. 【請求項１７】 （ａ）素子形成領域と素子分離領域を
    有する半導体基板と、 （ｂ）前記半導体基板の素子形成領域上に形成されたＭ
    ＩＳＦＥＴであって、 （ｂ１）高誘電膜と、前記高誘電膜上に形成された金属
    膜と、 （ｂ２）前記高誘電膜と金属膜との積層膜の側壁に形成
    された第１側壁膜と、 （ｂ３）前記金属膜の両側の前記半導体基板中に形成さ
    れた半導体領域と、を有するＭＩＳＦＥＴと、 （ｃ）前記素子分離領域上に形成された、前記第１側壁
    膜と同層の第２側壁膜と、を有することを特徴とする半
    導体装置。
  18. 【請求項１８】 前記第２側壁膜間には、絶縁膜が形成
    されていることを特徴とする請求項１７記載の半導体装
    置。
  19. 【請求項１９】 前記高誘電膜は、前記第１側壁膜の側
    壁および前記第１側壁膜間に形成されていることを特徴
    とする請求項１７記載の半導体装置。
  20. 【請求項２０】 前記半導体装置は、前記金属膜の幅が
    ＷであるＭＩＳＦＥＴを複数有し、 前記第２側壁膜間で規定されるパターンは、前記金属膜
    の第１の側面および前記第１の側面と対向する第２の側
    面から少なくとも５Ｗの距離離れた領域であって、前記
    第１の側面と直交する第３の側面および前記第３の側面
    に対向する第４の側面から少なくとも５Ｗの距離離れた
    領域に配置されていることを特徴とする請求項１７記載
    の半導体装置。
  21. 【請求項２１】 前記パターンは、ライン状の複数のパ
    ターンであることを特徴とする請求項２０記載の半導体
    装置。
  22. 【請求項２２】 前記パターンは、島状の複数のパター
    ンであることを特徴とする請求項２０記載の半導体装
    置。
  23. 【請求項２３】 前記半導体装置は、前記金属膜の幅が
    ＷであるＭＩＳＦＥＴを複数有し、 前記第２側壁膜間で規定されるパターンは、前記金属膜
    の端部から少なくとも５Ｗの距離離れた領域に、形成さ
    れていることを特徴とする請求項１７記載の半導体装
    置。
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