JP3486331B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の基
板工程、および配線工程における製造方法に関し、特
に、コンタクトホールの形成技術に関する。

【０００２】

【従来の技術】ＬＳＩデバイス等の半導体装置の分野で
は、装置の小型化、高集積度化に伴い、パターンルール
が縮小の一途をたどっている。これに伴い、基板あるい
はトランスファゲート等と配線層とを結ぶためのコンタ
クトホールにも小径でアスペクト比が高い構造が要求さ
れている。

【０００３】上記の要望を満たすような従来の半導体装
置の製造方法を図７および図８に基づいて説明する。図
７はダイナミックランダムアクセスメモリ(ＤＲＡＭ)の
製造工程中の基板工程の一部、図８はその配線工程の一
部をそれぞれ段階的に示す拡大断面図である。ＤＲＡＭ
は一般にＣＭＯＳ回路を基本とする素子であり、ｎチャ
ンネルＭＯＳＦＥＴ(ｎＭＯＳ)とｐチャンネルＭＯＳＦ
ＥＴ(ｐＭＯＳ)とを配線で接続して構成される。

【０００４】図７(Ａ)に示されるように、シリコン基板
10にはウェルイオンの注入によりｎ形領域(ｎウェル)11
とｐ形領域(ｐウェル)12とが形成されると共に、選択酸
化により素子分離領域13,14が形成されている。また、
シリコン基板10上には、多数のトランスファゲート20が
形成されている。トランスファゲート20は、シリコン基
板10側から順に、ゲート酸化膜21とゲートポリシリコン
膜22とシリコン酸化膜23とを積層して構成されている。
なお、この明細書では、トランスファゲート20を構成す
るシリコン酸化膜23を、トランスファゲート20の上面を
実際の導通層であるゲートポリシリコン膜22に対して変
位(オフセット)させるという意味で、「オフセットシリ
コン酸化膜」と呼ぶこととする。これら３層を一面に堆
積した後、通常のフォトリソグラフィ工程によりエッチ
ングしてトランスファゲート20を形成する。

【０００５】素子分離領域13より図中左側の領域は、集
積度が相対的に低い周辺回路領域Ｒp、右側の領域は、
集積度が相対的に高いメモリセル領域Ｒmである。両領
域のｎウェル11をレジストによりマスクし、ｐウェル12
の部分にｎ形不純物を図中に矢印で示したようにイオン
注入法により注入してｎＭＯＳのソース・ドレインとな
るｎ^-拡散層15を形成する。なお、イオン注入時のレジ
ストパターンは図示していない。

【０００６】次に、ウェーハ全面にシリコン酸化膜を化
学的気相成長(ＣＶＤ)法により堆積し、これを異方的に
エッチングすることにより図７(Ｂ)に示されるようなサ
イドウォール30をトランスファゲート20の側面に形成す
る。ここで形成されるサイドウォール30の幅は、周辺回
路領域ＲpのＭＯＳのソース・ドレインとなる拡散層を
形成する際のマスクとして必要とされる値になるよう定
められる。

【０００７】続いて、図７(Ｃ)に示すように、通常のフ
ォトリソグラフィプロセスにより他の領域をマスクして
周辺回路領域Ｒpのｐウェルにｎ形の不純物、ｎウェル
にｐ形の不純物を順にイオン注入法により注入し、ｐ⁺
拡散層16、ｎ⁺拡散層17を周辺回路領域ＲpのＭＯＳのソ
ース・ドレインとして形成する。メモリセル領域Ｒmの
ＭＯＳはON/OFF動作をするのみであるため、ｐ⁺拡散層
やｎ⁺拡散層が必要ないが、周辺回路領域ＲpのＭＯＳは
増幅動作等をするため、これらの拡散層が必要となる。
サイドウォール30はイオン注入の位置、すなわち各拡散
層16,17とトランスファゲート20との位置関係を制御し
ており、これによりＭＯＳＦＥＴの特性が決定される。
なお、図７(Ｃ)においても、イオン注入時のレジストパ
ターンは図示していない。

【０００８】周辺回路領域Ｒpにおける拡散層16,17の形
成後、シリコン酸化膜32を堆積し、表面を化学機械研磨
(ＣＭＰ)により研磨して、図８(Ａ)に示すように平坦化
する。配線工程では、シリコン酸化膜32の上にポリシリ
コン膜33を堆積し、シリコン基板10およびトランスファ
ゲート20に達するコンタクトホールを形成するため、通
常のフォトリソグラフィプロセスによりレジスト膜によ
るマスクパターン40を形成し、これをマスクとしてシリ
コン酸化膜32をストッパーとする条件でポリシリコン膜
33を異方的にエッチングして開口33aを形成する。

【０００９】マスクパターン40のレジストを灰化した
後、さらにポリシリコンを堆積し、異方的にエッチバッ
クすることにより、図８(Ｂ)に示すように開口33aの内
側にサイドウォール33bを形成する。そして、ポリシリ
コン膜33をマスクとしてシリコン酸化膜32をドライエッ
チングすることにより、図８(Ｃ)に示されるようにシリ
コン基板10に達するコンタクトホール41、およびトラン
スファゲート20に達するコンタクトホール42を形成す
る。上記のようにサイドウォール33bを利用して開口33a
の径を小さくすることにより、フォトリソグラフィプロ
セスにより形成されたマスクパターン40をそのまま利用
するよりも径の小さいコンタクトホールを形成すること
ができる。

【００１０】コンタクトホール41,42をポリシリコンで
埋めてエッチバックによりパッドを形成してビット線に
接続した後、キャパシタ電極の形成等の処理が行われ、
ＤＲＡＭのウェーハプロセス(前工程)が終了する。前工
程が終了すると、動作確認のテストが実行され、パッケ
ージング(後工程)を経て半導体装置として完成する。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法では、コンタクトホール
形成のためのエッチング時にシリコン基板10がエッチン
グ用のガスに長時間さらされて損傷を受ける可能性があ
り、半導体装置の性能の劣化や製造歩留まりの低下をも
たらすという問題がある。すなわち、コンタクトホール
41,42の形成時には、エッチングされるシリコン酸化膜3
2の膜厚のばらつきを考慮に入れて、全てのコンタクト
ホール41が確実にシリコン基板10に達するように最も膜
厚が大きい部分に合わせてエッチング時間が決められ
る。このため、比較的シリコン酸化膜32の膜厚が薄い部
分では、コンタクトホール41が開口した後、エッチング
が終了するまでの間のガスにさらされる時間が長くな
り、損傷を受けやすくなる。

【００１２】特に、ガスに一酸化炭素が添加されている
場合にはシリコン基板が受けるダメージが大きい。コン
タクトホールの径を設計通りに保つためには、ポリシリ
コン膜33に形成されたサイドウォール33bがエッチング
により削られないようにする必要がある。そのため、ポ
リシリコン膜33に対する選択比が高い一酸化炭素を含む
ガス系、例えばCHF3/CO、Ar/C4F8/CO/O2等のガス系が用
いられている。しかしながら、一酸化炭素が添加された
ガスにシリコン基板10がされされると、基板内の少数キ
ャリアのライフタイムが短くなり、これを回復されるこ
とが困難であること、そしてコンタクト抵抗が上昇する
ことが1995 DRY PROCESS SYMPOSIUMの201〜212ページで
報告されている。これらの現象はいずれも半導体装置の
性能を劣化させる。

【００１３】この発明は、上述した従来技術の問題点に
鑑みてなされたものであり、エッチング用のガスにシリ
コン基板が長時間さらされることがなく、かつ、少なく
とも一酸化炭素を含むガスにはシリコン基板が直接さら
されないような半導体装置の製造方法を提供することを
目的とする。

【００１４】

【課題を解決するための手段】この発明にかかる半導体
装置の製造方法は、シリコン基板上にシリコン窒化膜を
薄く形成してからシリコン酸化膜を堆積しておき、コン
タクトホール形成時のエッチングを２段階とし、シリコ
ン窒化膜をストッパーとする条件で第１段階のエッチン
グを行い、一酸化炭素を含まないガス系でシリコン窒化
膜を除去する条件で第２段階のエッチングを行うように
したことを特徴とする。第１のエッチング段階では、シ
リコン酸化膜の膜厚のばらつきを考慮してエッチング時
間を長めに設定するが、この段階ではシリコン基板がガ
スにさらされることがない。また、第２のエッチング段
階では、シリコン窒化膜の膜厚のばらつきが小さいため
にエッチング時間に余裕を持たせる必要がなく、シリコ
ン基板がガスにさらされる時間は短い。しかも、第２の
エッチング段階で使用されるガス系は一酸化炭素を含ま
ないため、シリコン基板に与えるダメージも小さい。

【００１５】より詳細には、この発明の半導体装置の製
造方法は、シリコン基板上の全面にシリコン窒化膜を堆
積する段階と、シリコン基板の全面において、シリコン
窒化膜上にシリコン酸化膜を堆積する段階と、シリコン
酸化膜上に、シリコン酸化膜とシリコン窒化膜とに対す
るエッチング時の選択性を有し、かつ、シリコン酸化膜
をストッパーとしてエッチング可能な選択膜を形成する
段階と、コンタクトホール形成用のマスクをフォトリソ
グラフィプロセスにより上選択膜上に形成する段階と、
マスクを用い、シリコン酸化膜をストッパーとする条件
で選択膜をエッチングして開口を形成する段階と、選択
膜上に、該選択膜と同一の物質をさらに堆積した後、異
方的にエッチバックすることにより開口の内側にサイド
ウォールを形成する段階と、選択膜をマスクとし、シリ
コン窒化膜をストッパーとし、かつ、選択膜に対して十
分な選択比が確保できる条件で、ホールがシリコン窒化
膜に達するまでドライエッチングするコンタクトホール
形成の第１段階と、選択膜をマスクとし、シリコン基板
に与える影響が小さく、かつ、選択膜に対して選択比が
確保できる条件で、シリコン窒化膜を除去するまで一酸
化炭素を含まないガス系を用いてドライエッチングする
コンタクトホール形成の第２段階とを含み、これらの段
階が順に実行されることを特徴とする。

【００１６】選択膜は、ポリシリコンにより形成するこ
とができる。また、シリコン窒化膜の形成段階の前に、
シリコン基板上にトランスファゲートを形成する段階を
含ませることができる。この場合、シリコン窒化膜の堆
積段階では、トランスファゲート間にコンタクトホール
の径より広い間隔を残すような膜厚でシリコン窒化膜が
堆積される。さらに、トランスファゲートの形成段階と
シリコン窒化膜の堆積段階との間に、シリコン基板の全
面に保護膜として第１のシリコン酸化膜を形成する段階
と、保護膜上に異種膜を堆積する段階と、異種膜を異方
的にエッチングすることにより、トランスファゲートの
側面にサイドウォールを形成する段階と、トランスファ
ゲートの周囲にサイドウォールをマスクとして、それぞ
れｎ形、ｐ形の不純物をドーピングする段階と、保護膜
をストッパーとして異種膜をエッチングにより除去する
段階とをさらに含ませてもよい。異種膜は、ポリシリコ
ン膜、あるいはシリコン窒化膜により形成することがで
きる。

【００１７】トランスファゲートは、ポリシリコン膜
と、このポリシリコン膜上に形成されたシリコン酸化膜
とを有するように形成してもよい。この場合、トランス
ファゲート上ではシリコン窒化膜の下にシリコン酸化膜
が形成されているため、トランスファゲートにコンタク
トするためのコンタクトホールはシリコン酸化膜、シリ
コン窒化膜、シリコン酸化膜の順にエッチングして形成
される必要がある。そこで、シリコン窒化膜の膜厚は、
トランスファゲート上ではコンタクトホール形成の第１
段階でのストッパーとして機能せず、トランスファゲー
ト以外の部分ではストッパーとして機能するよう定めら
れる。これにより、トランスファゲート以外の部分で
は、第１段階でシリコン酸化膜がエッチングされ、第２
段階でシリコン窒化膜がエッチングされるのに対し、ト
ランスファゲート上では第１段階でシリコン窒化膜がエ
ッチングされ、第２段階でシリコン酸化膜がエッチング
される。なお、コンタクトホール形成の第１段階では、
一酸化炭素を含むガス系を用い、層あるいは、一酸化炭
素を含まないガス系を用いることができる。

【００１８】

【発明の実施の形態】以下、この発明にかかる半導体装
置の製造方法をダイナミックランダムアクセスメモリ
(ＤＲＡＭ)の製造工程に適用した実施形態を２例、図１
〜図４に基づいて説明する。

【００１９】図１および図２は、第１の実施形態にかか
る半導体装置の製造方法を示し、図１はＤＲＡＭの製造
工程中の基板工程の一部、図２はその配線工程の一部を
それぞれ段階的に示す拡大断面図である。ＤＲＡＭは一
般にＣＭＯＳ回路を基本とする素子であり、ｎチャンネ
ルＭＯＳＦＥＴ(ｎＭＯＳ)とｐチャンネルＭＯＳＦＥＴ
(ｐＭＯＳ)とを配線で接続して構成されている。図１
(Ａ)に示されるように、シリコン基板10にはウェルイオ
ンの注入によりｎ形領域(ｎウェル)11とｐ形領域(ｐウ
ェル)12とが形成されると共に、選択酸化により素子分
離領域13,14が形成されている。素子分離領域13より図
中左側の領域は、トランジスタの集積度が相対的に低い
低集積度領域である周辺回路領域Ｒp、右側の領域は、
集積度が相対的に高い高集積度領域であるメモリセル領
域Ｒmである。

【００２０】第１の実施形態の製造方法は、シリコン基
板10上にトランスファゲート20を形成する第１段階(図
１(Ａ))、保護膜として第１のシリコン酸化膜35を形成
する第２段階(図１(Ｂ))、第１のシリコン酸化膜35上に
異種膜としてポリシリコン膜36を堆積する第３段階(図
１(Ｂ))、トランスファゲート20の側面にサイドウォー
ル36aを形成する第４段階(図１(C))、周辺回路領域Ｒp
のトランスファゲート20の周囲にｎ形、ｐ形の不純物を
ドーピングする第５段階(図１(C))、第１のシリコン酸
化膜35をストッパーとしてポリシリコン膜36を除去する
第６段階(図１(Ｃ)〜(Ｄ))、ストッパーとして機能する
シリコン窒化膜31をシリコン基板10の全面に形成する第
７段階(図１(Ｄ))、シリコン基板10の全面にトランスフ
ァゲート20を覆う膜厚の第２のシリコン酸化膜32を堆積
する第８段階(図２(Ａ))、第２のシリコン酸化膜32の表
面を平坦化する第９段階(図２(Ａ))、第２のシリコン酸
化膜32上に選択膜であるポリシリコン膜33を形成する第
１０段階(図２(Ａ))、コンタクトホール形成用のマスク
40をフォトリソグラフィプロセスによりポリシリコン膜
33上に形成する第１１段階(図２(Ａ))、第２のシリコン
酸化膜32をストッパーとする条件でポリシリコン膜33を
エッチングして開口33aを形成する第１２段階(図２
(Ａ))、開口33aの内側にサイドウォール33bを形成する
第１３段階(図２(Ｂ))、ポリシリコン膜33をマスクとし
て第２のシリコン酸化膜32をエッチングする第１４段階
(図２(Ｃ))、そして、ポリシリコン膜33をマスクとして
シリコン窒化膜31と第１のシリコン酸化膜35とをエッチ
ングする第１５段階(図２(Ｃ))とを含む。以下、各段階
について順に説明する。

【００２１】トランスファゲート20は、図１(Ａ)に示さ
れるように、シリコン基板10側から順に、ゲート酸化膜
21とゲートポリシリコン膜22とを積層して構成されてい
る。基板工程の第１段階では、これら２層をシリコン基
板10の全面に堆積した後、通常のフォトリソグラフィ工
程によりトランスファゲート20の形成部分にレジスト膜
を残し、レジスト膜をマスクとしてゲートポリシリコン
膜22とゲートシリコン酸化膜21とを同時にドライエッチ
ングしてトランスファゲート20を形成する。

【００２２】トランスファゲート20を形成した後、周辺
回路領域Ｒpとメモリセル領域Ｒmとのｎウェル11をレジ
ストによりマスクし、ｐウェル12の部分にｎ形不純物を
図中に矢印で示したようにイオン注入法(イオンインプ
ランテーション)によりドーピングしてｎＭＯＳのソー
ス・ドレインとなるｎ^-拡散層15を形成する。なお、イ
オン注入時のレジストパターンは図示していない。

【００２３】第２、第３段階では、図１(Ｂ)に示される
ように、シリコン基板の全面に保護膜として第１のシリ
コン酸化膜35をＣＶＤ法により堆積した後、異種膜とし
てポリシリコン膜36をＣＶＤ法により堆積する。第４段
階では、ポリシリコン膜36を異方的にエッチングするこ
とにより、図１(Ｃ)に示されるように、トランスファゲ
ート20の側面にサイドウォール36aを形成する。第４段
階でのエッチング条件は、例えば、放電周波数2.45GHz
のＥＣＲプラズマエッチング装置を用い、圧力5mTorrで
Cl₂ガスを流量100cc/minで供給し、マイクロ波パワーを
300W、RFパワーを20W、電極温度を20℃に設定する。こ
のとき、第１のシリコン酸化膜35の膜厚とサイドウォー
ル36aの厚さとの合計が、周辺回路領域ＲpのＭＯＳのソ
ース・ドレインとなる拡散層を形成する際のマスクとし
て必要な幅となるようにエッチング時間を調整する。ま
た、第１のシリコン酸化膜35の膜厚は、第６段階でサイ
ドウォール36aが除去された後にも第１のシリコン酸化
膜35が残存するような厚さに定められる。

【００２４】第５段階では、通常のフォトリソグラフィ
プロセスにより他の領域をマスクして周辺回路領域Ｒp
のｐウェルにｎ形の不純物、ｎウェルにｐ形の不純物を
図１(Ｃ)に矢印で示すように順にイオン注入法によりド
ーピングし、ｐ⁺拡散層16、ｎ ⁺拡散層17を周辺回路領域
ＲpのＭＯＳのソース・ドレインとして形成する。サイ
ドウォール36aはイオン注入の位置、すなわち各拡散層1
6,17とトランスファゲート20との位置関係を制御してお
り、これによりＭＯＳＦＥＴの特性が決定される。な
お、図１(Ｃ)においても、イオン注入時のレジストパタ
ーンは図示していない。

【００２５】第６段階では、第１のシリコン酸化膜35に
対して十分な選択比を確保できる条件でポリシリコン膜
36で構成されるサイドウォール36aを等方的にエッチン
グして除去する。第６段階でのエッチング条件は、例え
ば、放電周波数2.45GHzのマイクロ波ダウンフローエッ
チング装置を用い、圧力40PaでCF₄, O₂, Cl₂の各ガスを
それぞれ流量175cc/min、125cc/min、50cc/minで供給
し、マイクロ波パワーを500W、電極温度を25℃に設定す
る。

【００２６】第７段階では、図１(Ｄ)に示されるよう
に、メモリセル領域Ｒmの隣接するトランスファゲート2
0の間にコンタクトホールの径より広い間隙ｄを残すよ
うに、かつ、第１４段階のエッチング時のストッパーと
して機能するのに十分な膜厚のシリコン窒化膜31をＣＶ
Ｄ法により全面に形成する。

【００２７】第８段階では、図２(Ａ)に示すように、シ
リコン基板10の全面にトランスファゲート20を覆う膜厚
の第２のシリコン酸化膜32を堆積し、第９段階で第２の
シリコン酸化膜32の表面をＣＭＰにより研磨して平坦化
する。この第９段階までが基板工程である。

【００２８】配線工程の最初の段階である第１０段階で
は、図２(Ａ)に示されるように、コンタクトホール形成
時のマスクとして利用される選択膜としてのポリシリコ
ン膜33が、平坦化された第２のシリコン酸化膜32上に堆
積される。選択膜としては、シリコン酸化膜、およびシ
リコン窒化膜に対するエッチング時の選択性を有し、か
つ、シリコン酸化膜をストッパーとしてエッチング可能
であることが求められる。第１１段階では、シリコン基
板10およびトランスファゲート20に達するコンタクトホ
ールを形成するため、通常のフォトリソグラフィプロセ
スによりレジスト膜によるマスクパターン40を形成し、
第１２段階ではこれをマスクとしてシリコン酸化膜32を
ストッパーとする条件でポリシリコン膜33を異方的にエ
ッチングして図２(Ａ)に示されるような開口33aを形成
する。第１２段階でのエッチング条件は、例えば、平行
平板型反応性イオンエッチング装置を用い、圧力20mTor
rでSF₆, HBrの各ガスをそれぞれ流量36cc/min、8cc/min
で供給し、ＲＦパワーを300W、冷却He圧力を4Torrに設
定する。

【００２９】第１３段階では、マスクパターン40のレジ
ストを灰化した後、さらにポリシリコンを堆積し、異方
的にエッチバックすることにより開口33aの内側に図２
(Ｂ)に示されるようなサイドウォール33bを形成する。
第１３段階でのエッチング条件は、例えば、放電周波数
2.45GHzのＥＣＲプラズマエッチング装置を用い、圧力5
mTorrでCl₂ガスを流量100cc/minで供給し、マイクロ波
パワーを300W、RFパワーを20W、電極温度を20℃に設定
する。

【００３０】第１４段階、第１５段階では、上記のよう
に形成されたポリシリコン膜33をマスクとしてエッチン
グすることによりコンタクトホールを形成する。サイド
ウォール33bを利用して開口33aの径を小さくすることに
より、フォトリソグラフィプロセスにより形成されたマ
スクパターン40をそのまま利用するよりも径の小さいコ
ンタクトホールを形成することができる。

【００３１】第１４段階は、コンタクトホール形成の第
１段階であり、ここではトランスファゲート20以外の部
分に堆積されたシリコン窒化膜31をストッパーとし、か
つ、ポリシリコン膜33に対して十分な選択比が確保でき
る条件でドライエッチングが行われ、ホールがシリコン
窒化膜31に達するまで第２のシリコン酸化膜32がエッチ
ングされる。第１４段階でのエッチング条件は、例え
ば、マグネトロンエッチング装置を用い、圧力30mTorr
でAr, CO, C₄F₈, O₂の各ガスを流量200cc/min, 50cc/mi
n, 12cc/min, 6cc/minで供給し、RFパワーを1500W、冷
却He背圧を3/70Torr(センター/エッジ)、電極温度を20
℃に設定する。第１４段階では、ポリシリコン膜33に対
する選択比を高くするために一酸化炭素を含むガスが用
いられており、第２のシリコン酸化膜32の膜厚のばらつ
きを考慮してエッチング時間は長めに設定される。

【００３２】第１５段階は、コンタクトホール形成の第
２段階であり、ここではポリシリコン膜33をマスクと
し、シリコン基板10に与える影響が小さく、かつ、ポリ
シリコン膜に対して選択比が確保できる条件で、シリコ
ン窒化膜を除去されるまで一酸化炭素を含まないガス系
を用いてドライエッチングが行われる。これにより、シ
リコン窒化膜31と第１のシリコン酸化膜35とがエッチン
グされ、図２(Ｃ)に示されるようにコンタクトホール4
1,42が形成される。第１５段階でのエッチング条件は、
例えば、マグネトロンエッチング装置を用い、圧力40mT
orrでAr, CHF₈, O ₂の各ガスを流量100cc/min, 28cc/mi
n, 12cc/minで供給し、RFパワーを400W、冷却He背圧を3
/70Torr(センター/エッジ)、電極温度を20℃に設定す
る。第１５段階でエッチングされる膜は薄く膜厚のばら
つきの絶対量が小さいため、エッチング時間は余裕を持
たせずに設定される。

【００３３】コンタクトホール41,42をポリシリコンで
埋めてエッチバックによりパッドを形成してビット線に
接続した後、キャパシタ電極の形成等の処理が行われ、
ＤＲＡＭのウェーハプロセス(前工程)が終了する。前工
程が終了すると、動作確認のテストが実行され、パッケ
ージング(後工程)を経て半導体装置として完成する。

【００３４】上述した第１の実施形態によれば、第１４
段階ではシリコン窒化膜31をストッパーとすることによ
りシリコン基板10が一酸化炭素を含むガスに触れるのを
防ぐことができ、第１５段階ではエッチング時間に余裕
を持たせずに設定することによりシリコン基板10がガス
にさらされる時間を最小限に抑えることが可能である。
しかも、第１５段階で用いられるガスは一酸化炭素を含
まないため、シリコン基板10に与えるダメージを小さく
抑えることができる。したがって、半導体装置の性能劣
化や歩留まりの低下を防ぐことができる。

【００３５】図３および図４は、第２の実施形態にかか
る半導体装置の製造方法を示す工程図である。シリコン
基板10上の各ウェル11,12、素子分離領域13,14、トラン
スファゲート20の配置、そして周辺回路領域Ｒpとメモ
リセル領域Ｒmとの分離は第１の実施形態と同一であ
る。

【００３６】第２の実施形態の製造方法は、シリコン基
板10上にトランスファゲート20を形成する第１段階(図
３(Ａ))、保護膜として第１のシリコン酸化膜35を形成
する第２段階(図３(Ｂ))、第１のシリコン酸化膜35上に
異種膜としてシリコン窒化膜37を堆積する第３段階(図
３(Ｂ))、トランスファゲート20の側面にサイドウォー
ル37aを形成する第４段階(図３(C))、周辺回路領域Ｒp
のトランスファゲート20の周囲にｎ形、ｐ形の不純物を
ドーピングする第５段階(図３(C))、第１のシリコン酸
化膜35をストッパーとしてシリコン窒化膜37を除去する
第６段階(図３(Ｃ)〜(Ｄ))、ストッパーとして機能する
シリコン窒化膜31をシリコン基板10の全面に形成する第
７段階(図３(Ｄ))、シリコン基板10の全面にトランスフ
ァゲート20を覆う膜厚の第２のシリコン酸化膜32を堆積
する第８段階(図４(Ａ))、第２のシリコン酸化膜32の表
面を平坦化する第９段階(図４(Ａ))、第２のシリコン酸
化膜32上にポリシリコン膜33を形成する第１０段階(図
４(Ａ))、コンタクトホール形成用のマスク40をフォト
リソグラフィプロセスによりポリシリコン膜33上に形成
する第１１段階(図４(Ａ))、第２のシリコン酸化膜32を
ストッパーとする条件でポリシリコン膜33をエッチング
して開口33aを形成する第１２段階(図４(Ａ))、開口33a
の内側にサイドウォール33bを形成する第１３段階(図４
(Ｂ))、ポリシリコン膜33をマスクとして第２のシリコ
ン酸化膜32をエッチングする第１４段階(図４(Ｃ))、そ
して、ポリシリコン膜33をマスクとしてシリコン窒化膜
31と第１のシリコン酸化膜35とをエッチングする第１５
段階(図４(Ｃ))とを含む。

【００３７】第２の実施形態の製造方法の第１の実施形
態の製造方法との違いは、第３段階で形成される異種膜
が第１の実施形態ではポリシリコン膜であるのに対して
第２の実施形態ではシリコン窒化膜37であること、その
結果、第４段階ではこのシリコン窒化膜37をエッチング
してサイドウォール37aが形成され、第６段階ではサイ
ドウォール37aを形成するシリコン窒化膜37がエッチン
グにより除去される。第１段階は第１の実施形態の対応
する段階と同一であるため、以下、第２段階〜第６段階
について説明する。

【００３８】第２、第３段階では、図３(Ｂ)に示される
ように、シリコン基板10の全面に保護膜として第１のシ
リコン酸化膜35をＣＶＤ法により堆積した後、異種膜と
してシリコン窒化膜37をＣＶＤ法により堆積する。第４
段階では、シリコン窒化膜37を異方的にエッチングする
ことにより、図４(Ｃ)に示されるように、トランスファ
ゲート20の側面にサイドウォール37aを形成する。第４
段階でのエッチング条件は、例えば、放電周波数13.56M
Hzの平行平板型反応性イオンエッチング装置を用い、圧
力40mTorrでCHF₃, O₂ガスをそれぞれ流量67cc/min, 13c
c/minで供給し、下部電極に印加されるRFパワーを350
W、電極間隔を35mm、電極温度を40℃に設定してメイン
エッチングをした後、圧力325mTorrでCHF₃, SF₆ガスを
それぞれ流量10cc/min, 100cc/minで供給し、下部電極
に印加されるRFパワーを140W、電極間隔を20mm、電極温
度を40℃に設定してオーバーエッチングする。このと
き、第１のシリコン酸化膜35の膜厚とサイドウォール37
aの厚さとの合計が、周辺回路領域ＲpのＭＯＳのソース
・ドレインとなる拡散層を形成する際のマスクとして必
要な幅となるようにエッチング時間を調整する。また、
第１のシリコン酸化膜35の膜厚は、第６段階でサイドウ
ォール37aが除去された後にも第１のシリコン酸化膜35
が残存するような厚さに定められる。

【００３９】第５段階では、通常のフォトリソグラフィ
プロセスにより他の領域をマスクして周辺回路領域Ｒp
のｐウェルにｎ形の不純物、ｎウェルにｐ形の不純物を
図３(Ｃ)に矢印で示すように順にイオン注入法によりド
ーピングし、ｐ⁺⁺拡散層16、ｎ⁺⁺拡散層17を周辺回路領
域ＲpのＭＯＳのソース・ドレインとして形成する。サ
イドウォール37aはイオン注入の位置、すなわち各拡散
層16,17とトランスファゲート20との位置関係を制御し
ており、これによりＭＯＳＦＥＴの特性が決定される。

【００４０】第６段階では、第１のシリコン酸化膜35に
対して十分な選択比を確保できる条件でシリコン窒化膜
37で構成されるサイドウォール37aを等方的にエッチン
グして除去する。このときのエッチング条件は、例え
ば、放電周波数2.45GHzのマイクロ波ダウンフローエッ
チング装置を用い、圧力80PaでCF₄, O₂, N₂, Cl₂の各ガ
スをそれぞれ流量270cc/min、270cc/min、80cc/min、17
0cc/minで供給し、マイクロ波パワーを600W、電極温度
を25℃に設定する。

【００４１】第７段階では、図３(Ｄ)に示されるよう
に、メモリセル領域Ｒmの隣接するトランスファゲート2
0の間にコンタクトホールの径より広い間隙ｄを残すよ
うに、かつ、第１４段階のエッチング時のストッパーと
して機能するのに十分な膜厚のシリコン窒化膜31をＣＶ
Ｄ法により全面に形成する。この第７段階以降の処理は
第１の実施形態と同一であるため、説明は省略する。

【００４２】上述した第２の実施形態においても、第１
の実施形態と同様に、シリコン基板がエッチング用のガ
スにさらされる時間を最小限にすると共に、一酸化炭素
を含むガスがシリコン基板10に触れないようにすること
ができ、半導体装置の性能劣化や歩留まりの低下を防ぐ
ことができる。

【００４３】図５および図６は、第３の実施形態にかか
る半導体装置の製造方法を示す工程図である。シリコン
基板10上の各ウェル11,12、素子分離領域13,14、トラン
スファゲート20の配置、そして周辺回路領域Ｒpとメモ
リセル領域Ｒmとの分離は第１の実施形態と同一であ
る。

【００４４】第３の実施形態の製造方法は、シリコン基
板10上にトランスファゲート20を形成する第１段階(図
５(Ａ))、保護膜として第１のシリコン酸化膜35を形成
する第２段階(図５(Ｂ))、第１のシリコン酸化膜35上に
異種膜としてポリシリコン膜36を堆積する第３段階(図
５(Ｂ))、トランスファゲート20の側面にサイドウォー
ル36aを形成する第４段階(図５(Ｃ))、周辺回路領域Ｒp
のトランスファゲート20の周囲にｎ形、ｐ形の不純物を
ドーピングする第５段階(図５(Ｃ))、第１のシリコン酸
化膜35をストッパーとしてポリシリコン膜36を除去する
第６段階(図５(Ｃ)〜(Ｄ))、ストッパーとして機能する
シリコン窒化膜31をシリコン基板10の全面に形成する第
７段階(図５(Ｄ))、シリコン基板10の全面にトランスフ
ァゲート20を覆う膜厚の第２のシリコン酸化膜32を堆積
する第８段階(図６(Ａ))、第２のシリコン酸化膜32の表
面を平坦化する第９段階(図６(Ａ))、第２のシリコン酸
化膜32上に選択膜であるポリシリコン膜33を形成する第
１０段階(図６(Ａ))、コンタクトホール形成用のマスク
40をフォトリソグラフィプロセスによりポリシリコン膜
33上に形成する第１１段階(図６(Ａ))、第２のシリコン
酸化膜32をストッパーとする条件でポリシリコン膜33を
エッチングして開口33aを形成する第１２段階(図６
(Ａ))、開口33aの内側にサイドウォール33bを形成する
第１３段階(図６(Ｂ))、ポリシリコン膜33をマスクとし
て第２のシリコン酸化膜32とシリコン窒化膜31のトラン
スファゲート20上の部分とをエッチングする第１４段階
(図６(Ｃ))、そして、ポリシリコン膜33をマスクとして
シリコン窒化膜31と第１のシリコン酸化膜35とトランス
ファゲート20のオフセットシリコン酸化膜23とをエッチ
ングする第１５段階(図６(Ｃ))とを含む。

【００４５】第３の実施形態の製造方法の第１の実施形
態の製造方法との違いは、第３の実施形態ではトランス
ファゲート20がオフセットシリコン酸化膜23を含む３層
で形成されている点、そしてシリコン窒化膜31の膜厚が
トランスファゲート20上では第１４段階でのエッチング
のストッパーとして機能せず、トランスファゲート20以
外の部分ではストッパーとして機能するよう定められる
点である。第２段階〜第６段階と第８段階〜第１３段階
は第１の実施形態の対応する段階と同一であるため、以
下、第１段階、第７段階、第１４段階、第１５段階につ
いて説明する。

【００４６】トランスファゲート20は、図５(Ａ)に示さ
れるように、シリコン基板10側から順に、ゲート酸化膜
21とゲートポリシリコン膜22、そしてオフセットシリコ
ン酸化膜23とを積層して構成されている。基板工程の第
１段階では、これら３層をシリコン基板10の全面に堆積
した後、通常のフォトリソグラフィ工程によりトランス
ファゲート20の形成部分にレジスト膜を残し、ゲートポ
リシリコン膜22をストッパーとしてオフセットシリコン
酸化膜23をドライエッチングする。レジストを灰化した
後、オフセットシリコン酸化膜23をマスクとしてゲート
ポリシリコン膜22とゲートシリコン酸化膜21とを同時に
ドライエッチングしてトランスファゲート20を形成す
る。

【００４７】なお、オフセットシリコン酸化膜23をマス
クとして利用するのは、薄いレジスト層を用いてトラン
スファゲート20のような大きな段差をエッチングするこ
とにより、レジスト層が欠損するのを避けるためであ
る。露光装置により現像できるレジスト層の厚さは、露
光装置の焦点深度に依存しているが、フォトリソグラフ
ィで形成されるパターンが微細化するほど、露光装置の
解像度を上げるために開口数(ＮＡ)を小さくしなければ
ならず、これにより焦点深度が浅くなる。このように、
微細化が進むほど現像できるレジスト層の厚さは薄くな
るため、段差の大きいエッチングが必要な場合には、上
記のオフセットシリコン酸化膜23のようなマスクが必要
となる。

【００４８】第７段階では、図５(Ｄ)に示されるよう
に、メモリセル領域Ｒmの隣接するトランスファゲート2
0の間にコンタクトホールの径より広い間隙ｄを残すよ
うにシリコン窒化膜31をＣＶＤ法により全面に形成す
る。第３の実施形態では、トランスファゲート20上では
シリコン窒化膜31の下にオフセットシリコン酸化膜23が
形成されているため、トランスファゲート20のゲートポ
リシリコン膜22にコンタクトするためのコンタクトホー
ルはシリコン酸化膜32、シリコン窒化膜31、オフセット
シリコン酸化膜23をエッチングして形成される必要があ
る。ここで、シリコン窒化膜31が全ての領域で第１４段
階のエッチングのストッパーとなるような膜厚である
と、第１５段階のエッチング時にシリコン基板10に達す
るコンタクトホール41が開口する時間内にオフセットシ
リコン酸化膜23をエッチングできない可能性がある。そ
こで、第７段階で堆積されるシリコン窒化膜の厚さは、
トランスファゲート20上では第１４段階でのエッチング
のストッパーとして機能せず、トランスファゲート20以
外の部分ではストッパーとして機能する膜厚に定められ
ている。

【００４９】第１４段階では、トランスファゲート20以
外の部分に堆積されたシリコン窒化膜31をストッパーと
し、かつ、ポリシリコン膜33に対して十分な選択比が確
保できる条件でドライエッチングが行われ、トランスフ
ァゲート20以外の部分では第２のシリコン酸化膜32がエ
ッチングされ、トランスファゲート20上では第２のシリ
コン酸化膜32とシリコン窒化膜31とがエッチングされ
る。エッチング条件は第１の実施形態と同一である。第
２のシリコン酸化膜32の厚さは、トランスファゲート20
上の方が薄いため、トランスファゲート20上ではそれ以
外の部分におけるより早い段階からシリコン窒化膜31に
対するエッチングが開始される。したがって、トランス
ファゲート20上のシリコン窒化膜31がエッチングされて
除去された段階でも、それ以外の部分ではシリコン窒化
膜31の少なくとも一部は残存している。

【００５０】第１５段階では、ポリシリコン膜33をマス
クとし、シリコン窒化膜を除去する条件で一酸化炭素を
含まないガス系を用いてドライエッチングが行われ、ト
ランスファゲート20以外の部分ではシリコン窒化膜31と
第１のシリコン酸化膜35とがエッチングされ、トランス
ファゲート20上では第１のシリコン酸化膜35とオフセッ
トシリコン酸化膜23とがエッチングされて図６(Ｃ)に示
されるようにコンタクトホール41,42が形成される。

【００５１】上述した第３の実施形態においても、第１
の実施形態と同様に、シリコン基板がエッチング用のガ
スにさらされる時間を最小限にすると共に、一酸化炭素
を含むガスがシリコン基板10に触れないようにすること
ができ、半導体装置の性能劣化や歩留まりの低下を防ぐ
ことができる。また、オフセットシリコン酸化膜23をマ
スクにすることにより、微細なトランスファゲート20を
形成することができる。しかも、ストッパーとして機能
するシリコン窒化膜31の膜厚を適宜設定することによ
り、オフセットシリコン酸化膜23を含まない他の実施例
と同様にトランスファゲート20に達するコンタクトホー
ル42とシリコン基板に達するコンタクトホール41とを同
時に形成することができる。

【００５２】なお、上記の各実施形態では、コンタクト
ホール形成の第１段階である第１４段階では一酸化炭素
を含むガスを使用しているが、電極を冷却する等の手段
を講じることにより、一酸化炭素を含まないガスでもポ
リシリコン膜33に対する選択比が高い条件でエッチング
することが可能である。例えば、第１の実施形態の第１
４段階で、マグネトロンエッチング装置を用い、圧力30
mTorr、Ar, C₄F₈, O₂の各ガスをそれぞれ流量500sccm,
12sccm, 8sccmで供給し、RFパワーを1500W、冷却He背圧
を3/70Torr(センター/エッジ)、電極温度を20℃に設定
し、第１５段階では、続けて圧力40mTorr、Ar, CHF₃, O
₂の各ガスをそれぞれ流量100cc/min,28cc/min, 12cc/mi
nで供給し、RFパワーを400W、冷却He背圧を3/70Torr(セ
ンター/エッジ)、電極温度を20℃に設定する。

【００５３】上記のような条件でエッチングを行うこと
により、一酸化炭素を添加したガスを用いる第１の実施
形態とほぼ同様に、ポリシリコン膜33に対するエッチン
グの進行を抑えつつ、コンタクトホール41,42を形成す
ることが可能である。この場合には、有毒な一酸化炭素
ガスに対する除外設備や警報機などが不要となり、製造
設備にかかるコストを抑えることができる。

【００５４】

【発明の効果】以上説明したように、この発明によれ
ば、コンタクトホール形成時のストッパーとしてシリコ
ン基板上にシリコン窒化膜を形成してからシリコン酸化
膜を堆積するようにし、コンタクトホールのエッチング
をシリコン窒化膜までの層を削る第１段階と、シリコン
窒化膜を削る第２段階とに分離したことにより、シリコ
ン基板がガスにさらされる時間を最小限にすることがで
き、しかも、第２段階で使用されるガスには一酸化炭素
が含まれないため、シリコン基板に与えるダメージを小
さく抑えることができる。したがって、製造される半導
体装置の性能を良好に保ち、歩留まりを高く保つことが
できる。

【図面の簡単な説明】

【図１】 第１の実施形態にかかる半導体装置の製造方
法の工程中の基板工程の一部を段階的に示す半導体装置
の拡大断面図。

【図２】 第１の実施形態にかかる半導体装置の製造方
法の工程中の配線工程の一部を段階的に示す半導体装置
の拡大断面図。

【図３】 第２の実施形態にかかる半導体装置の製造方
法の工程中の基板工程の一部を段階的に示す半導体装置
の拡大断面図。

【図４】 第２の実施形態にかかる半導体装置の製造方
法の工程中の配線工程の一部を段階的に示す半導体装置
の拡大断面図。

【図５】 第３の実施形態にかかる半導体装置の製造方
法の工程中の基板工程の一部を段階的に示す半導体装置
の拡大断面図。

【図６】 第３の実施形態にかかる半導体装置の製造方
法の工程中の配線工程の一部を段階的に示す半導体装置
の拡大断面図。

【図７】 従来の半導体装置の製造方法の工程中の基板
工程の一部を段階的に示す半導体装置の拡大断面図。

【図８】 従来の半導体装置の製造方法の工程中の配線
工程の一部を段階的に示す半導体装置の拡大断面図。

【符号の説明】

10 シリコン基板 20 トランスファゲート 32 第２のシリコン酸化膜 31 シリコン窒化膜 35 第１のシリコン酸化膜 41,42 コンタクトホール

フロントページの続き (56)参考文献 特開 平９−283460（ＪＰ，Ａ) 特開 平６−69166（ＪＰ，Ａ) 特開 平９−50986（ＪＰ，Ａ) 特開 平３−178129（ＪＰ，Ａ) 特開 平９−275148（ＪＰ，Ａ) 特開 平７−111328（ＪＰ，Ａ) 特開 平９−121055（ＪＰ，Ａ) 特開 平９−162387（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/768 H01L 21/28 H01L 21/3065

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 シリコン基板上の全面にシリコン窒化膜
   を堆積する段階と、 前記シリコン基板の全面において、前記シリコン窒化膜
   上にシリコン酸化膜を堆積する段階と、 前記シリコン酸化膜上に、シリコン酸化膜とシリコン窒
   化膜とに対するエッチング時の選択性を有し、かつ、シ
   リコン酸化膜をストッパーとしてエッチング可能な選択
   膜を形成する段階と、 コンタクトホール形成用のマスクをフォトリソグラフィ
   プロセスにより前記上選択膜上に形成する段階と、 前記マスクを用い、前記シリコン酸化膜をストッパーと
   する条件で前記選択膜をエッチングして開口を形成する
   段階と、 前記選択膜上に、該選択膜と同一の物質をさらに堆積し
   た後、異方的にエッチバックすることにより前記開口の
   内側にサイドウォールを形成する段階と、 前記選択膜をマスクとし、前記シリコン窒化膜をストッ
   パーとし、かつ、前記選択膜に対して十分な選択比が確
   保できる条件で、ホールが前記シリコン窒化膜に達する
   までドライエッチングするコンタクトホール形成の第１
   段階と、 前記選択膜をマスクとし、前記シリコン基板に与える影
   響が小さく、かつ、前記選択膜に対して選択比が確保で
   きる条件で、前記シリコン窒化膜を除去するまで一酸化
   炭素を含まないガス系を用いてドライエッチングするコ
   ンタクトホール形成の第２段階とを含み、これらの段階
   が順に実行される半導体装置の製造方法であって、 前記シリコン窒化膜の形成段階の前に、前記シリコン基
   板上にトランスファゲートを形成する段階を含み、 前記シリコン窒化膜の堆積段階では、前記トランスファ
   ゲート間に前記コンタクトホールの径より広い間隔を残
   すような膜厚で前記シリコン窒化膜が堆積され、 前記トランスファゲートは、ポリシリコン膜と該ポリシ
   リコン膜上に形成されたシリコン酸化膜とを有し、 前記シリコン窒化膜の膜厚は、前記トランスファゲート
   上では前記コンタクトホール形成の第１段階でのストッ
   パーとして機能せず、前記トランスファゲート以外の部
   分ではストッパーとして機能するよう定められているこ
   とを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記コンタクトホール形成の第１段階で
   は、一酸化炭素を含むガス系を用いてドライエッチング
   することを特徴とする請求項１に記載の半導体装置の製
   造方法。
3. 【請求項３】 前記コンタクトホール形成の第１段階で
   は、一酸化炭素を含まないガス系を用いてドライエッチ
   ングすることを特徴とする請求項１に記載の半導体装置
   の製造方法。