JP2002252349A - パターンの形成方法 - Google Patents
パターンの形成方法Info
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Abstract
(57)【要約】
【課題】半導体装置の製造工程において、ＭＯＳトラン
ジスタのゲート電極のような微細な加工パターンの寸法
を高精度に制御する。 【解決手段】トレンチ素子分離絶縁膜５ｂの段差すなわ
ち下地段差値Ｄ４を算出する。シリコン基板１表面にゲ
ート絶縁膜６、ポリシリ膜７、有機平坦化膜８、レジス
ト膜を積層して形成する。そして、フォトリソグラフィ
の露光・現像で第２レジストマスク９を形成し、スリミ
ングエッチングで有機平坦化膜８を加工し第１レジスト
マスク１０を形成する。第１レジストマスク１０のΔＣ
Ｄ量とＤ４の変化量との関係を調整用曲線として予め求
めておき、調整用曲線に基づいて有機平坦化膜８のスリ
ミング量を決める。そして、これをエッチングマスクに
しＲＩＥで加工パターンであるゲート電極１１を形成す
る。
ジスタのゲート電極のような微細な加工パターンの寸法
を高精度に制御する。 【解決手段】トレンチ素子分離絶縁膜５ｂの段差すなわ
ち下地段差値Ｄ４を算出する。シリコン基板１表面にゲ
ート絶縁膜６、ポリシリ膜７、有機平坦化膜８、レジス
ト膜を積層して形成する。そして、フォトリソグラフィ
の露光・現像で第２レジストマスク９を形成し、スリミ
ングエッチングで有機平坦化膜８を加工し第１レジスト
マスク１０を形成する。第１レジストマスク１０のΔＣ
Ｄ量とＤ４の変化量との関係を調整用曲線として予め求
めておき、調整用曲線に基づいて有機平坦化膜８のスリ
ミング量を決める。そして、これをエッチングマスクに
しＲＩＥで加工パターンであるゲート電極１１を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体装置の製造に用いるパターン
の形成方法に関する。
方法に関し、特に、半導体装置の製造に用いるパターン
の形成方法に関する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタ（ＭＯ
Ｓトランジスタという）等の半導体素子の構造の微細化
及び高密度化は依然として精力的に推し進められてい
る。微細化については、現在では〜０．１５μｍ寸法で
形成される半導体素子が用いられ、この寸法を設計基準
にしたメモリデバイスあるいはロジックデバイス等の半
導体装置が開発検討されてきている。
Ｓトランジスタという）等の半導体素子の構造の微細化
及び高密度化は依然として精力的に推し進められてい
る。微細化については、現在では〜０．１５μｍ寸法で
形成される半導体素子が用いられ、この寸法を設計基準
にしたメモリデバイスあるいはロジックデバイス等の半
導体装置が開発検討されてきている。
【０００３】このような微細化は、半導体装置の高集積
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、半導体素子間を電気的に分離する素子
分離領域は、トレンチ（溝）に絶縁物が埋め込まれて形
成されるようになってきている。すなわち、ＳＴＩ（Ｓ
ｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構
造が用いられるようになってきた。
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、半導体素子間を電気的に分離する素子
分離領域は、トレンチ（溝）に絶縁物が埋め込まれて形
成されるようになってきている。すなわち、ＳＴＩ（Ｓ
ｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構
造が用いられるようになってきた。
【０００４】上記のような微細化において、ＭＯＳトラ
ンジスタのゲート電極のチャネル方向の寸法加工におけ
る制御が非常に重要になる。以下、ＭＯＳトランジスタ
のゲート電極の加工について従来の技術を図６に基づい
て説明する。
ンジスタのゲート電極のチャネル方向の寸法加工におけ
る制御が非常に重要になる。以下、ＭＯＳトランジスタ
のゲート電極の加工について従来の技術を図６に基づい
て説明する。
【０００５】図６は、素子分離領域をＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法
あるいはその変形した方法で形成し、ＭＯＳトランジス
タを作製する場合の工程順の略断面図である。
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法
あるいはその変形した方法で形成し、ＭＯＳトランジス
タを作製する場合の工程順の略断面図である。
【０００６】図６（ａ）に示すように、シリコン基板１
０１表面に素子分離領域１０２を公知のＬＯＣＯＳ法で
形成する。そして、素子活性領域のシリコン基板１０１
表面にゲート絶縁膜１０３を形成する。
０１表面に素子分離領域１０２を公知のＬＯＣＯＳ法で
形成する。そして、素子活性領域のシリコン基板１０１
表面にゲート絶縁膜１０３を形成する。
【０００７】次に、全面に不純物含有の多結晶シリコン
層であるポリシリ膜１０４を形成する。そして、公知の
フォトリソグラフィ技術で、ポリシリ膜１０４表面にレ
ジスト膜１０５を塗布形成する。
層であるポリシリ膜１０４を形成する。そして、公知の
フォトリソグラフィ技術で、ポリシリ膜１０４表面にレ
ジスト膜１０５を塗布形成する。
【０００８】次に、公知のフォトリソグラフィ技術でも
って、レジスト膜１０５にゲート電極パターンを転写す
る。このようにして、図６（ｂ）に示すように、ポリシ
リ膜１０４上にレジストマスク１０６を形成する。
って、レジスト膜１０５にゲート電極パターンを転写す
る。このようにして、図６（ｂ）に示すように、ポリシ
リ膜１０４上にレジストマスク１０６を形成する。
【０００９】次に、公知のドライエッチング技術におい
て、レジストマスク１０６をエッチングマスクにしてポ
リシリ膜１０４をＲＩＥ（反応性イオンエッチング）で
加工する。このようにして、図６（ｃ）に示すようなゲ
ート電極１０７をシリコン基板１０１上にゲート絶縁膜
１０３を介して形成する。
て、レジストマスク１０６をエッチングマスクにしてポ
リシリ膜１０４をＲＩＥ（反応性イオンエッチング）で
加工する。このようにして、図６（ｃ）に示すようなゲ
ート電極１０７をシリコン基板１０１上にゲート絶縁膜
１０３を介して形成する。
【００１０】以後は図示しないが、レジストマスク１０
６ａをアッシングで除去し、ソース・ドレイン用の拡散
層を形成しサリサイド構造にしてＭＯＳトランジスタの
基本構造が完成する。
６ａをアッシングで除去し、ソース・ドレイン用の拡散
層を形成しサリサイド構造にしてＭＯＳトランジスタの
基本構造が完成する。
【００１１】
【発明が解決しようとする課題】本発明者は、微細なＭ
ＯＳトランジスタの作製について種々の検討を行ってき
た。その結果、ＭＯＳトランジスタのゲート電極の幅が
微細になり、その寸法が１００ｎｍ以下になると、ゲー
ト電極の出来上がり寸法が下地の段差に大きく依存する
ことを突き止めた。
ＯＳトランジスタの作製について種々の検討を行ってき
た。その結果、ＭＯＳトランジスタのゲート電極の幅が
微細になり、その寸法が１００ｎｍ以下になると、ゲー
ト電極の出来上がり寸法が下地の段差に大きく依存する
ことを突き止めた。
【００１２】特に、素子分離領域がＳＴＩ構造である
と、ゲート電極の出来上がり寸法のバラツキが増大す
る。このバラツキは、半導体装置の製造におけるロット
間あるいはウェーハ間で顕在化し、製造歩留まりが大幅
に低下するようになる。このゲート電極の寸法バラツキ
による歩留まり低下は、ゲート電極の幅寸法が１００ｎ
ｍ以下になるとより顕著になる。
と、ゲート電極の出来上がり寸法のバラツキが増大す
る。このバラツキは、半導体装置の製造におけるロット
間あるいはウェーハ間で顕在化し、製造歩留まりが大幅
に低下するようになる。このゲート電極の寸法バラツキ
による歩留まり低下は、ゲート電極の幅寸法が１００ｎ
ｍ以下になるとより顕著になる。
【００１３】本発明の目的は、半導体装置の製造工程に
おいて、ＭＯＳトランジスタの微細なゲート電極のよう
な加工パターン寸法を高精度に制御する方法を提供する
ことにある。そして、本発明の他の目的は、このように
微細なＭＯＳトランジスタを簡便に形成する方法を提供
することにある。
おいて、ＭＯＳトランジスタの微細なゲート電極のよう
な加工パターン寸法を高精度に制御する方法を提供する
ことにある。そして、本発明の他の目的は、このように
微細なＭＯＳトランジスタを簡便に形成する方法を提供
することにある。
【００１４】
【課題を解決するための手段】このために本発明のパタ
ーンの形成方法では、半導体基板上に形成した被エッチ
ング膜をレジストマスクを用いてエッチング加工する半
導体装置の製造において、前記被エッチング膜の下層の
段差（以下、下地段差という）を計測し、前記下地段差
値に基づいてフォトリソグラフィの露光・現像後のレジ
ストマスクをドライエッチング（スリミングエッチン
グ）調節する工程と、前記スリミングエッチング調整後
のレジストマスクを用いて、前記被エッチング膜をエッ
チング加工する工程とを含む。ここで、前記下地段差値
と前記フォトリソグラフィの露光・現像後のレジストマ
スクの幅寸法との関係を予め調整用曲線として求めてお
く。
ーンの形成方法では、半導体基板上に形成した被エッチ
ング膜をレジストマスクを用いてエッチング加工する半
導体装置の製造において、前記被エッチング膜の下層の
段差（以下、下地段差という）を計測し、前記下地段差
値に基づいてフォトリソグラフィの露光・現像後のレジ
ストマスクをドライエッチング（スリミングエッチン
グ）調節する工程と、前記スリミングエッチング調整後
のレジストマスクを用いて、前記被エッチング膜をエッ
チング加工する工程とを含む。ここで、前記下地段差値
と前記フォトリソグラフィの露光・現像後のレジストマ
スクの幅寸法との関係を予め調整用曲線として求めてお
く。
【００１５】あるいは、本発明のパターンの形成方法で
は、前記レジストマスクを積層する第１のレジストマス
クと第２のレジストマスクとで構成する。ここで、前記
フォトリソグラフィにおいて、反射防止膜の機能を有す
る第１の有機膜と感光性を有する第２の有機膜とを、こ
の順に前記被エッチング膜表面に形成し、前記第１の有
機膜、前記第２の有機膜から前記第１のレジストマス
ク、第２のレジストマスクをそれぞれ形成する。また、
前記フォトリソグラフィにおいて、前記第１の有機膜は
下地段差の平坦材の機能を有する。
は、前記レジストマスクを積層する第１のレジストマス
クと第２のレジストマスクとで構成する。ここで、前記
フォトリソグラフィにおいて、反射防止膜の機能を有す
る第１の有機膜と感光性を有する第２の有機膜とを、こ
の順に前記被エッチング膜表面に形成し、前記第１の有
機膜、前記第２の有機膜から前記第１のレジストマス
ク、第２のレジストマスクをそれぞれ形成する。また、
前記フォトリソグラフィにおいて、前記第１の有機膜は
下地段差の平坦材の機能を有する。
【００１６】そして、本発明のパターンの形成方法で
は、前記スリミングエッチングでのエッチングガスとし
て塩素（Ｃｌ2 ）と酸素（Ｏ2 ）の混合ガスを用いる。
は、前記スリミングエッチングでのエッチングガスとし
て塩素（Ｃｌ2 ）と酸素（Ｏ2 ）の混合ガスを用いる。
【００１７】あるいは、本発明のパターンの形成方法
は、半導体基板上に形成した被エッチング膜をレジスト
マスクを用いてエッチング加工する半導体装置の製造に
おいて、前記被エッチング膜の下地段差を計測し、前記
下地段差値に基づいて前記被エッチング膜をエッチング
調整し加工する。ここで、前記下地段差値と前記被エッ
チング膜のエッチング後の加工パターンの幅寸法との関
係を予め調整用曲線として求めておき、前記調整用曲線
により前記エッチング調整する。
は、半導体基板上に形成した被エッチング膜をレジスト
マスクを用いてエッチング加工する半導体装置の製造に
おいて、前記被エッチング膜の下地段差を計測し、前記
下地段差値に基づいて前記被エッチング膜をエッチング
調整し加工する。ここで、前記下地段差値と前記被エッ
チング膜のエッチング後の加工パターンの幅寸法との関
係を予め調整用曲線として求めておき、前記調整用曲線
により前記エッチング調整する。
【００１８】そして、本発明のパターンの形成方法で
は、前記被エッチング膜は導電体膜であり、前記被エッ
チング膜をエッチング加工して絶縁ゲート電界効果トラ
ンジスタのゲート電極を形成する。
は、前記被エッチング膜は導電体膜であり、前記被エッ
チング膜をエッチング加工して絶縁ゲート電界効果トラ
ンジスタのゲート電極を形成する。
【００１９】本発明であると、下地段差がある半導体装
置の製造において、その上部に、微細寸法の加工パター
ンを安定して高精度に形成できる。例えば、微細なゲー
ト電極を有するＭＯＳトランジスタを高い再現性のもと
に簡便に形成できる。このようにして、半導体装置の高
集積化あるいは高密度化が促進される。
置の製造において、その上部に、微細寸法の加工パター
ンを安定して高精度に形成できる。例えば、微細なゲー
ト電極を有するＭＯＳトランジスタを高い再現性のもと
に簡便に形成できる。このようにして、半導体装置の高
集積化あるいは高密度化が促進される。
【００２０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図４に基づいて説明する。図１と図２は、本
発明を説明するためのＭＯＳトランジスタのゲート電極
の製造工程順の断面図である。そして、図３と図４は、
後述するように、ゲート電極の加工を制御するのに用い
る基礎データである。
を図１乃至図４に基づいて説明する。図１と図２は、本
発明を説明するためのＭＯＳトランジスタのゲート電極
の製造工程順の断面図である。そして、図３と図４は、
後述するように、ゲート電極の加工を制御するのに用い
る基礎データである。
【００２１】図１（ａ）に示すように、公知のフォトリ
ソグラフィ技術とドライエッチング技術とで、シリコン
基板１表面の所定の領域にパット酸化膜２とマスク窒化
膜３を形成する。そして、マスク窒化膜３をエッチング
マスクにしてシリコン基板１表面をドライエッチングし
トレンチ４を形成する。ここで、トレンチ４の深さは
０．５μｍ程度である。
ソグラフィ技術とドライエッチング技術とで、シリコン
基板１表面の所定の領域にパット酸化膜２とマスク窒化
膜３を形成する。そして、マスク窒化膜３をエッチング
マスクにしてシリコン基板１表面をドライエッチングし
トレンチ４を形成する。ここで、トレンチ４の深さは
０．５μｍ程度である。
【００２２】このトレンチ４の形成後に、図１（ａ）に
示すようにトレンチ底部段差値Ｄ１を計測する。ここ
で、トレンチ底部段差値Ｄ１の計測は針接触式段差測定
法で行う。更に、残存するマスク窒化膜３の膜厚とパッ
ト酸化膜２の膜厚との和の値（以下、窒化膜残膜値とい
う）Ｄ２を公知の光学式膜厚測定法で計測する。
示すようにトレンチ底部段差値Ｄ１を計測する。ここ
で、トレンチ底部段差値Ｄ１の計測は針接触式段差測定
法で行う。更に、残存するマスク窒化膜３の膜厚とパッ
ト酸化膜２の膜厚との和の値（以下、窒化膜残膜値とい
う）Ｄ２を公知の光学式膜厚測定法で計測する。
【００２３】次に、化学気相成長（ＣＶＤ）法でトレン
チ４内を埋め込むようにシリコン酸化膜を堆積させる。
そして、図１（ｂ）に示すように、マスク窒化膜３を研
磨ストッパとした化学機械研磨（ＣＭＰ）法で上記シリ
コン酸化膜を平坦化し、トレンチ４内にトレンチ素子分
離絶縁膜５を形成する。
チ４内を埋め込むようにシリコン酸化膜を堆積させる。
そして、図１（ｂ）に示すように、マスク窒化膜３を研
磨ストッパとした化学機械研磨（ＣＭＰ）法で上記シリ
コン酸化膜を平坦化し、トレンチ４内にトレンチ素子分
離絶縁膜５を形成する。
【００２４】次に、公知のホット燐酸溶液によりマスク
窒化膜３を除去し、更に、希フッ酸溶液でパット酸化膜
２をエッチング除去する。このようにして、図１（ｃ）
に示すように、シリコン基板１表面の所定の領域にトレ
ンチ４に充填したトレンチ素子分離絶縁膜５ａを形成す
る。ここで、トレンチ素子分離絶縁膜５ａの断面形状
は、上記希フッ酸溶液での処理工程でエッチングを受け
るために、トレンチ素子分離絶縁膜５のそれとは異な
る。
窒化膜３を除去し、更に、希フッ酸溶液でパット酸化膜
２をエッチング除去する。このようにして、図１（ｃ）
に示すように、シリコン基板１表面の所定の領域にトレ
ンチ４に充填したトレンチ素子分離絶縁膜５ａを形成す
る。ここで、トレンチ素子分離絶縁膜５ａの断面形状
は、上記希フッ酸溶液での処理工程でエッチングを受け
るために、トレンチ素子分離絶縁膜５のそれとは異な
る。
【００２５】半導体装置の製造工程では、図示しないが
更にシリコン基板の酸化およびイオン注入等が施され、
ウェル層のような拡散層が形成される。そして、ゲート
絶縁膜を形成する前工程では、図２（ａ）に示すよう
に、シリコン基板１表面の酸化膜はフッ酸処理を受けて
全て除去される。このために、トレンチ素子分離絶縁膜
５ａはエッチングされ、トレンチ素子分離絶縁膜５ｂに
変わる。
更にシリコン基板の酸化およびイオン注入等が施され、
ウェル層のような拡散層が形成される。そして、ゲート
絶縁膜を形成する前工程では、図２（ａ）に示すよう
に、シリコン基板１表面の酸化膜はフッ酸処理を受けて
全て除去される。このために、トレンチ素子分離絶縁膜
５ａはエッチングされ、トレンチ素子分離絶縁膜５ｂに
変わる。
【００２６】この図２（ａ）に示す工程で、トレンチ素
子分離絶縁膜５ｂの膜厚すなわちトレンチ分離の絶縁膜
厚値Ｄ３を計測する。この計測は光学式膜厚測定法で行
う。そして、図２（ａ）に示すトレンチ上部段差値Ｄ４
を算出する。ここで、Ｄ４＝Ｄ３−（Ｄ１−Ｄ２）とな
る。
子分離絶縁膜５ｂの膜厚すなわちトレンチ分離の絶縁膜
厚値Ｄ３を計測する。この計測は光学式膜厚測定法で行
う。そして、図２（ａ）に示すトレンチ上部段差値Ｄ４
を算出する。ここで、Ｄ４＝Ｄ３−（Ｄ１−Ｄ２）とな
る。
【００２７】次に、図２（ｂ）に示すように、膜厚が１
ｎｍ程度の酸窒化膜でもってシリコン基板１表面にゲー
ト絶縁膜６を形成する。そして、膜厚が１００ｎｍの多
結晶シリコン膜を堆積し導電体膜であるポリシリ膜７を
全面に形成する。
ｎｍ程度の酸窒化膜でもってシリコン基板１表面にゲー
ト絶縁膜６を形成する。そして、膜厚が１００ｎｍの多
結晶シリコン膜を堆積し導電体膜であるポリシリ膜７を
全面に形成する。
【００２８】次に、図２（ｂ）に示しているように、ポ
リシリ膜７表面に、膜厚が１００ｎｍの有機平坦化膜８
を形成する。ここで、有機平坦化膜８はフォトリソグラ
フィの露光工程で反射防止膜としても機能し、第１の有
機膜となる。
リシリ膜７表面に、膜厚が１００ｎｍの有機平坦化膜８
を形成する。ここで、有機平坦化膜８はフォトリソグラ
フィの露光工程で反射防止膜としても機能し、第１の有
機膜となる。
【００２９】そして、公知のフォトリソグラフィ工程に
おいて、上記の有機平坦化膜８上に膜厚３００ｎｍのフ
ォトレジスト膜を塗布し、このレジスト膜にゲート電極
パターンを転写する。このフォトレジスト膜が第２の有
機膜となる。このようにして図２（ｂ）に示しているよ
うな第２レジストマスク９を形成する。ここで、第２レ
ジストマスク９の幅寸法は１００ｎｍとする。
おいて、上記の有機平坦化膜８上に膜厚３００ｎｍのフ
ォトレジスト膜を塗布し、このレジスト膜にゲート電極
パターンを転写する。このフォトレジスト膜が第２の有
機膜となる。このようにして図２（ｂ）に示しているよ
うな第２レジストマスク９を形成する。ここで、第２レ
ジストマスク９の幅寸法は１００ｎｍとする。
【００３０】次に、第２レジストマスク９をエッチング
マスクにして有機平坦化膜８をドライエッチングしスリ
ミング加工（スリミングエッチング）する。ここで、エ
ッチング装置は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕ
ｐｌｅｄ Ｐｌａｓｍａ）エッチング装置である。そし
て、エッチングガスは塩素（Ｃｌ2 ）と酸素（Ｏ2 ）の
混合ガスである。このスリミング加工で、図２（ｃ）に
示すように、幅寸法が６０ｎｍの第１レジストマスク１
０を形成する。このスリミング加工の工程で第２レジス
トマスク９の側面もエッチングされ、ポリシリ膜７表面
に積層する第２レジストマスク９ａと第１レジストマス
ク１０が形成される。
マスクにして有機平坦化膜８をドライエッチングしスリ
ミング加工（スリミングエッチング）する。ここで、エ
ッチング装置は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕ
ｐｌｅｄ Ｐｌａｓｍａ）エッチング装置である。そし
て、エッチングガスは塩素（Ｃｌ2 ）と酸素（Ｏ2 ）の
混合ガスである。このスリミング加工で、図２（ｃ）に
示すように、幅寸法が６０ｎｍの第１レジストマスク１
０を形成する。このスリミング加工の工程で第２レジス
トマスク９の側面もエッチングされ、ポリシリ膜７表面
に積層する第２レジストマスク９ａと第１レジストマス
ク１０が形成される。
【００３１】ここで、本発明では、図３に示しているよ
うに上述したトレンチ上部段差値Ｄ４が変化したとき
の、上記第１レジストマスク１０の幅寸法の変化すなわ
ちＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｎｓｉｏｎ）シ
フト量を予め計測しておく。そして、このＣＤシフト量
とＤ４変化量の関係を調整用曲線として用いる。図３
は、横軸に上述した値Ｄ４の変化量を示す。そして、縦
軸に所定の設計値（例えば、上記の１００ｎｍ）からの
ＣＤシフト量（ΔＣＤともいう）を示す。図３に示すよ
うに、Ｄ４とΔＣＤの関係は比例関係にある。ここで、
第２の有機膜である有機平坦化膜８が下地段差を完全に
平坦化すると、上記のＤ４とΔＣＤの関係が非常に高精
度に決定できるようになる。
うに上述したトレンチ上部段差値Ｄ４が変化したとき
の、上記第１レジストマスク１０の幅寸法の変化すなわ
ちＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｎｓｉｏｎ）シ
フト量を予め計測しておく。そして、このＣＤシフト量
とＤ４変化量の関係を調整用曲線として用いる。図３
は、横軸に上述した値Ｄ４の変化量を示す。そして、縦
軸に所定の設計値（例えば、上記の１００ｎｍ）からの
ＣＤシフト量（ΔＣＤともいう）を示す。図３に示すよ
うに、Ｄ４とΔＣＤの関係は比例関係にある。ここで、
第２の有機膜である有機平坦化膜８が下地段差を完全に
平坦化すると、上記のＤ４とΔＣＤの関係が非常に高精
度に決定できるようになる。
【００３２】そして、上記のスリミング加工の工程に入
る前にＤ４を評価する。そして、図３に示す調整用曲線
に基づいてΔＣＤを見積もり有機平坦化膜８のスリミン
グ量を決める。ここで、上記スリミング量の調整は、Ｉ
ＣＰ装置のエッチングパワーを変化させることで容易に
行える。通常、スリミングエッチングにおいて、図４に
示すように、エッチングパワーを増加させるとスリミン
グ量は反比例して減少する。図４では、横軸に上記エッ
チングパワー変化量とＣＤシフト量（スリミング量に相
当）の関係として示している。
る前にＤ４を評価する。そして、図３に示す調整用曲線
に基づいてΔＣＤを見積もり有機平坦化膜８のスリミン
グ量を決める。ここで、上記スリミング量の調整は、Ｉ
ＣＰ装置のエッチングパワーを変化させることで容易に
行える。通常、スリミングエッチングにおいて、図４に
示すように、エッチングパワーを増加させるとスリミン
グ量は反比例して減少する。図４では、横軸に上記エッ
チングパワー変化量とＣＤシフト量（スリミング量に相
当）の関係として示している。
【００３３】次に、６０ｎｍの幅寸法の第１レジストマ
スク１０を形成する場合の具体的な上記一連の方法につ
いて説明する。上記のＤ４が２０ｎｍとする。この場合
には図３の調整用曲線よりΔＣＤは３ｎｍとなる。そこ
で、スリミングエッチング工程では、図４に従ってエッ
チングパワーを基準のエッチングパワー値より２５Ｗ減
少させる。このようにすると、図４に示すように、スリ
ミングエッチング後のΔＣＤは−３ｎｍとなる。このよ
うな調整で、出来上がりの第２レジストマスク９ａおよ
び第１レジストマスク１０の幅寸法は、上述したような
下地段差に関係なく６０ｎｍに制御することが可能にな
る。
スク１０を形成する場合の具体的な上記一連の方法につ
いて説明する。上記のＤ４が２０ｎｍとする。この場合
には図３の調整用曲線よりΔＣＤは３ｎｍとなる。そこ
で、スリミングエッチング工程では、図４に従ってエッ
チングパワーを基準のエッチングパワー値より２５Ｗ減
少させる。このようにすると、図４に示すように、スリ
ミングエッチング後のΔＣＤは−３ｎｍとなる。このよ
うな調整で、出来上がりの第２レジストマスク９ａおよ
び第１レジストマスク１０の幅寸法は、上述したような
下地段差に関係なく６０ｎｍに制御することが可能にな
る。
【００３４】次に、上記の第２レジストマスク９ａと第
１レジストマスク１０をエッチングマスクにして、ポリ
シリ膜７をＲＩＥで加工する。このようにして、図２
（ｄ）に示しているように、シリコン基板１上にゲート
絶縁膜６を介してゲート電極１１を形成する。この加工
では、マルチチャンバー構成のＩＣＰ装置において、上
記スリミングエッチングに用いたのとは別のチャンバー
内での２ステップエッチングで行う。この時、第１ステ
ップのエッチングガスとしては、Ｃｌ2 、ＨＢｒ、Ｏ2
の混合ガスを用いる。そして、第２ステップのエッチン
グガスとしては、ＨＢｒ、Ｏ2 の混合ガスを用いる。以
後の工程で、従来の技術で触れたようにサリサイド構造
のゲート電極とする。
１レジストマスク１０をエッチングマスクにして、ポリ
シリ膜７をＲＩＥで加工する。このようにして、図２
（ｄ）に示しているように、シリコン基板１上にゲート
絶縁膜６を介してゲート電極１１を形成する。この加工
では、マルチチャンバー構成のＩＣＰ装置において、上
記スリミングエッチングに用いたのとは別のチャンバー
内での２ステップエッチングで行う。この時、第１ステ
ップのエッチングガスとしては、Ｃｌ2 、ＨＢｒ、Ｏ2
の混合ガスを用いる。そして、第２ステップのエッチン
グガスとしては、ＨＢｒ、Ｏ2 の混合ガスを用いる。以
後の工程で、従来の技術で触れたようにサリサイド構造
のゲート電極とする。
【００３５】上述したΔＣＤの調整では、エッチングパ
ワーを調整制御した。ここで、エッチングパワーの調整
の代わりに、エッチング時間の調整あるいはエッチング
ガス流量を調整制御してもよい。
ワーを調整制御した。ここで、エッチングパワーの調整
の代わりに、エッチング時間の調整あるいはエッチング
ガス流量を調整制御してもよい。
【００３６】本発明により、下地段差が微小であれ変化
する半導体装置の製造において、その上部に、微細寸法
のゲート電極を有するＭＯＳトランジスタを高い精度の
下に安定して形成できる。
する半導体装置の製造において、その上部に、微細寸法
のゲート電極を有するＭＯＳトランジスタを高い精度の
下に安定して形成できる。
【００３７】上述した実施の形態では、下地段差を予め
評価し、その評価値に合わせてレジストマスクの幅寸法
を制御した。この他、上述した下地段差を評価した後、
上述したポリシリ膜加工の工程で、加工寸法を制御して
もよい。このような場合を次に第２の実施の形態として
図５に基づいて説明する。図５は、上述したトレンチ上
部段差値Ｄ４が変化したときの、出来上がりのゲート電
極の模式的な断面図である。ここで、図５（ａ）は、Ｄ
４が−２ｎｍ、０ｎｍ、＋２ｎｍの時の各条件での出来
上がりのゲート電極の断面図である。そして、図５
（ｂ）は、ポリシリ膜をＲＩＥで加工するプラズマパワ
ーを基準パワー値から−１５０Ｗ、０Ｗ、＋１５０Ｗと
し、Ｄ４を−２ｎｍ、０ｎｍ、＋２ｎｍとした時の、各
条件で形成される出来上がりのゲート電極の断面のマッ
プ図である。なお、ポリシリ膜のＲＩＥによる加工は、
第１の実施の形態で説明したものと同じである。
評価し、その評価値に合わせてレジストマスクの幅寸法
を制御した。この他、上述した下地段差を評価した後、
上述したポリシリ膜加工の工程で、加工寸法を制御して
もよい。このような場合を次に第２の実施の形態として
図５に基づいて説明する。図５は、上述したトレンチ上
部段差値Ｄ４が変化したときの、出来上がりのゲート電
極の模式的な断面図である。ここで、図５（ａ）は、Ｄ
４が−２ｎｍ、０ｎｍ、＋２ｎｍの時の各条件での出来
上がりのゲート電極の断面図である。そして、図５
（ｂ）は、ポリシリ膜をＲＩＥで加工するプラズマパワ
ーを基準パワー値から−１５０Ｗ、０Ｗ、＋１５０Ｗと
し、Ｄ４を−２ｎｍ、０ｎｍ、＋２ｎｍとした時の、各
条件で形成される出来上がりのゲート電極の断面のマッ
プ図である。なお、ポリシリ膜のＲＩＥによる加工は、
第１の実施の形態で説明したものと同じである。
【００３８】第２の実施の形態では、第１の実施の形態
で説明した図２（ｃ）の工程まではほぼ同一である。こ
こで、第１の実施の形態と異なるのは、図３を用いた第
１レジストマスク１０の幅寸法調整が施されていない点
である。
で説明した図２（ｃ）の工程まではほぼ同一である。こ
こで、第１の実施の形態と異なるのは、図３を用いた第
１レジストマスク１０の幅寸法調整が施されていない点
である。
【００３９】Ｄ４が−２ｎｍ、０ｎｍ、＋２ｎｍと変化
すると、出来上がりのゲート電極の断面形状は、図５
（ａ）に示すように変化し、その幅寸法は増加する。ま
た、図５（ｂ）に示すように、プラズマパワーが増加す
ると、ゲート電極の幅寸法は減少する。そこで、図５
（ｂ）において、ゲート電極の断面に斜線を施している
ところの条件が調整条件となる。
すると、出来上がりのゲート電極の断面形状は、図５
（ａ）に示すように変化し、その幅寸法は増加する。ま
た、図５（ｂ）に示すように、プラズマパワーが増加す
ると、ゲート電極の幅寸法は減少する。そこで、図５
（ｂ）において、ゲート電極の断面に斜線を施している
ところの条件が調整条件となる。
【００４０】上述したゲート電極の幅寸法の調整では、
プラズマパワーを調整制御した。ここで、プラズマパワ
ーの調整の代わりに、エッチング時間の調整あるいはエ
ッチングガス流量を調整制御してもよい。
プラズマパワーを調整制御した。ここで、プラズマパワ
ーの調整の代わりに、エッチング時間の調整あるいはエ
ッチングガス流量を調整制御してもよい。
【００４１】この第２の実施の形態でも、第１の実施の
形態と同様に、下地段差がある半導体装置の製造におい
て、その上部に、微細寸法のゲート電極を有するＭＯＳ
トランジスタを高い精度の下に安定して形成できる。
形態と同様に、下地段差がある半導体装置の製造におい
て、その上部に、微細寸法のゲート電極を有するＭＯＳ
トランジスタを高い精度の下に安定して形成できる。
【００４２】以上の実施の形態では、ＭＯＳトランジス
タのゲート電極を形成する場合について説明した。本発
明の適用はこれに限定されるものでない。本発明は、そ
の他にコンタクト孔の形成、配線層の形成においても同
様に適用できる。
タのゲート電極を形成する場合について説明した。本発
明の適用はこれに限定されるものでない。本発明は、そ
の他にコンタクト孔の形成、配線層の形成においても同
様に適用できる。
【００４３】なお、本発明は、上記の実施の形態に限定
されず、本発明の技術思想の範囲内において、実施の形
態が適宜変更され得る。
されず、本発明の技術思想の範囲内において、実施の形
態が適宜変更され得る。
【００４４】
【発明の効果】以上に説明したように、本発明の特徴と
なるパターンの形成方法の要部では、半導体基板上に形
成した被エッチング膜をレジストマスクを用いてエッチ
ング加工する半導体装置の製造において、被エッチング
膜の下地段差を計測し、この下地段差値に基づいてフォ
トリソグラフィの露光・現像後のレジストマスクをスリ
ミングエッチング調節する。そして、このスリミングエ
ッチング調整後のレジストマスクを用いて、被エッチン
グ膜をエッチング加工する。ここで、下地段差値とフォ
トリソグラフィの露光・現像後のレジストマスクの幅寸
法との関係を予め調整用曲線として求めておく。
なるパターンの形成方法の要部では、半導体基板上に形
成した被エッチング膜をレジストマスクを用いてエッチ
ング加工する半導体装置の製造において、被エッチング
膜の下地段差を計測し、この下地段差値に基づいてフォ
トリソグラフィの露光・現像後のレジストマスクをスリ
ミングエッチング調節する。そして、このスリミングエ
ッチング調整後のレジストマスクを用いて、被エッチン
グ膜をエッチング加工する。ここで、下地段差値とフォ
トリソグラフィの露光・現像後のレジストマスクの幅寸
法との関係を予め調整用曲線として求めておく。
【００４５】本発明により、下地段差がある被エッチン
グ膜の加工において、被エッチング膜からなる微細寸法
の加工パターンを安定して高精度に形成できる。例え
ば、微細なゲート電極を有するＭＯＳトランジスタを高
い再現性のもとに簡便に形成できる。
グ膜の加工において、被エッチング膜からなる微細寸法
の加工パターンを安定して高精度に形成できる。例え
ば、微細なゲート電極を有するＭＯＳトランジスタを高
い再現性のもとに簡便に形成できる。
【００４６】このようにして、半導体装置の製造工程に
おいて、高集積化あるいは高密度化が促進される。
おいて、高集積化あるいは高密度化が促進される。
【図１】本発明の第１の実施の形態を説明するためのＭ
ＯＳトランジスタのゲート電極の形成工程順の断面図で
ある。
ＯＳトランジスタのゲート電極の形成工程順の断面図で
ある。
【図２】上記工程の続きを説明するためのゲート電極の
形成工程順の断面図である。
形成工程順の断面図である。
【図３】本発明で用いる調整用曲線であるレジストマス
ク寸法変化量の下地段差変化量依存性のグラフである。
ク寸法変化量の下地段差変化量依存性のグラフである。
【図４】本発明で用いるレジストマスク寸法変化量のエ
ッチングパワー変化量依存性のグラフである。
ッチングパワー変化量依存性のグラフである。
【図５】本発明の第２の実施の形態を説明するためのゲ
ート電極の断面図である。
ート電極の断面図である。
【図６】従来の技術を説明するためのＭＯＳトランジス
タのゲート電極の形成工程順の断面図である。
タのゲート電極の形成工程順の断面図である。
１ シリコン基板 ２ パット酸化膜 ３ マスク窒化膜 ４ トレンチ ５，５ａ，５ｂ トレンチ素子分離絶縁膜 ６ ゲート絶縁膜 ７ ポリシリ膜 ８ 有機平坦化膜 ９，９ａ 第２レジストマスク １０ 第１レジストマスク １１ ゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 CC05 DD65 DD71 GG09 GG10 GG14 HH14 5F004 BA01 DA04 DA26 DB02 DB26 EA02 EB02 5F033 HH04 QQ02 QQ08 QQ13 QQ15 QQ29 VV06 XX03 5F140 AA39 BD09 BF01 BF04 BG38 BG39 CB04 CE11
Claims (9)
- 【請求項１】 半導体基板上に形成した被エッチング膜
をレジストマスクを用いてエッチング加工する半導体装
置の製造において、前記被エッチング膜の下層の段差
（以下、下地段差という）を計測し、前記下地段差値に
基づいてフォトリソグラフィの露光・現像後のレジスト
マスクをドライエッチング（以下、スリミングエッチン
グという）調節する工程と、 前記スリミングエッチング調整後のレジストマスクを用
いて、前記被エッチング膜をエッチング加工する工程
と、を含むことを特徴とするパターンの形成方法。 - 【請求項２】 前記下地段差値と前記フォトリソグラフ
ィの露光・現像後のレジストマスクの寸法との関係を予
め調整用曲線として求めておき、前記調整用曲線により
前記スリミングエッチング調整を行うことを特徴とする
請求項１記載のパターンの形成方法。 - 【請求項３】 積層する第１のレジストマスクと第２の
レジストマスクとで前記レジストマスクを構成すること
を特徴とする請求項１または請求項２記載のパターンの
形成方法。 - 【請求項４】 前記フォトリソグラフィにおいて、反射
防止膜の機能を有する第１の有機膜と感光性を有する第
２の有機膜とを、この順に前記被エッチング膜表面に形
成し、前記第１の有機膜、前記第２の有機膜から前記第
１のレジストマスク、第２のレジストマスクをそれぞれ
形成することを特徴とする請求項３記載のパターンの形
成方法。 - 【請求項５】 前記フォトリソグラフィにおいて、前記
第１の有機膜が下地段差の平坦材の機能を有することを
特徴とする請求項４記載のパターンの形成方法。 - 【請求項６】 前記スリミングエッチングでのエッチン
グガスとして塩素（Ｃｌ2 ）と酸素（Ｏ2 ）の混合ガス
を用いることを特徴とする請求項１から請求項５のうち
１つの請求項に記載のパターンの形成方法。 - 【請求項７】 半導体基板上に形成した被エッチング膜
をレジストマスクを用いてエッチング加工する半導体装
置の製造において、前記被エッチング膜の下地段差を計
測し、前記下地段差値に基づいて前記被エッチング膜を
エッチング調整し加工することを特徴とするパターンの
形成方法。 - 【請求項８】 前記下地段差値と前記被エッチング膜の
エッチング後の加工パターンの寸法との関係を予め調整
用曲線として求めておき、前記調整用曲線により前記エ
ッチング調整することを特徴とする請求項7記載のパタ
ーンの形成方法。 - 【請求項９】 前記被エッチング膜は導電体膜であり、
前記被エッチング膜をエッチング加工して絶縁ゲート電
界効果トランジスタのゲート電極を形成することを特徴
とする請求項１から請求項８のうち１つの請求項に記載
のパターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050814A JP2002252349A (ja) | 2001-02-26 | 2001-02-26 | パターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050814A JP2002252349A (ja) | 2001-02-26 | 2001-02-26 | パターンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002252349A true JP2002252349A (ja) | 2002-09-06 |
Family
ID=18911721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001050814A Pending JP2002252349A (ja) | 2001-02-26 | 2001-02-26 | パターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002252349A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1319121C (zh) * | 2003-11-28 | 2007-05-30 | 海力士半导体有限公司 | 半导体器件的校准图形形成方法 |
| JP2007281248A (ja) * | 2006-04-07 | 2007-10-25 | Hitachi Ltd | 半導体装置の製造方法 |
| CN102339733A (zh) * | 2010-07-16 | 2012-02-01 | 中芯国际集成电路制造(上海)有限公司 | 控制不平坦硅片表面上的图形的关键尺寸的方法 |
| CN107783377A (zh) * | 2016-08-29 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 曝光方法、光刻方法及半导体制造方法 |
-
2001
- 2001-02-26 JP JP2001050814A patent/JP2002252349A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1319121C (zh) * | 2003-11-28 | 2007-05-30 | 海力士半导体有限公司 | 半导体器件的校准图形形成方法 |
| JP2007281248A (ja) * | 2006-04-07 | 2007-10-25 | Hitachi Ltd | 半導体装置の製造方法 |
| CN102339733A (zh) * | 2010-07-16 | 2012-02-01 | 中芯国际集成电路制造(上海)有限公司 | 控制不平坦硅片表面上的图形的关键尺寸的方法 |
| CN107783377A (zh) * | 2016-08-29 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 曝光方法、光刻方法及半导体制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
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