JPH07245402A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07245402A JPH07245402A JP5991594A JP5991594A JPH07245402A JP H07245402 A JPH07245402 A JP H07245402A JP 5991594 A JP5991594 A JP 5991594A JP 5991594 A JP5991594 A JP 5991594A JP H07245402 A JPH07245402 A JP H07245402A
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- film
- forming
- pattern
- etching
- silicon
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Abstract
(57)【要約】
【目的】 フォトリソグラフィ技術による加工寸法限界
以下に微細化されたゲート電極を形成する。 【構成】 多結晶シリコン膜２１上にシリコン酸化膜２
２を介して形成された多結晶シリコン膜２３の壁面２３
ａ上に、異方性エッチングによる側壁形成技術により窒
化シリコンの側壁状パターン２６を形成する。そして、
この窒化シリコンの側壁状パターン２６をエッチングマ
スクとしてシリコン酸化膜２２及び多結晶シリコン膜２
１を順次選択的に異方性エッチングし、ゲート電極パタ
ーン２１を形成する。
以下に微細化されたゲート電極を形成する。 【構成】 多結晶シリコン膜２１上にシリコン酸化膜２
２を介して形成された多結晶シリコン膜２３の壁面２３
ａ上に、異方性エッチングによる側壁形成技術により窒
化シリコンの側壁状パターン２６を形成する。そして、
この窒化シリコンの側壁状パターン２６をエッチングマ
スクとしてシリコン酸化膜２２及び多結晶シリコン膜２
１を順次選択的に異方性エッチングし、ゲート電極パタ
ーン２１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、フォトリソグラフィ（光露光）技術による
露光限界よりも幅の狭い電極や配線等の膜を有する半導
体装置を製造するために用いて好適なものである。
関し、特に、フォトリソグラフィ（光露光）技術による
露光限界よりも幅の狭い電極や配線等の膜を有する半導
体装置を製造するために用いて好適なものである。
【０００２】
【従来の技術】従来、半導体装置の製造プロセスにおい
ては、例えば電極や配線等の導電性膜のパターンを形成
するためにフォトリソグラフィ技術が用いられている。
このフォトリソグラフィ技術による従来のＭＯＳトラン
ジスタのゲート電極パターンの形成方法を図４を参照し
て説明する。
ては、例えば電極や配線等の導電性膜のパターンを形成
するためにフォトリソグラフィ技術が用いられている。
このフォトリソグラフィ技術による従来のＭＯＳトラン
ジスタのゲート電極パターンの形成方法を図４を参照し
て説明する。
【０００３】まず、図４（ａ）に示すように、シリコン
基板１０１の表面にゲート酸化膜である熱酸化膜１０２
及びゲート電極材料である多結晶シリコン膜１０３をそ
れぞれ形成した後、フォトレジスト１０４を全面に塗布
する。
基板１０１の表面にゲート酸化膜である熱酸化膜１０２
及びゲート電極材料である多結晶シリコン膜１０３をそ
れぞれ形成した後、フォトレジスト１０４を全面に塗布
する。
【０００４】次に、図４（ｂ）に示すように、露光・現
像を行うことによりフォトレジスト１０４を選択的に除
去し、ゲート電極パターンに対応したフォトレジストパ
ターン１０４′を形成する。
像を行うことによりフォトレジスト１０４を選択的に除
去し、ゲート電極パターンに対応したフォトレジストパ
ターン１０４′を形成する。
【０００５】次に、図４（ｃ）に示すように、フォトレ
ジストパターン１０４′をマスクとして多結晶シリコン
膜１０３を異方性エッチングする。
ジストパターン１０４′をマスクとして多結晶シリコン
膜１０３を異方性エッチングする。
【０００６】次に、図４（ｄ）に示すように、フォトレ
ジストパターン１０４′を除去して、多結晶シリコン膜
１０３によるゲート電極１０５を残す。
ジストパターン１０４′を除去して、多結晶シリコン膜
１０３によるゲート電極１０５を残す。
【０００７】
【発明が解決しようとする課題】以上に述べた工程によ
って形成されたゲート電極１０５の幅ｗ2 は、フォトリ
ソグラフィ技術によりパターニングされたフォトレジス
トパターン１０４′の幅ｗ1 と実質的に同じである。こ
のため、この従来のフォトリソグラフィ技術により形成
されるゲート電極１０５の幅ｗ2 は、フォトレジスト１
０４を露光する際の解像力、即ち、分解能と焦点深度
（ＤＯＦ）によって決定される加工寸法限界である０．
３〜０．５μｍよりも小さくすることはできなかった。
って形成されたゲート電極１０５の幅ｗ2 は、フォトリ
ソグラフィ技術によりパターニングされたフォトレジス
トパターン１０４′の幅ｗ1 と実質的に同じである。こ
のため、この従来のフォトリソグラフィ技術により形成
されるゲート電極１０５の幅ｗ2 は、フォトレジスト１
０４を露光する際の解像力、即ち、分解能と焦点深度
（ＤＯＦ）によって決定される加工寸法限界である０．
３〜０．５μｍよりも小さくすることはできなかった。
【０００８】また、従来のフォトリソグラフィ技術で
は、段差の近くに幅の狭い膜を形成することは、焦点深
度の限界から特に困難であった。
は、段差の近くに幅の狭い膜を形成することは、焦点深
度の限界から特に困難であった。
【０００９】なお、ゲート電極１０５を形成する際に、
等方性エッチングを用いて多結晶シリコン膜１０３をフ
ォトレジストパターン１０４′の輪郭よりも内側へオー
バーエッチングする方法も考えられるが、この方法では
ゲート電極１０５の寸法制御性及び位置制御性が非常に
悪かった。
等方性エッチングを用いて多結晶シリコン膜１０３をフ
ォトレジストパターン１０４′の輪郭よりも内側へオー
バーエッチングする方法も考えられるが、この方法では
ゲート電極１０５の寸法制御性及び位置制御性が非常に
悪かった。
【００１０】即ち、従来のフォトリソグラフィ技術によ
るゲート電極等の形成方法によっては、半導体装置自体
のより一層の微細化及び高集積化を達成することができ
なかった。
るゲート電極等の形成方法によっては、半導体装置自体
のより一層の微細化及び高集積化を達成することができ
なかった。
【００１１】そこで、本発明の目的は、フォトリソグラ
フィ技術による加工寸法限界以下に微細化されたゲート
電極、配線等の膜を形成することのできる半導体装置の
製造方法を提供することである。
フィ技術による加工寸法限界以下に微細化されたゲート
電極、配線等の膜を形成することのできる半導体装置の
製造方法を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
第１の膜を形成する工程と、上記第１の膜の上に第２の
膜を形成する工程と、上記第２の膜の上に第３の膜を形
成する工程と、上記第３の膜を選択的にエッチングし
て、上記半導体基板の基板面に対して実質的に垂直な壁
面を上記第３の膜に形成する工程と、しかる後、上記第
１〜第３のいずれの膜に対してもエッチング選択比を大
きくとることが可能な第４の膜を全面に形成する工程
と、上記第４の膜を異方性エッチングして、上記第３の
膜の上記壁面上に上記第４の膜の側壁状パターンを形成
する工程と、しかる後、上記第３の膜を除去する工程
と、しかる後、上記第４の膜の上記側壁状パターンをマ
スクとして上記第２の膜及び上記第１の膜をそれぞれ選
択的にエッチングする工程とを備えている。
に、本発明の半導体装置の製造方法は、半導体基板上に
第１の膜を形成する工程と、上記第１の膜の上に第２の
膜を形成する工程と、上記第２の膜の上に第３の膜を形
成する工程と、上記第３の膜を選択的にエッチングし
て、上記半導体基板の基板面に対して実質的に垂直な壁
面を上記第３の膜に形成する工程と、しかる後、上記第
１〜第３のいずれの膜に対してもエッチング選択比を大
きくとることが可能な第４の膜を全面に形成する工程
と、上記第４の膜を異方性エッチングして、上記第３の
膜の上記壁面上に上記第４の膜の側壁状パターンを形成
する工程と、しかる後、上記第３の膜を除去する工程
と、しかる後、上記第４の膜の上記側壁状パターンをマ
スクとして上記第２の膜及び上記第１の膜をそれぞれ選
択的にエッチングする工程とを備えている。
【００１３】本発明の一態様では、半導体基板上に第１
の膜を形成する工程と、上記第１の膜の上に第２の膜を
形成する工程と、上記第２の膜の上に第３の膜を形成す
る工程と、上記第３の膜を選択的にエッチングして、上
記半導体基板の基板面に対して実質的に垂直な壁面を上
記第３の膜に形成する工程と、しかる後、上記第２及び
第３のいずれの膜に対してもエッチング選択比を大きく
とることが可能な第４の膜を全面に形成する工程と、上
記第４の膜を異方性エッチングして、上記第３の膜の上
記壁面上に上記第４の膜の側壁状パターンを形成する工
程と、しかる後、上記第３の膜を除去する工程と、しか
る後、上記第１及び第２のいずれの膜に対してもエッチ
ング選択比を大きくとることが可能な第５の膜を全面に
形成する工程と、上記第５の膜を異方性エッチングし
て、上記第４の膜の上記側壁状パターンを被覆する上記
第５の膜の被覆パターンを形成する工程と、しかる後、
上記第５の膜の上記被覆パターンをマスクとして上記第
２の膜及び上記第１の膜をそれぞれ選択的にエッチング
する工程とを備えている。
の膜を形成する工程と、上記第１の膜の上に第２の膜を
形成する工程と、上記第２の膜の上に第３の膜を形成す
る工程と、上記第３の膜を選択的にエッチングして、上
記半導体基板の基板面に対して実質的に垂直な壁面を上
記第３の膜に形成する工程と、しかる後、上記第２及び
第３のいずれの膜に対してもエッチング選択比を大きく
とることが可能な第４の膜を全面に形成する工程と、上
記第４の膜を異方性エッチングして、上記第３の膜の上
記壁面上に上記第４の膜の側壁状パターンを形成する工
程と、しかる後、上記第３の膜を除去する工程と、しか
る後、上記第１及び第２のいずれの膜に対してもエッチ
ング選択比を大きくとることが可能な第５の膜を全面に
形成する工程と、上記第５の膜を異方性エッチングし
て、上記第４の膜の上記側壁状パターンを被覆する上記
第５の膜の被覆パターンを形成する工程と、しかる後、
上記第５の膜の上記被覆パターンをマスクとして上記第
２の膜及び上記第１の膜をそれぞれ選択的にエッチング
する工程とを備えている。
【００１４】本発明の一態様では、上記第１の膜が導電
性を有する膜である。
性を有する膜である。
【００１５】本発明の一態様では、上記第１の膜及び上
記第３の膜が多結晶シリコン膜であり、上記第２の膜が
シリコン酸化膜であり、上記第４の膜がシリコン窒化膜
である。
記第３の膜が多結晶シリコン膜であり、上記第２の膜が
シリコン酸化膜であり、上記第４の膜がシリコン窒化膜
である。
【００１６】本発明の一態様では、上記第１の膜及び上
記第３の膜が多結晶シリコン膜であり、上記第２の膜が
シリコン酸化膜であり、上記第４の膜及び上記第５の膜
がシリコン窒化膜である。
記第３の膜が多結晶シリコン膜であり、上記第２の膜が
シリコン酸化膜であり、上記第４の膜及び上記第５の膜
がシリコン窒化膜である。
【００１７】本発明の一態様では、半導体基板上に第１
の膜を形成する工程と、上記第１の膜の上に上記第１の
膜とは異なる材料の第２の膜を形成する工程と、上記第
２の膜を選択的にエッチングして、上記半導体基板の基
板面に対して実質的に垂直な壁面を上記第２の膜に形成
する工程と、しかる後、上記第１及び第２のいずれの膜
に対してもエッチング選択比を大きくとることが可能な
第３の膜を全面に形成する工程と、上記第３の膜を異方
性エッチングして、上記第２の膜の上記壁面上に上記第
３の膜の側壁状パターンを形成する工程と、しかる後、
上記第２の膜を除去する工程と、しかる後、上記第３の
膜の上記側壁状パターンをマスクとして上記第１の膜を
選択的にエッチングする工程とを備えている。
の膜を形成する工程と、上記第１の膜の上に上記第１の
膜とは異なる材料の第２の膜を形成する工程と、上記第
２の膜を選択的にエッチングして、上記半導体基板の基
板面に対して実質的に垂直な壁面を上記第２の膜に形成
する工程と、しかる後、上記第１及び第２のいずれの膜
に対してもエッチング選択比を大きくとることが可能な
第３の膜を全面に形成する工程と、上記第３の膜を異方
性エッチングして、上記第２の膜の上記壁面上に上記第
３の膜の側壁状パターンを形成する工程と、しかる後、
上記第２の膜を除去する工程と、しかる後、上記第３の
膜の上記側壁状パターンをマスクとして上記第１の膜を
選択的にエッチングする工程とを備えている。
【００１８】本発明の一態様では、上記第１の膜が多結
晶シリコン膜であり、上記第２の膜がシリコン酸化膜で
あり、上記第３の膜がシリコン窒化膜である。
晶シリコン膜であり、上記第２の膜がシリコン酸化膜で
あり、上記第３の膜がシリコン窒化膜である。
【００１９】
【作用】本発明においては、加工したい膜の上に、異方
性エッチングによる側壁形成技術を用いて微細なマスク
パターンを形成する。このマスクパターンは、加工した
い膜の上に形成された別の膜の壁面に側壁として形成さ
れるので、このマスクパターン自体はフォトリソグラフ
ィの露光限界に左右されず、従って、フォトリソグラフ
ィ技術による加工寸法限界以下に形成することが可能で
ある。そして、この微細なマスクパターンをエッチング
マスクとして用いて加工したい膜を加工することにより
所望の微細膜パターンを得ることができる。その膜パタ
ーンの幅は例えば０．１μｍ以下である。このとき、側
壁を形成する壁面を下地の段差部分にできるだけ近づけ
て形成すれば、従来困難であった段差近傍部分での微細
膜パターンの形成が可能となる。
性エッチングによる側壁形成技術を用いて微細なマスク
パターンを形成する。このマスクパターンは、加工した
い膜の上に形成された別の膜の壁面に側壁として形成さ
れるので、このマスクパターン自体はフォトリソグラフ
ィの露光限界に左右されず、従って、フォトリソグラフ
ィ技術による加工寸法限界以下に形成することが可能で
ある。そして、この微細なマスクパターンをエッチング
マスクとして用いて加工したい膜を加工することにより
所望の微細膜パターンを得ることができる。その膜パタ
ーンの幅は例えば０．１μｍ以下である。このとき、側
壁を形成する壁面を下地の段差部分にできるだけ近づけ
て形成すれば、従来困難であった段差近傍部分での微細
膜パターンの形成が可能となる。
【００２０】また、上述のようにして得られた微細なマ
スクパターンに、さらに、異方性エッチングによる側壁
形成技術を適用して、そのマスクパターンを別の又は同
種の膜で覆い、これにより、トータルのマスクパターン
の幅を少し大きくしてから、加工したい膜のエッチング
を行うこともできる。この場合には、形成される膜パタ
ーンの幅も少し大きくなる。さらに、この異方性エッチ
ングによる側壁形成技術を繰り返し適用することによ
り、形成される膜パターンの幅をかなり自由に制御する
ことが可能である。
スクパターンに、さらに、異方性エッチングによる側壁
形成技術を適用して、そのマスクパターンを別の又は同
種の膜で覆い、これにより、トータルのマスクパターン
の幅を少し大きくしてから、加工したい膜のエッチング
を行うこともできる。この場合には、形成される膜パタ
ーンの幅も少し大きくなる。さらに、この異方性エッチ
ングによる側壁形成技術を繰り返し適用することによ
り、形成される膜パターンの幅をかなり自由に制御する
ことが可能である。
【００２１】
【実施例】以下、本発明を実施例につき図１〜図３を参
照して説明する。
照して説明する。
【００２２】図１（ａ）は、本発明の第１実施例の方法
により形成されたＭＯＳトランジスタとその周辺部の概
略平面図であり、図１（ｂ）は、左側が図１（ａ）のＡ
−Ａ線での概略断面図、右側が図１（ａ）のＢ−Ｂ線で
の概略断面図である。図１において、素子分離領域１に
は、膜厚１５０ｎｍ程度で幅０．５μｍ程度のゲート配
線５が膜厚４５０ｎｍ程度のフィールド酸化膜４を介し
てシリコン基板３上に形成されている。素子分離領域１
に囲まれた素子領域２には、互いに離隔した一対の不純
物拡散層７と、これら不純物拡散層７の間でシリコン基
板３上に膜厚１５ｎｍ程度のゲート酸化膜８を介した膜
厚１５０ｎｍ程度で幅０．１μｍ程度のゲート電極９と
からなるＭＯＳトランジスタが形成されている。ゲート
電極９とゲート配線５とは、素子分離領域１において接
続されている。
により形成されたＭＯＳトランジスタとその周辺部の概
略平面図であり、図１（ｂ）は、左側が図１（ａ）のＡ
−Ａ線での概略断面図、右側が図１（ａ）のＢ−Ｂ線で
の概略断面図である。図１において、素子分離領域１に
は、膜厚１５０ｎｍ程度で幅０．５μｍ程度のゲート配
線５が膜厚４５０ｎｍ程度のフィールド酸化膜４を介し
てシリコン基板３上に形成されている。素子分離領域１
に囲まれた素子領域２には、互いに離隔した一対の不純
物拡散層７と、これら不純物拡散層７の間でシリコン基
板３上に膜厚１５ｎｍ程度のゲート酸化膜８を介した膜
厚１５０ｎｍ程度で幅０．１μｍ程度のゲート電極９と
からなるＭＯＳトランジスタが形成されている。ゲート
電極９とゲート配線５とは、素子分離領域１において接
続されている。
【００２３】図２（ａ）〜（ｆ）の各図は、本実施例の
製造方法を工程順に示す図１（ｂ）に対応した概略断面
図である。
製造方法を工程順に示す図１（ｂ）に対応した概略断面
図である。
【００２４】まず、図２（ａ）に示すように、シリコン
基板３の素子分離領域上にＬＯＣＯＳ法により膜厚４５
０ｎｍ程度のフィールド酸化膜４を形成し、素子領域上
に膜厚１５ｎｍ程度のゲート酸化膜８を形成する。さら
に、フィールド酸化膜４及びゲート酸化膜８の上に、化
学蒸着（ＣＶＤ）法により膜厚１５０ｎｍ程度の導電性
膜である多結晶シリコン膜２１を形成した後、ＣＶＤ法
により膜厚３０ｎｍ程度のシリコン酸化膜２２及び膜厚
３００ｎｍ程度の多結晶シリコン膜２３を順次形成す
る。
基板３の素子分離領域上にＬＯＣＯＳ法により膜厚４５
０ｎｍ程度のフィールド酸化膜４を形成し、素子領域上
に膜厚１５ｎｍ程度のゲート酸化膜８を形成する。さら
に、フィールド酸化膜４及びゲート酸化膜８の上に、化
学蒸着（ＣＶＤ）法により膜厚１５０ｎｍ程度の導電性
膜である多結晶シリコン膜２１を形成した後、ＣＶＤ法
により膜厚３０ｎｍ程度のシリコン酸化膜２２及び膜厚
３００ｎｍ程度の多結晶シリコン膜２３を順次形成す
る。
【００２５】次に、図２（ｂ）に示すように、フォトレ
ジスト２４を全面に塗布した後、露光・現像を行って、
フォトレジスト２４の側面２４ａが素子形成領域上に存
在するようにフォトレジスト２４をパターニングする。
しかる後、このパターニングされたフォトレジスト２４
をマスクとして多結晶シリコン膜２３を反応性イオンエ
ッチング（ＲＩＥ）法により異方性エッチングし、これ
により、多結晶シリコン膜２３に、シリコン基板３の表
面に対して実質的に垂直な壁面２３ａを有する開口を形
成する。このとき、反応ガスとしてＣｌ2 とＨＢｒを用
いることにより、シリコン酸化膜２２はエッチングスト
ッパーとして機能する。
ジスト２４を全面に塗布した後、露光・現像を行って、
フォトレジスト２４の側面２４ａが素子形成領域上に存
在するようにフォトレジスト２４をパターニングする。
しかる後、このパターニングされたフォトレジスト２４
をマスクとして多結晶シリコン膜２３を反応性イオンエ
ッチング（ＲＩＥ）法により異方性エッチングし、これ
により、多結晶シリコン膜２３に、シリコン基板３の表
面に対して実質的に垂直な壁面２３ａを有する開口を形
成する。このとき、反応ガスとしてＣｌ2 とＨＢｒを用
いることにより、シリコン酸化膜２２はエッチングスト
ッパーとして機能する。
【００２６】次に、図２（ｃ）に示すように、残存する
フォトレジスト２４を除去した後、多結晶シリコン膜２
３の壁面２３ａ上を含む全面に膜厚１００ｎｍ程度のシ
リコン窒化膜２５をＣＶＤ法により形成する。
フォトレジスト２４を除去した後、多結晶シリコン膜２
３の壁面２３ａ上を含む全面に膜厚１００ｎｍ程度のシ
リコン窒化膜２５をＣＶＤ法により形成する。
【００２７】次に、図２（ｄ）に示すように、シリコン
酸化膜２２及び多結晶シリコン膜２３の上面が露出する
までシリコン窒化膜２５をＲＩＥ法により異方性エッチ
ングする。このとき、反応ガスとしてＣＦ4 とＣＨＦ3
とＡｒを用いることにより、シリコン窒化膜２５と多結
晶シリコン膜２３とのエッチング速度比を３：１（エッ
チング選択比３）程度、シリコン窒化膜２５とシリコン
酸化膜２２とのエッチング選択比を１．５程度とするこ
とができ、また、印加する高周波出力を大きくすること
によりシリコン窒化膜２５は実質的に基板表面に垂直な
方向にのみエッチングされる。従って、多結晶シリコン
膜２３の壁面２３ａ上に、高さ３００ｎｍ程度で幅０．
１μｍ程度のシリコン窒化膜２５の側壁状パターン２６
が殆どエッチングされずに残る。
酸化膜２２及び多結晶シリコン膜２３の上面が露出する
までシリコン窒化膜２５をＲＩＥ法により異方性エッチ
ングする。このとき、反応ガスとしてＣＦ4 とＣＨＦ3
とＡｒを用いることにより、シリコン窒化膜２５と多結
晶シリコン膜２３とのエッチング速度比を３：１（エッ
チング選択比３）程度、シリコン窒化膜２５とシリコン
酸化膜２２とのエッチング選択比を１．５程度とするこ
とができ、また、印加する高周波出力を大きくすること
によりシリコン窒化膜２５は実質的に基板表面に垂直な
方向にのみエッチングされる。従って、多結晶シリコン
膜２３の壁面２３ａ上に、高さ３００ｎｍ程度で幅０．
１μｍ程度のシリコン窒化膜２５の側壁状パターン２６
が殆どエッチングされずに残る。
【００２８】次に、図２（ｅ）に示すように、残存する
多結晶シリコン膜２３をＲＩＥ法により全て除去する。
このとき、反応ガスとしてＣｌ2 とＨＢｒを用いること
により、多結晶シリコン膜２３とシリコン窒化膜２５と
のエッチング選択比を１０程度、シリコン窒化膜２５と
シリコン酸化膜２２とのエッチング選択比を１．５程度
にすることができるので、シリコン窒化膜２５の側壁状
パターン２５ａ及びシリコン酸化膜２２は殆どエッチン
グされず、多結晶シリコン膜２３のみが除去される。こ
の結果、素子領域のシリコン酸化膜２２上に高さ３００
ｎｍ程度で幅０．１μｍ程度の窒化シリコンの側壁状パ
ターン２６が形成される。次に、素子分離領域のシリコ
ン酸化膜２２上に幅０．５μｍ程度のフォトレジストパ
ターン２７を形成する。
多結晶シリコン膜２３をＲＩＥ法により全て除去する。
このとき、反応ガスとしてＣｌ2 とＨＢｒを用いること
により、多結晶シリコン膜２３とシリコン窒化膜２５と
のエッチング選択比を１０程度、シリコン窒化膜２５と
シリコン酸化膜２２とのエッチング選択比を１．５程度
にすることができるので、シリコン窒化膜２５の側壁状
パターン２５ａ及びシリコン酸化膜２２は殆どエッチン
グされず、多結晶シリコン膜２３のみが除去される。こ
の結果、素子領域のシリコン酸化膜２２上に高さ３００
ｎｍ程度で幅０．１μｍ程度の窒化シリコンの側壁状パ
ターン２６が形成される。次に、素子分離領域のシリコ
ン酸化膜２２上に幅０．５μｍ程度のフォトレジストパ
ターン２７を形成する。
【００２９】次に、図２（ｆ）に示すように、窒化シリ
コンの側壁状パターン２６とフォトレジストパターン２
７をマスクとして、ＲＩＥ法による異方性エッチングを
行い、シリコン酸化膜２２及び多結晶シリコン膜２１を
選択的に除去する。このとき、まず、反応ガスとしてＣ
Ｆ4 とＣＨＦ3 とＡｒ（酸化シリコンと窒化シリコンと
のエッチング選択比１．５程度）を用いてシリコン酸化
膜２２を除去し、次に、反応ガスとしてＣｌ2 とＨＢｒ
（多結晶シリコンと窒化シリコンとのエッチング選択比
３程度）を用いて多結晶シリコン膜２１を除去する。
コンの側壁状パターン２６とフォトレジストパターン２
７をマスクとして、ＲＩＥ法による異方性エッチングを
行い、シリコン酸化膜２２及び多結晶シリコン膜２１を
選択的に除去する。このとき、まず、反応ガスとしてＣ
Ｆ4 とＣＨＦ3 とＡｒ（酸化シリコンと窒化シリコンと
のエッチング選択比１．５程度）を用いてシリコン酸化
膜２２を除去し、次に、反応ガスとしてＣｌ2 とＨＢｒ
（多結晶シリコンと窒化シリコンとのエッチング選択比
３程度）を用いて多結晶シリコン膜２１を除去する。
【００３０】しかる後、フォトレジストパターン２７を
除去し、さらに、リン酸を含むエッチング液により窒化
シリコンの側壁状パターン２６を等方的にエッチングし
て除去する。このとき、窒化シリコンの側壁状パターン
２６とシリコン酸化膜２２とのエッチング選択比は３０
程度、窒化シリコンの側壁状パターン２６と多結晶シリ
コン膜２１とのエッチング選択比は∞程度である。この
後、フィールド酸化膜４と残存するシリコン酸化膜２２
及び多結晶シリコン膜２１とをマスクとしてシリコン基
板３に不純物をイオン注入することにより、図１に示す
如く、多結晶シリコン膜２１からなるゲート電極９と自
己整合的に不純物拡散層７を形成する。
除去し、さらに、リン酸を含むエッチング液により窒化
シリコンの側壁状パターン２６を等方的にエッチングし
て除去する。このとき、窒化シリコンの側壁状パターン
２６とシリコン酸化膜２２とのエッチング選択比は３０
程度、窒化シリコンの側壁状パターン２６と多結晶シリ
コン膜２１とのエッチング選択比は∞程度である。この
後、フィールド酸化膜４と残存するシリコン酸化膜２２
及び多結晶シリコン膜２１とをマスクとしてシリコン基
板３に不純物をイオン注入することにより、図１に示す
如く、多結晶シリコン膜２１からなるゲート電極９と自
己整合的に不純物拡散層７を形成する。
【００３１】以上の工程により、多結晶シリコン膜２１
の幅０．１μｍ程度の微細パターンのゲート電極９とソ
ース／ドレインである不純物拡散層７とを備えたＭＯＳ
トランジスタが素子領域に形成されるとともに、幅０．
５μｍ程度の多結晶シリコン膜２１からなるゲート配線
５が素子分離領域に形成される。このとき、ゲート配線
５の部分の幅を大きくするのは、ゲート配線全体の低抵
抗化のためである。これらゲート電極９とゲート配線５
とは、図１（ａ）に示すように素子分離領域において接
続されている。
の幅０．１μｍ程度の微細パターンのゲート電極９とソ
ース／ドレインである不純物拡散層７とを備えたＭＯＳ
トランジスタが素子領域に形成されるとともに、幅０．
５μｍ程度の多結晶シリコン膜２１からなるゲート配線
５が素子分離領域に形成される。このとき、ゲート配線
５の部分の幅を大きくするのは、ゲート配線全体の低抵
抗化のためである。これらゲート電極９とゲート配線５
とは、図１（ａ）に示すように素子分離領域において接
続されている。
【００３２】なお、本実施例においては、図２（ｃ）の
工程で形成するシリコン窒化膜２５の膜厚を１００ｎｍ
として、最終的に０．１μｍ程度の幅のゲート電極９を
形成したが、図２（ｃ）の工程で形成するシリコン窒化
膜２５の膜厚を変えることにより、最終的に形成するゲ
ート電極９の幅を制御することができる。
工程で形成するシリコン窒化膜２５の膜厚を１００ｎｍ
として、最終的に０．１μｍ程度の幅のゲート電極９を
形成したが、図２（ｃ）の工程で形成するシリコン窒化
膜２５の膜厚を変えることにより、最終的に形成するゲ
ート電極９の幅を制御することができる。
【００３３】次に、本発明の第２実施例を図３を参照し
て説明する。ここで、図３は、この第２実施例の主要な
製造工程を示す図１（ｂ）に対応した概略断面図であ
る。
て説明する。ここで、図３は、この第２実施例の主要な
製造工程を示す図１（ｂ）に対応した概略断面図であ
る。
【００３４】本実施例の製造方法において、シリコン窒
化膜の側壁状パターン２６を形成するまでの工程は、図
２で説明した第１実施例と同様である。従って、以下の
説明において、第１実施例の図２（ｄ）に相当する工程
までは、図示及びその詳細な説明を省略する。
化膜の側壁状パターン２６を形成するまでの工程は、図
２で説明した第１実施例と同様である。従って、以下の
説明において、第１実施例の図２（ｄ）に相当する工程
までは、図示及びその詳細な説明を省略する。
【００３５】まず、図３（ａ）に示すように、図２
（ｄ）に示す工程から、上述の第１実施例と同様にし
て、残存する多結晶シリコン膜２３をＲＩＥ法により全
て除去する。
（ｄ）に示す工程から、上述の第１実施例と同様にし
て、残存する多結晶シリコン膜２３をＲＩＥ法により全
て除去する。
【００３６】次に、図３（ｂ）に示すように、全面に膜
厚１００ｎｍ程度のシリコン窒化膜３１をＣＶＤ法によ
り形成する。
厚１００ｎｍ程度のシリコン窒化膜３１をＣＶＤ法によ
り形成する。
【００３７】次に、図３（ｃ）に示すように、ＲＩＥ法
による異方性エッチングを行い、窒化シリコンの側壁状
パターン２６を被覆するように、即ち、窒化シリコンの
側壁状パターン２６の周囲にのみシリコン窒化膜３１を
残し、幅０．３μｍ程度の窒化シリコンの被覆パターン
３２を形成する。使用する反応ガスは、窒化シリコンの
側壁状パターン２６を形成するときに使用したものと同
じでよい。しかる後、素子分離領域のシリコン酸化膜２
２上に幅０．５μｍ程度のフォトレジストパターン３３
を形成する。
による異方性エッチングを行い、窒化シリコンの側壁状
パターン２６を被覆するように、即ち、窒化シリコンの
側壁状パターン２６の周囲にのみシリコン窒化膜３１を
残し、幅０．３μｍ程度の窒化シリコンの被覆パターン
３２を形成する。使用する反応ガスは、窒化シリコンの
側壁状パターン２６を形成するときに使用したものと同
じでよい。しかる後、素子分離領域のシリコン酸化膜２
２上に幅０．５μｍ程度のフォトレジストパターン３３
を形成する。
【００３８】次に、図３（ｄ）に示すように、窒化シリ
コンの被覆パターン３２とフォトレジストパターン３３
をマスクとして、ＲＩＥ法による異方性エッチングを行
い、シリコン酸化膜２２及び多結晶シリコン膜２１を選
択的に除去する。
コンの被覆パターン３２とフォトレジストパターン３３
をマスクとして、ＲＩＥ法による異方性エッチングを行
い、シリコン酸化膜２２及び多結晶シリコン膜２１を選
択的に除去する。
【００３９】この後、図３（ｅ）に示すように、フォト
レジストパターン３３を除去し、さらに、リン酸を含む
エッチング液により被覆パターン３２等の窒化シリコン
膜を等方的にエッチングして除去する。そして、フィー
ルド酸化膜４と残存するシリコン酸化膜２２及び多結晶
シリコン膜２１をマスクとしてシリコン基板３に不純物
をイオン注入することにより、多結晶シリコン膜２１か
らなるゲート電極３４と自己整合的に不純物拡散層３５
を形成する。
レジストパターン３３を除去し、さらに、リン酸を含む
エッチング液により被覆パターン３２等の窒化シリコン
膜を等方的にエッチングして除去する。そして、フィー
ルド酸化膜４と残存するシリコン酸化膜２２及び多結晶
シリコン膜２１をマスクとしてシリコン基板３に不純物
をイオン注入することにより、多結晶シリコン膜２１か
らなるゲート電極３４と自己整合的に不純物拡散層３５
を形成する。
【００４０】以上の工程により、多結晶シリコン膜２１
の幅０．３μｍ程度の微細パターンのゲート電極３４と
ソース／ドレインである不純物拡散層３５とを備えたＭ
ＯＳトランジスタが素子領域に形成されるとともに、幅
０．５μｍ程度の多結晶シリコン膜２１からなるゲート
配線３６が素子分離領域に形成される。これらゲート電
極３４とゲート配線３６とは、素子分離領域において接
続されている。
の幅０．３μｍ程度の微細パターンのゲート電極３４と
ソース／ドレインである不純物拡散層３５とを備えたＭ
ＯＳトランジスタが素子領域に形成されるとともに、幅
０．５μｍ程度の多結晶シリコン膜２１からなるゲート
配線３６が素子分離領域に形成される。これらゲート電
極３４とゲート配線３６とは、素子分離領域において接
続されている。
【００４１】本実施例では、第１実施例の窒化シリコン
の側壁状パターン２６の周囲に窒化シリコンの被覆パタ
ーン３２を形成して、エッチングマスクの幅を広くして
いる。従って、最初に形成するシリコン窒化膜２５と次
に形成するシリコン窒化膜３１の膜厚をそれぞれ種々に
調整することにより、かなり自由にエッチングマスクの
幅を制御することができる。また、本実施例のシリコン
窒化膜の被覆工程を繰り返すことによってもエッチング
マスクの幅を制御することもできる。さらに、本実施例
の方法において、ゲート配線３６の部分もゲート電極３
４の部分と同様にして形成することにより、例えば一律
０．３μｍ程度のゲート配線（ゲート電極の部分も含
む）を形成することができる。
の側壁状パターン２６の周囲に窒化シリコンの被覆パタ
ーン３２を形成して、エッチングマスクの幅を広くして
いる。従って、最初に形成するシリコン窒化膜２５と次
に形成するシリコン窒化膜３１の膜厚をそれぞれ種々に
調整することにより、かなり自由にエッチングマスクの
幅を制御することができる。また、本実施例のシリコン
窒化膜の被覆工程を繰り返すことによってもエッチング
マスクの幅を制御することもできる。さらに、本実施例
の方法において、ゲート配線３６の部分もゲート電極３
４の部分と同様にして形成することにより、例えば一律
０．３μｍ程度のゲート配線（ゲート電極の部分も含
む）を形成することができる。
【００４２】なお、上記第１及び第２実施例において
は、多結晶シリコン膜２３の壁面２３ａに窒化シリコン
の側壁状パターン２６を形成するため、多結晶シリコン
膜２３を異方性エッチングする際のエッチングストッパ
ーとしてシリコン酸化膜２２を設けたが、多結晶シリコ
ン膜２１の上に膜厚の大きなシリコン酸化膜を形成し、
そのシリコン酸化膜を異方性エッチングして、そのシリ
コン酸化膜に壁面を形成し、そのシリコン酸化膜の壁面
に窒化シリコンの側壁状パターンを形成するようにして
もよい。
は、多結晶シリコン膜２３の壁面２３ａに窒化シリコン
の側壁状パターン２６を形成するため、多結晶シリコン
膜２３を異方性エッチングする際のエッチングストッパ
ーとしてシリコン酸化膜２２を設けたが、多結晶シリコ
ン膜２１の上に膜厚の大きなシリコン酸化膜を形成し、
そのシリコン酸化膜を異方性エッチングして、そのシリ
コン酸化膜に壁面を形成し、そのシリコン酸化膜の壁面
に窒化シリコンの側壁状パターンを形成するようにして
もよい。
【００４３】また、各膜の材料の組み合わせは種々に変
更が可能である。例えば、シリコン酸化膜２２の代わり
にシリコン窒化膜を用い、多結晶シリコン膜２３の壁面
２３ａに酸化シリコンの側壁状パターンを形成して、そ
の酸化シリコンの側壁状パターンを多結晶シリコン膜２
１をエッチングする際のエッチングマスクとして用いて
もよい。また、被加工膜である多結晶シリコン膜の上に
形成した膜厚の大きいシリコン窒化膜の壁面に酸化シリ
コンの側壁状パターンを形成するようにしてもよい。
更が可能である。例えば、シリコン酸化膜２２の代わり
にシリコン窒化膜を用い、多結晶シリコン膜２３の壁面
２３ａに酸化シリコンの側壁状パターンを形成して、そ
の酸化シリコンの側壁状パターンを多結晶シリコン膜２
１をエッチングする際のエッチングマスクとして用いて
もよい。また、被加工膜である多結晶シリコン膜の上に
形成した膜厚の大きいシリコン窒化膜の壁面に酸化シリ
コンの側壁状パターンを形成するようにしてもよい。
【００４４】さらに、上記第１及び第２の実施例では、
ＭＯＳトランジスタのゲート電極パターンを形成する場
合を説明したが、本発明は他の配線や絶縁膜のパターン
を形成する場合にも適用が可能である。
ＭＯＳトランジスタのゲート電極パターンを形成する場
合を説明したが、本発明は他の配線や絶縁膜のパターン
を形成する場合にも適用が可能である。
【００４５】
【発明の効果】本発明によれば、加工したい膜の上に、
フォトリソグラフィ技術による加工寸法限界以下の大き
さのエッチングマスクを形成することができるので、そ
のエッチングマスクを用いて加工したい膜をエッチング
することにより、加工寸法限界以下の大きさの微細膜パ
ターンを得ることができる。
フォトリソグラフィ技術による加工寸法限界以下の大き
さのエッチングマスクを形成することができるので、そ
のエッチングマスクを用いて加工したい膜をエッチング
することにより、加工寸法限界以下の大きさの微細膜パ
ターンを得ることができる。
【００４６】従って、従来よりも微細化されたゲート電
極を有するＭＯＳトランジスタや配線等を形成すること
ができるので、半導体装置の高集積化が可能となるとと
もに、例えば、ゲート幅が小さくて動作速度の速いトラ
ンジスタ素子を得ることが可能となる。
極を有するＭＯＳトランジスタや配線等を形成すること
ができるので、半導体装置の高集積化が可能となるとと
もに、例えば、ゲート幅が小さくて動作速度の速いトラ
ンジスタ素子を得ることが可能となる。
【図１】本発明の第１実施例の製造方法により形成され
たＭＯＳトランジスタとその周辺部を示す概略平面図及
び概略断面図である。
たＭＯＳトランジスタとその周辺部を示す概略平面図及
び概略断面図である。
【図２】本発明の第１実施例の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図３】本発明の第２実施例の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図４】従来のフォトリソグラフィ技術によりゲート電
極パターンを形成する方法を示す概略断面図である。
極パターンを形成する方法を示す概略断面図である。
１ 素子分離領域 ２ 素子領域 ３ シリコン基板 ４ フィールド酸化膜 ５、３６ ゲート配線 ７、３５ 不純物拡散層 ８ ゲート酸化膜 ９、３４ ゲート電極 ２１、２３ 多結晶シリコン膜 ２２ シリコン酸化膜 ２４、２７、３３ フォトレジストパターン ２５、３１ シリコン窒化膜 ２６ 窒化シリコンの側壁状パターン ３２ 窒化シリコンの被覆パターン
Claims (7)
- 【請求項１】 半導体基板上に第１の膜を形成する工程
と、 上記第１の膜の上に第２の膜を形成する工程と、 上記第２の膜の上に第３の膜を形成する工程と、 上記第３の膜を選択的にエッチングして、上記半導体基
板の基板面に対して実質的に垂直な壁面を上記第３の膜
に形成する工程と、 しかる後、上記第１〜第３のいずれの膜に対してもエッ
チング選択比を大きくとることが可能な第４の膜を全面
に形成する工程と、 上記第４の膜を異方性エッチングして、上記第３の膜の
上記壁面上に上記第４の膜の側壁状パターンを形成する
工程と、 しかる後、上記第３の膜を除去する工程と、 しかる後、上記第４の膜の上記側壁状パターンをマスク
として上記第２の膜及び上記第１の膜をそれぞれ選択的
にエッチングする工程とを備えていることを特徴とする
半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１の膜を形成する工程
と、 上記第１の膜の上に第２の膜を形成する工程と、 上記第２の膜の上に第３の膜を形成する工程と、 上記第３の膜を選択的にエッチングして、上記半導体基
板の基板面に対して実質的に垂直な壁面を上記第３の膜
に形成する工程と、 しかる後、上記第２及び第３のいずれの膜に対してもエ
ッチング選択比を大きくとることが可能な第４の膜を全
面に形成する工程と、 上記第４の膜を異方性エッチングして、上記第３の膜の
上記壁面上に上記第４の膜の側壁状パターンを形成する
工程と、 しかる後、上記第３の膜を除去する工程と、 しかる後、上記第１及び第２のいずれの膜に対してもエ
ッチング選択比を大きくとることが可能な第５の膜を全
面に形成する工程と、 上記第５の膜を異方性エッチングして、上記第４の膜の
上記側壁状パターンを被覆する上記第５の膜の被覆パタ
ーンを形成する工程と、 しかる後、上記第５の膜の上記被覆パターンをマスクと
して上記第２の膜及び上記第１の膜をそれぞれ選択的に
エッチングする工程とを備えていることを特徴とする半
導体装置の製造方法。 - 【請求項３】 上記第１の膜が導電性を有する膜である
ことを特徴とする請求項１又は２に記載の半導体装置の
製造方法。 - 【請求項４】 上記第１の膜及び上記第３の膜が多結晶
シリコン膜であり、上記第２の膜がシリコン酸化膜であ
り、上記第４の膜がシリコン窒化膜であることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項５】 上記第１の膜及び上記第３の膜が多結晶
シリコン膜であり、上記第２の膜がシリコン酸化膜であ
り、上記第４の膜及び上記第５の膜がシリコン窒化膜で
あることを特徴とする請求項２に記載の半導体装置の製
造方法。 - 【請求項６】 半導体基板上に第１の膜を形成する工程
と、 上記第１の膜の上に上記第１の膜とは異なる材料の第２
の膜を形成する工程と、 上記第２の膜を選択的にエッチングして、上記半導体基
板の基板面に対して実質的に垂直な壁面を上記第２の膜
に形成する工程と、 しかる後、上記第１及び第２のいずれの膜に対してもエ
ッチング選択比を大きくとることが可能な第３の膜を全
面に形成する工程と、 上記第３の膜を異方性エッチングして、上記第２の膜の
上記壁面上に上記第３の膜の側壁状パターンを形成する
工程と、 しかる後、上記第２の膜を除去する工程と、 しかる後、上記第３の膜の上記側壁状パターンをマスク
として上記第１の膜を選択的にエッチングする工程とを
備えていることを特徴とする半導体装置の製造方法。 - 【請求項７】 上記第１の膜が多結晶シリコン膜であ
り、上記第２の膜がシリコン酸化膜であり、上記第３の
膜がシリコン窒化膜であることを特徴とする請求項６に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5991594A JPH07245402A (ja) | 1994-03-04 | 1994-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5991594A JPH07245402A (ja) | 1994-03-04 | 1994-03-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245402A true JPH07245402A (ja) | 1995-09-19 |
Family
ID=13126910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5991594A Withdrawn JPH07245402A (ja) | 1994-03-04 | 1994-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07245402A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070474A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置の製造方法 |
| US9627552B2 (en) | 2006-07-31 | 2017-04-18 | Vishay-Siliconix | Molybdenum barrier metal for SiC Schottky diode and process of manufacture |
-
1994
- 1994-03-04 JP JP5991594A patent/JPH07245402A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070474A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置の製造方法 |
| JPWO2006070474A1 (ja) * | 2004-12-28 | 2008-06-12 | スパンション エルエルシー | 半導体装置の製造方法 |
| US9299578B2 (en) | 2004-12-28 | 2016-03-29 | Cypress Semiconductor Corporation | Transistor formation method using sidewall masks |
| US9627552B2 (en) | 2006-07-31 | 2017-04-18 | Vishay-Siliconix | Molybdenum barrier metal for SiC Schottky diode and process of manufacture |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |