JPS62200731A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62200731A JPS62200731A JP4166286A JP4166286A JPS62200731A JP S62200731 A JPS62200731 A JP S62200731A JP 4166286 A JP4166286 A JP 4166286A JP 4166286 A JP4166286 A JP 4166286A JP S62200731 A JPS62200731 A JP S62200731A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
に微細な溝（トレンチ）を形成する方法に関する。
に微細な溝（トレンチ）を形成する方法に関する。
近年の半導体装置では、素子の微細化に伴ってトレンチ
型アイソレーションやトレンチ型キャパシタ等のように
、半導体基板に溝を形成し、この溝内に絶縁材を充填し
てアイソレーションを構成したり、絶縁膜や導電材を形
成してキャパシタを構成したものが提案されている。し
たがって、この種の半導体装置では、溝の幅を小さくす
れば、それだけアイソレーションやキャパシタを微細化
でき、半導体装置の高集積化に有利になる。
型アイソレーションやトレンチ型キャパシタ等のように
、半導体基板に溝を形成し、この溝内に絶縁材を充填し
てアイソレーションを構成したり、絶縁膜や導電材を形
成してキャパシタを構成したものが提案されている。し
たがって、この種の半導体装置では、溝の幅を小さくす
れば、それだけアイソレーションやキャパシタを微細化
でき、半導体装置の高集積化に有利になる。
第２図は従来におけるこの種の溝を形成する方法を工程
順に示す図である。
順に示す図である。
先ず、同図（ａ）のようにシリコン基板１１上にＣＶＤ
酸化膜１２を形成するとともに、この上にフォトレジス
ト１３を形成し、溝を形成する領域に窓１３ａを開設す
る。そして、フォトレジスト１３をマスクとして反応性
イオンエツチング（ＲＩ Ｅ）法によりＣＶＤ酸化膜１
２をパクーニングし、同図（ｂ）のようにシリコン基板
１１が露呈される開口１２ａを開設する。
酸化膜１２を形成するとともに、この上にフォトレジス
ト１３を形成し、溝を形成する領域に窓１３ａを開設す
る。そして、フォトレジスト１３をマスクとして反応性
イオンエツチング（ＲＩ Ｅ）法によりＣＶＤ酸化膜１
２をパクーニングし、同図（ｂ）のようにシリコン基板
１１が露呈される開口１２ａを開設する。
その上で、このＣＶＤ酸化膜１２をマスクとしてＲＩＥ
法によりシリコン基板１１をエツチングし、同図（Ｃ）
のように溝１４を形成する。その後、必要に応じてＣＶ
Ｄ酸化膜１２を除去し、同図（ｄ）のような溝１４を得
る。
法によりシリコン基板１１をエツチングし、同図（Ｃ）
のように溝１４を形成する。その後、必要に応じてＣＶ
Ｄ酸化膜１２を除去し、同図（ｄ）のような溝１４を得
る。
上述した従来の溝の形成方法では、溝１４の幅寸法Ｂは
、フォトレジスト１３に形成する窓１３ａの幅によって
決定されるため、？！４１４の最小寸法は、フォトレジ
スト１３の窓１３ａの最小寸法によって規制されること
になる。しかしながら、フォトレジスト１３を用いたフ
ォトリソグラフィ技術では、その分解能によって窓１３
ａの微細化には限度があり、現在の技術では１μｍ以下
に形成することは困難である。
、フォトレジスト１３に形成する窓１３ａの幅によって
決定されるため、？！４１４の最小寸法は、フォトレジ
スト１３の窓１３ａの最小寸法によって規制されること
になる。しかしながら、フォトレジスト１３を用いたフ
ォトリソグラフィ技術では、その分解能によって窓１３
ａの微細化には限度があり、現在の技術では１μｍ以下
に形成することは困難である。
このため、溝１４の幅寸法を１μｍ以下に形成すること
は困難であり、この溝を用いたアイソレーションやキャ
パシタを１μｍ以下に微細化することは不可能になる。
は困難であり、この溝を用いたアイソレーションやキャ
パシタを１μｍ以下に微細化することは不可能になる。
これにより、半導体装置の高集積化を向上する上での障
害の一つになっている。
害の一つになっている。
本発明の半導体装置の製造方法は、フォトリソグラフィ
技術の分解能以上に微細な溝の形成を可能とし、これに
より素子の微細化及び半導体装置の高集積化を達成する
ものである。
技術の分解能以上に微細な溝の形成を可能とし、これに
より素子の微細化及び半導体装置の高集積化を達成する
ものである。
本発明の半導体装置の製造方法は、半導体基板上に第１
の膜を用いて第１のマスクを形成した上に、第２の膜を
形成しかつこれを異方性エツチングして前記第１のマス
クの内側に第２のマスクを形成し、少なくともこの第２
のマスクを用いて前・記半導体基板を異方性エツチング
して溝を形成する方法である。
の膜を用いて第１のマスクを形成した上に、第２の膜を
形成しかつこれを異方性エツチングして前記第１のマス
クの内側に第２のマスクを形成し、少なくともこの第２
のマスクを用いて前・記半導体基板を異方性エツチング
して溝を形成する方法である。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜Ｃｆ） は本発明の一実施例を工程順
に示す断面図であり、ここではシリコン基板１に溝を形
成する例を示している。
に示す断面図であり、ここではシリコン基板１に溝を形
成する例を示している。
先ず、同図（ａ）のようにシリコン基板１の表面を熱酸
化してシリコン酸化膜２を成長させる。
化してシリコン酸化膜２を成長させる。
また、このシリコン酸化膜２上には第１の膜として４０
００人程度０膜厚に多結晶シリコン膜３を成長させる。
００人程度０膜厚に多結晶シリコン膜３を成長させる。
そして、その上にフォトレジスト４を塗布形成し、かつ
これを所定形状にパターニングして溝を形成する領域に
窓４ａを開設し、これを用いて前記多結晶シリコン膜３
を塩素系のガスによるＲＩＥ法によって異方性エツチン
グする。その後、フォトレジスト４を除去し、同図（ｂ
）のように前記多結晶シリコン膜３で開口５ａを有する
第１のマスク５を形成する。
これを所定形状にパターニングして溝を形成する領域に
窓４ａを開設し、これを用いて前記多結晶シリコン膜３
を塩素系のガスによるＲＩＥ法によって異方性エツチン
グする。その後、フォトレジスト４を除去し、同図（ｂ
）のように前記多結晶シリコン膜３で開口５ａを有する
第１のマスク５を形成する。
次いで、同図（Ｃ）のように第２の膜としてのＣＶＤシ
リコン酸化膜６を２５００人の厚さで全面に成長させ、
しかる上でこれをＣＨＦ ｆｆガスを用いたＲＩＥ法に
よってエツチングバックする。この異方性の高いエツチ
ングにより、前記ＣＶＤシリコン酸化膜６は垂直方向に
のみエツチングが進行され、結果として同図（ｄ）のよ
うに前記第１のマスク５の開口５ａの内側にのみ一部６
ａが残存される。この残存されたＣＶＤシリコン酸化膜
６ａによって、前記開口５ａよりも狭い幅寸法の開ロア
ａを有する第２のマスク７が形成される。
リコン酸化膜６を２５００人の厚さで全面に成長させ、
しかる上でこれをＣＨＦ ｆｆガスを用いたＲＩＥ法に
よってエツチングバックする。この異方性の高いエツチ
ングにより、前記ＣＶＤシリコン酸化膜６は垂直方向に
のみエツチングが進行され、結果として同図（ｄ）のよ
うに前記第１のマスク５の開口５ａの内側にのみ一部６
ａが残存される。この残存されたＣＶＤシリコン酸化膜
６ａによって、前記開口５ａよりも狭い幅寸法の開ロア
ａを有する第２のマスク７が形成される。
続いて、塩素系のガスを用いたＲＩＥ法によるエツチン
グを行い、前記第２のマスク７の開ロアｈを通して前記
シリコン酸化膜２をエツチングする。
グを行い、前記第２のマスク７の開ロアｈを通して前記
シリコン酸化膜２をエツチングする。
その後、エツチング条件を変え、同図（ｅ）のように前
記第２のマスク７を用いて半導体基板ｌを選択的にエツ
チングし、溝８を形成する。このとき同時に、前記第１
のマスクとしての多結晶シリコン膜３は完全にエツチン
グ除去される。続いて、第２のマスクとしてのＣＶＤシ
リコン酸化膜６及びシリコン酸化膜２を除去することに
より、同図（ｆ）のように、半導体基板１に開ロアａに
相当する幅寸法Ａの溝８が形成される。
記第２のマスク７を用いて半導体基板ｌを選択的にエツ
チングし、溝８を形成する。このとき同時に、前記第１
のマスクとしての多結晶シリコン膜３は完全にエツチン
グ除去される。続いて、第２のマスクとしてのＣＶＤシ
リコン酸化膜６及びシリコン酸化膜２を除去することに
より、同図（ｆ）のように、半導体基板１に開ロアａに
相当する幅寸法Ａの溝８が形成される。
したがって、この製造方法では、多結晶シリコン膜３で
構成した第１のマスク５の開口５ａの寸法が、フォトレ
ジスト４におけるフォトリソグラフィ技術の分解能によ
って最小寸法の限界が１μｍ程度とされた場合でも、Ｃ
ＶＤシリコン酸化膜６で形成された第２のマスク７は、
第１のマスク５の開口５ａ内に残存された壁によって開
ロアａが設定されるため、この開ロアａの寸法は当然の
ことながら１μｍよりも小さな値になる。この値はＣＶ
Ｄシリコン酸化膜６の膜厚によって決定されるが、この
実施例でば略半分の０．５μｍ程度に形成できる。した
がって、これをマスクにしてエツチングした溝８も幅寸
法Ａは０．５μｍ程度に設定され、フォトリソグラフィ
技術の分解能よりも遥かに微細な値となる。
構成した第１のマスク５の開口５ａの寸法が、フォトレ
ジスト４におけるフォトリソグラフィ技術の分解能によ
って最小寸法の限界が１μｍ程度とされた場合でも、Ｃ
ＶＤシリコン酸化膜６で形成された第２のマスク７は、
第１のマスク５の開口５ａ内に残存された壁によって開
ロアａが設定されるため、この開ロアａの寸法は当然の
ことながら１μｍよりも小さな値になる。この値はＣＶ
Ｄシリコン酸化膜６の膜厚によって決定されるが、この
実施例でば略半分の０．５μｍ程度に形成できる。した
がって、これをマスクにしてエツチングした溝８も幅寸
法Ａは０．５μｍ程度に設定され、フォトリソグラフィ
技術の分解能よりも遥かに微細な値となる。
このため、フォトリソグラフィ技術の分解能以下の寸法
の溝を形成することが可能とされ、この溝８を利用した
トレンチアイソレーションやトレンチキャパシタの微細
化を図り、素子の高密度化及び半導体装置の高集積化を
実現できる。
の溝を形成することが可能とされ、この溝８を利用した
トレンチアイソレーションやトレンチキャパシタの微細
化を図り、素子の高密度化及び半導体装置の高集積化を
実現できる。
ここで、第１及び第２のマスクを構成するための膜は前
記実施例に限定されるものではなく、他の材質のものを
利用してもよい。
記実施例に限定されるものではなく、他の材質のものを
利用してもよい。
以上説明したように本発明は、半導体基板上に゛ 形成
した第１のマスクの内側に第２のマスクを形成し、少な
くともこの第２のマスクを用いて半導体基板を異方性エ
ツチングして溝を形成しているので、第２のマスクの幅
寸法をフォトリソグラフィ技術の分解能以下の寸法に設
定でき、これをマスクにしてエツチング形成する溝を前
記分解能以下の微細な幅寸法に形成できる。これにより
、トレンチアイソレーションやトレンチキャパシタの微
細化を達成し、半導体装置の高集積化を達成できる。
した第１のマスクの内側に第２のマスクを形成し、少な
くともこの第２のマスクを用いて半導体基板を異方性エ
ツチングして溝を形成しているので、第２のマスクの幅
寸法をフォトリソグラフィ技術の分解能以下の寸法に設
定でき、これをマスクにしてエツチング形成する溝を前
記分解能以下の微細な幅寸法に形成できる。これにより
、トレンチアイソレーションやトレンチキャパシタの微
細化を達成し、半導体装置の高集積化を達成できる。
第１図（ａ）〜（ｆ）は本発明の一実施例を工程順に示
す断面図、第２図（ａ）〜（ｄ）は従来方法を工程順に
示す断面図である。 ■、１１・・・シリコン基板、２．１２・・・シリコン
酸化膜、３・・・多結晶シリうン膜、４，１３・・・フ
ォトレジスト、５・・・第１のマスク、６・・・ＣＶＤ
シリコン酸化膜、７・・・第２のマスク、８．１４・・
・溝。 、・ ；。 代理人 弁理士 ！ｐ ＊ ｔ 夫゛・１八枢
・、ｊ：、；Ｑ堤 ビ ν −へ − 派 綜
す断面図、第２図（ａ）〜（ｄ）は従来方法を工程順に
示す断面図である。 ■、１１・・・シリコン基板、２．１２・・・シリコン
酸化膜、３・・・多結晶シリうン膜、４，１３・・・フ
ォトレジスト、５・・・第１のマスク、６・・・ＣＶＤ
シリコン酸化膜、７・・・第２のマスク、８．１４・・
・溝。 、・ ；。 代理人 弁理士 ！ｐ ＊ ｔ 夫゛・１八枢
・、ｊ：、；Ｑ堤 ビ ν −へ − 派 綜
Claims (2)
- （１）半導体基板上に形成した第１の膜をレジスト技術
により開口して第１のマスクを形成する工程と、前記第
１のマスク上に第２の膜を形成しかつこれを異方性エッ
チングして前記第１のマスクの開口の内側に第２の膜の
一部を残して第２のマスクを形成する工程と、少なくと
もこの第２のマスクを用いて前記半導体基板を異方性エ
ッチングして溝を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。 - （２）第１の膜を多結晶シリコン、第２の膜をＣＶＤシ
リコン酸化膜で夫々形成してなる特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166286A JPS62200731A (ja) | 1986-02-28 | 1986-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166286A JPS62200731A (ja) | 1986-02-28 | 1986-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62200731A true JPS62200731A (ja) | 1987-09-04 |
Family
ID=12614592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4166286A Pending JPS62200731A (ja) | 1986-02-28 | 1986-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62200731A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998003993A1 (en) * | 1996-07-23 | 1998-01-29 | Advanced Micro Devices, Inc. | Method of reducing via and contact dimensions beyond photolithography equipment limits |
| US7858428B1 (en) * | 2005-07-11 | 2010-12-28 | National Semiconductor Corporation | Method for forming a lens using sub-micron horizontal tip feature |
| US7964485B1 (en) | 2009-10-23 | 2011-06-21 | National Semiconductor Corporation | Method of forming a region of graded doping concentration in a semiconductor device and related apparatus |
-
1986
- 1986-02-28 JP JP4166286A patent/JPS62200731A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998003993A1 (en) * | 1996-07-23 | 1998-01-29 | Advanced Micro Devices, Inc. | Method of reducing via and contact dimensions beyond photolithography equipment limits |
| US5843625A (en) * | 1996-07-23 | 1998-12-01 | Advanced Micro Devices, Inc. | Method of reducing via and contact dimensions beyond photolithography equipment limits |
| US7858428B1 (en) * | 2005-07-11 | 2010-12-28 | National Semiconductor Corporation | Method for forming a lens using sub-micron horizontal tip feature |
| US7964485B1 (en) | 2009-10-23 | 2011-06-21 | National Semiconductor Corporation | Method of forming a region of graded doping concentration in a semiconductor device and related apparatus |
| US8207578B2 (en) | 2009-10-23 | 2012-06-26 | National Semiconductor Corporation | Method of forming a region of graded doping concentration in a semiconductor device and related apparatus |
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