JP2003152071A - 素子形成領域の形成方法、半導体装置の製造方法、及び半導体装置 - Google Patents
素子形成領域の形成方法、半導体装置の製造方法、及び半導体装置Info
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ｐ型の素子領域周辺及びｎ型の素子領域周辺
の素子分離膜における段差のばらつきを低減することが
できる半導体装置の製造方法及び半導体装置を提供する
ことを目的とする。 【解決手段】 素子形成領域を形成した後に素子分離膜
を形成することにより、等方性エッチングによりパッド
層を除去する際にｎ型の素子領域及びｐ型の素子領域に
注入するイオンの種類が異なるために生じるｎ型の素子
領域及びｐ型の素子領域を囲む素子分離膜の段差のばら
つきを押さえることができ、素子分離膜形成の際の平坦
化工程をより精密に行うことができる。
の素子分離膜における段差のばらつきを低減することが
できる半導体装置の製造方法及び半導体装置を提供する
ことを目的とする。 【解決手段】 素子形成領域を形成した後に素子分離膜
を形成することにより、等方性エッチングによりパッド
層を除去する際にｎ型の素子領域及びｐ型の素子領域に
注入するイオンの種類が異なるために生じるｎ型の素子
領域及びｐ型の素子領域を囲む素子分離膜の段差のばら
つきを押さえることができ、素子分離膜形成の際の平坦
化工程をより精密に行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、素子形成領域の形
成方法、半導体装置の製造方法、及び半導体装置に関す
る。
成方法、半導体装置の製造方法、及び半導体装置に関す
る。
【０００２】
【従来の技術】従来、半導体製造技術の微細化が進むに
つれ、露光工程の焦点深度が浅くなる等のために平坦化
工程においてより高い平坦度が求められている。特に、
複数の素子分離膜の平坦化工程において、ゲート配線の
エッチングマージンが極めて小さくウェーハ面内、チッ
プ内における活性層界面の段差のばらつきを数１０ｎｍ
以下に押さえる必要があり、求められるスペックも非常
に厳しくなる。
つれ、露光工程の焦点深度が浅くなる等のために平坦化
工程においてより高い平坦度が求められている。特に、
複数の素子分離膜の平坦化工程において、ゲート配線の
エッチングマージンが極めて小さくウェーハ面内、チッ
プ内における活性層界面の段差のばらつきを数１０ｎｍ
以下に押さえる必要があり、求められるスペックも非常
に厳しくなる。
【０００３】素子分離溝の形成からゲート配線までの手
順は、図２３乃至図２８に示すようになる。まず、シリ
コン基板１０１上に熱酸化膜などのシリコン酸化膜を形
成し、シリコン酸化膜上にシリコン窒化膜を積層する。
シリコン基板１０１上に積層したシリコン酸化膜及びシ
リコン窒化膜を、ウェットエッチングによりフォトリソ
グラフィーにより形成するレジストパターンを用いて所
要の位置を除去してシリコン基板１０１を露出する。
順は、図２３乃至図２８に示すようになる。まず、シリ
コン基板１０１上に熱酸化膜などのシリコン酸化膜を形
成し、シリコン酸化膜上にシリコン窒化膜を積層する。
シリコン基板１０１上に積層したシリコン酸化膜及びシ
リコン窒化膜を、ウェットエッチングによりフォトリソ
グラフィーにより形成するレジストパターンを用いて所
要の位置を除去してシリコン基板１０１を露出する。
【０００４】レジストパターンを用いて露出するシリコ
ン基板１０１に反応性イオンエッチングを施して、素子
分離溝を形成してシリコン基板１０１の全面にシリコン
酸化膜１０４を化学的気相成長法により積層する（図２
３）。図２４に示すように、シリコン基板１０１の全面
に積層したシリコン酸化膜１０４を、シリコン窒化膜１
０３をストッパとして化学的機械研磨法によりシリコン
窒化膜の高さまで平坦化する。シリコン窒化膜にウェッ
トエッチングを施して除去し（図２５）、シリコン酸化
膜１０２に酸などを用いたウェットエッチングを施して
除去して素子分離膜１０５を形成する。
ン基板１０１に反応性イオンエッチングを施して、素子
分離溝を形成してシリコン基板１０１の全面にシリコン
酸化膜１０４を化学的気相成長法により積層する（図２
３）。図２４に示すように、シリコン基板１０１の全面
に積層したシリコン酸化膜１０４を、シリコン窒化膜１
０３をストッパとして化学的機械研磨法によりシリコン
窒化膜の高さまで平坦化する。シリコン窒化膜にウェッ
トエッチングを施して除去し（図２５）、シリコン酸化
膜１０２に酸などを用いたウェットエッチングを施して
除去して素子分離膜１０５を形成する。
【０００５】その後、図２６及び図２７に示すように、
フォトリソグラフィーを用いて所望の開口部を有するフ
ォトレジスト１０８ａ及びレジストパターン１０８ｂを
形成し、ｐ型及びｎ型の不純物をイオン注入法によりシ
リコン基板１０１のｐチャンネル用ウェル及びｎチャン
ネル用ウェルのそれぞれに注入して、ｐチャンネル用ウ
ェル１０６及びｎチャンネル用ウェル１０７を形成する
（図２８）。
フォトリソグラフィーを用いて所望の開口部を有するフ
ォトレジスト１０８ａ及びレジストパターン１０８ｂを
形成し、ｐ型及びｎ型の不純物をイオン注入法によりシ
リコン基板１０１のｐチャンネル用ウェル及びｎチャン
ネル用ウェルのそれぞれに注入して、ｐチャンネル用ウ
ェル１０６及びｎチャンネル用ウェル１０７を形成する
（図２８）。
【０００６】
【発明の解決しようとする課題】しかし、イオン注入さ
れた領域の酸化膜はウェットエッチング時にそのエッチ
ングレートが速くなるが、その速度は注入されたイオン
の種類、エネルギー、イオンの注入量によって変化す
る。そのため、複数の異なるイオンを注入する工程、特
に複数の異なるウェルを形成する工程において、そのエ
ネルギー及び注入量が酸化膜のエッチングレートに大き
な影響を及ぼす。
れた領域の酸化膜はウェットエッチング時にそのエッチ
ングレートが速くなるが、その速度は注入されたイオン
の種類、エネルギー、イオンの注入量によって変化す
る。そのため、複数の異なるイオンを注入する工程、特
に複数の異なるウェルを形成する工程において、そのエ
ネルギー及び注入量が酸化膜のエッチングレートに大き
な影響を及ぼす。
【０００７】ウェルを形成する工程において、ｐチャン
ネル用ウェル及びｎチャンネル用ウェルをそれぞれ打ち
分けるのであるが、図２８に示すように、イオンが酸化
膜にも打ち込まれるために各領域において通常１０ｎｍ
相当の酸化膜を除去する間に、それぞれｎチャンネル用
ウェルの周辺の酸化膜が５ｎｍ程度余分にエッチングが
進行し、ｐチャンネル用ウェルの周辺の酸化膜が３０ｎ
ｍ程度余分にエッチングが進行する。そのため、段差精
度の非常に厳しい素子分離膜（ＳＴＩ：Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）平坦化工程にお
いて、約３０ｎｍという大きな段差のばらつきが生じ
る。
ネル用ウェル及びｎチャンネル用ウェルをそれぞれ打ち
分けるのであるが、図２８に示すように、イオンが酸化
膜にも打ち込まれるために各領域において通常１０ｎｍ
相当の酸化膜を除去する間に、それぞれｎチャンネル用
ウェルの周辺の酸化膜が５ｎｍ程度余分にエッチングが
進行し、ｐチャンネル用ウェルの周辺の酸化膜が３０ｎ
ｍ程度余分にエッチングが進行する。そのため、段差精
度の非常に厳しい素子分離膜（ＳＴＩ：Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）平坦化工程にお
いて、約３０ｎｍという大きな段差のばらつきが生じ
る。
【０００８】そこで、本発明の半導体装置の製造方法及
び半導体装置は、ｐ型の素子領域周辺及びｎ型の素子領
域周辺の素子分離膜における段差のばらつきを低減する
ことができる半導体装置の製造方法及び半導体装置を提
供することを目的とする。
び半導体装置は、ｐ型の素子領域周辺及びｎ型の素子領
域周辺の素子分離膜における段差のばらつきを低減する
ことができる半導体装置の製造方法及び半導体装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明における素子形成
領域の形成方法は、半導体基板主面に、不純物を導入し
た不純物導入層を形成する工程と、前記不純物導入層の
一部を残すように前記不純物導入層の周囲に素子分離溝
を形成する工程と、前記半導体基板上に絶縁膜を積層し
て前記素子分離溝を埋め込む工程と、前記絶縁膜を平坦
化して素子分離膜を形成する工程とを有することを特徴
とする。
領域の形成方法は、半導体基板主面に、不純物を導入し
た不純物導入層を形成する工程と、前記不純物導入層の
一部を残すように前記不純物導入層の周囲に素子分離溝
を形成する工程と、前記半導体基板上に絶縁膜を積層し
て前記素子分離溝を埋め込む工程と、前記絶縁膜を平坦
化して素子分離膜を形成する工程とを有することを特徴
とする。
【００１０】本発明の素子形成領域の形成方法では、半
導体素子が形成される素子形成領域に不純物を導入した
後に素子分離溝を形成し、素子分離溝に絶縁膜を埋め込
む。そのため、素子分離溝を埋め込む絶縁膜には不純物
は導入されず、平坦化工程において行われる等方性エッ
チングにより、各素子形成領域の周囲の絶縁膜は略同程
度に除去される。各素子形成領域の周囲の絶縁膜が略同
程度に除去されるため、素子分離膜の段差を低減するこ
とができ、精度良く平坦化して素子分離膜を形成するこ
とができる。
導体素子が形成される素子形成領域に不純物を導入した
後に素子分離溝を形成し、素子分離溝に絶縁膜を埋め込
む。そのため、素子分離溝を埋め込む絶縁膜には不純物
は導入されず、平坦化工程において行われる等方性エッ
チングにより、各素子形成領域の周囲の絶縁膜は略同程
度に除去される。各素子形成領域の周囲の絶縁膜が略同
程度に除去されるため、素子分離膜の段差を低減するこ
とができ、精度良く平坦化して素子分離膜を形成するこ
とができる。
【００１１】本発明における半導体装置の製造方法は、
半導体基板主面に、不純物を導入した不純物導入層を形
成する工程と、前記不純物導入層の一部を残すように前
記不純物導入層の周囲に素子分離溝を形成する工程と、
前記半導体基板上に絶縁膜を積層して前記素子分離溝を
埋め込む工程と、前記絶縁膜を平坦化して素子分離膜を
形成する工程とを有することを特徴とする。
半導体基板主面に、不純物を導入した不純物導入層を形
成する工程と、前記不純物導入層の一部を残すように前
記不純物導入層の周囲に素子分離溝を形成する工程と、
前記半導体基板上に絶縁膜を積層して前記素子分離溝を
埋め込む工程と、前記絶縁膜を平坦化して素子分離膜を
形成する工程とを有することを特徴とする。
【００１２】本発明の半導体装置の製造方法では、半導
体素子が形成される素子形成領域に不純物を導入した後
に素子分離溝を形成し、素子分離溝に絶縁膜を埋め込
む。そのため、素子分離溝を埋め込む絶縁膜には不純物
は導入されず、平坦化工程において行われる等方性エッ
チングにより、各素子形成領域の周囲の絶縁膜は略同程
度に除去される。各素子形成領域の周囲の絶縁膜が略同
程度に除去されるため、素子分離膜の段差を低減するこ
とができ、精度良く平坦化して素子分離膜を形成するこ
とができる。
体素子が形成される素子形成領域に不純物を導入した後
に素子分離溝を形成し、素子分離溝に絶縁膜を埋め込
む。そのため、素子分離溝を埋め込む絶縁膜には不純物
は導入されず、平坦化工程において行われる等方性エッ
チングにより、各素子形成領域の周囲の絶縁膜は略同程
度に除去される。各素子形成領域の周囲の絶縁膜が略同
程度に除去されるため、素子分離膜の段差を低減するこ
とができ、精度良く平坦化して素子分離膜を形成するこ
とができる。
【００１３】本発明における半導体装置は、半導体基板
主面に不純物を導入されて不純物導入層が形成された後
に、前記不純物導入層の一部を残すように前記不純物導
入層の周囲に素子分離溝が形成され、前記半導体基板上
に絶縁膜が積層されて前記素子分離溝が埋め込まれ、前
記絶縁膜が平坦化されて素子分離膜が形成されることを
特徴とする。
主面に不純物を導入されて不純物導入層が形成された後
に、前記不純物導入層の一部を残すように前記不純物導
入層の周囲に素子分離溝が形成され、前記半導体基板上
に絶縁膜が積層されて前記素子分離溝が埋め込まれ、前
記絶縁膜が平坦化されて素子分離膜が形成されることを
特徴とする。
【００１４】本発明の半導体装置では、半導体素子が形
成される素子形成領域に不純物が導入された後に素子分
離溝を形成し、素子分離溝に絶縁膜が埋め込まれる。そ
のため、素子分離溝に埋め込まれる絶縁膜には不純物は
導入されず、平坦化工程において行われる等方性エッチ
ングにより、各素子形成領域の周囲の絶縁膜が略同程度
に除去される半導体装置を得ることができる。各素子形
成領域の周囲の絶縁膜が略同程度に除去されるため、素
子分離膜の段差が低減され、精度良く平坦化して形成さ
れる素子分離膜を有する半導体装置を実現することがで
きる。
成される素子形成領域に不純物が導入された後に素子分
離溝を形成し、素子分離溝に絶縁膜が埋め込まれる。そ
のため、素子分離溝に埋め込まれる絶縁膜には不純物は
導入されず、平坦化工程において行われる等方性エッチ
ングにより、各素子形成領域の周囲の絶縁膜が略同程度
に除去される半導体装置を得ることができる。各素子形
成領域の周囲の絶縁膜が略同程度に除去されるため、素
子分離膜の段差が低減され、精度良く平坦化して形成さ
れる素子分離膜を有する半導体装置を実現することがで
きる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照にして説明する。
て図を参照にして説明する。
【００１６】まず本発明における半導体装置の素子形成
領域の製造方法について説明し、次にこれを応用した半
導体装置の製造方法について説明する。
領域の製造方法について説明し、次にこれを応用した半
導体装置の製造方法について説明する。
【００１７】図１及び図２はｎ型及びｐ型の素子形成領
域を形成する工程を示す。図１に示すように、半導体基
板１１上にレジスト層を積層し、フォトリソグラフィー
技術によりレジスト層を選択的に除去して所望の形状を
有するレジスト１２ａを形成する。このとき、レジスト
１２ａはｎ型の素子形成領域が形成される領域に開口部
を有し、この開口部より半導体基板１１が露出する。レ
ジスト層の選択的除去により露出する半導体基板１１に
ヒッ素などのｎ型の不純物をイオン注入して、ｎ型の素
子形成領域となるｎ型領域１３ａを形成する。
域を形成する工程を示す。図１に示すように、半導体基
板１１上にレジスト層を積層し、フォトリソグラフィー
技術によりレジスト層を選択的に除去して所望の形状を
有するレジスト１２ａを形成する。このとき、レジスト
１２ａはｎ型の素子形成領域が形成される領域に開口部
を有し、この開口部より半導体基板１１が露出する。レ
ジスト層の選択的除去により露出する半導体基板１１に
ヒッ素などのｎ型の不純物をイオン注入して、ｎ型の素
子形成領域となるｎ型領域１３ａを形成する。
【００１８】ｎ型領域１３ａが形成された後、レジスト
１２ａを除去し、半導体基板１１上の全面にレジスト層
を積層する。前述と同様に、図２に示すように、このレ
ジスト層をフォトリソグラフィー技術により選択的に除
去してレジスト１２ｂを形成する。このとき、レジスト
１２ｂはｐ型の素子形成領域が形成される領域に開口部
を有し、この開口部より半導体基板１１が露出する。レ
ジスト層の選択的除去により露出する半導体基板１１に
ホウ素などのｐ型の不純物をイオン注入して、ｐ型の素
子形成領域となるｐ型領域１３ｂを形成する。
１２ａを除去し、半導体基板１１上の全面にレジスト層
を積層する。前述と同様に、図２に示すように、このレ
ジスト層をフォトリソグラフィー技術により選択的に除
去してレジスト１２ｂを形成する。このとき、レジスト
１２ｂはｐ型の素子形成領域が形成される領域に開口部
を有し、この開口部より半導体基板１１が露出する。レ
ジスト層の選択的除去により露出する半導体基板１１に
ホウ素などのｐ型の不純物をイオン注入して、ｐ型の素
子形成領域となるｐ型領域１３ｂを形成する。
【００１９】ｎ型領域及びｐ型領域が形成された後、半
導体基板１１上にパッド層１４及びマスク層１５とを順
に積層して形成する。パッド層１４は熱酸化膜などによ
り形成される熱酸化膜や化学的気相成長法（ＣＶＤ：Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）な
どにより形成される酸化膜であり、マスク層１５は化学
的気相成長法（ＣＶＤ）などにより形成されるシリコン
窒化膜などである。マスク層１５は後述する素子分離溝
を形成する際の平坦化（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程におけ
る停止膜（ストッパ）となる。
導体基板１１上にパッド層１４及びマスク層１５とを順
に積層して形成する。パッド層１４は熱酸化膜などによ
り形成される熱酸化膜や化学的気相成長法（ＣＶＤ：Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）な
どにより形成される酸化膜であり、マスク層１５は化学
的気相成長法（ＣＶＤ）などにより形成されるシリコン
窒化膜などである。マスク層１５は後述する素子分離溝
を形成する際の平坦化（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程におけ
る停止膜（ストッパ）となる。
【００２０】半導体基板１１上にパッド層１４、マスク
層１５を順に形成した後、マスク層１５上にレジスト層
を形成し、このレジスト層をフォトリソグラフィー技術
により選択的に除去して所望の形状のレジストパターン
を有するレジストを形成する。フォトリソグラフィー技
術によりレジストを形成した後、反応性イオンエッチン
グ（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）などのエッチング処理によりパッド層１４、及びマ
スク層１５を選択的に除去して半導体基板１１上の所望
の位置を露出する。この半導体基板の露出部分より、反
応性イオンエッチング（ＲＩＥ）などのエッチング処理
を施して、半導体基板１１に素子分離溝を形成する。
層１５を順に形成した後、マスク層１５上にレジスト層
を形成し、このレジスト層をフォトリソグラフィー技術
により選択的に除去して所望の形状のレジストパターン
を有するレジストを形成する。フォトリソグラフィー技
術によりレジストを形成した後、反応性イオンエッチン
グ（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）などのエッチング処理によりパッド層１４、及びマ
スク層１５を選択的に除去して半導体基板１１上の所望
の位置を露出する。この半導体基板の露出部分より、反
応性イオンエッチング（ＲＩＥ）などのエッチング処理
を施して、半導体基板１１に素子分離溝を形成する。
【００２１】半導体基板１１上に素子分離溝が形成され
た後、図３に示すように半導体基板１１全面に厚くシリ
コン酸化膜などの絶縁膜１６を化学的気相成長法（ＣＶ
Ｄ）などにより形成させ、素子分離溝内を埋め込む。半
導体基板１１全面に形成された絶縁膜１６を、マスク層
１５を停止膜（ストッパ）として化学的機械研磨法（Ｃ
ＭＰ）により研磨して表面を平坦化する（図４）。
た後、図３に示すように半導体基板１１全面に厚くシリ
コン酸化膜などの絶縁膜１６を化学的気相成長法（ＣＶ
Ｄ）などにより形成させ、素子分離溝内を埋め込む。半
導体基板１１全面に形成された絶縁膜１６を、マスク層
１５を停止膜（ストッパ）として化学的機械研磨法（Ｃ
ＭＰ）により研磨して表面を平坦化する（図４）。
【００２２】図４に示すように半導体基板１１上の絶縁
膜１６を平坦化した後、半導体素子が形成される領域を
覆うマスク層１５を熱リン酸などのウェットエッチング
処理により除去し（図５）、さらにフッ酸系のエッチン
グ溶液などを用いてウェットエッチング処理によりパッ
ド層１４を除去して半導体基板１１の表面を露出させる
（図６）。このとき、パッド層１４を除去すると同時に
絶縁膜１６は除去され、素子分離溝を埋め込む絶縁膜１
６は半導体基板１１の表面と略同じ高さにまで除去され
て、素子分離膜１７が形成される。
膜１６を平坦化した後、半導体素子が形成される領域を
覆うマスク層１５を熱リン酸などのウェットエッチング
処理により除去し（図５）、さらにフッ酸系のエッチン
グ溶液などを用いてウェットエッチング処理によりパッ
ド層１４を除去して半導体基板１１の表面を露出させる
（図６）。このとき、パッド層１４を除去すると同時に
絶縁膜１６は除去され、素子分離溝を埋め込む絶縁膜１
６は半導体基板１１の表面と略同じ高さにまで除去され
て、素子分離膜１７が形成される。
【００２３】例えば、シリコン基板である半導体基板１
１上に形成されたシリコン酸化膜などのパッド層１４
を、フッ酸を用いて等方性エッチングにより１０ｎｍ相
当除去する場合、従来のように素子分離膜を形成した後
にｎ型領域１３ａ及びｐ型領域１３ｂをイオン注入法に
より形成すると、イオンのエネルギーが高くまたイオン
の注入量が高いためにｎ型領域１３ａの素子分離膜では
５ｎｍ程度余計に減り、ｐ型領域１３ｂの素子分離膜で
は３０ｎｍ程度余計に減る。また、ｎ型領域１３ａ及び
ｐ型領域１３ｂの各領域に注入するイオンの種類が異な
るため、ｎ型領域１３ａ及びｐ型領域１３ｂの各領域で
の余計に減る量が異なり、ｎ型領域１３ａ及びｐ型領域
１３ｂを囲む素子分離膜に段差が生じる。
１上に形成されたシリコン酸化膜などのパッド層１４
を、フッ酸を用いて等方性エッチングにより１０ｎｍ相
当除去する場合、従来のように素子分離膜を形成した後
にｎ型領域１３ａ及びｐ型領域１３ｂをイオン注入法に
より形成すると、イオンのエネルギーが高くまたイオン
の注入量が高いためにｎ型領域１３ａの素子分離膜では
５ｎｍ程度余計に減り、ｐ型領域１３ｂの素子分離膜で
は３０ｎｍ程度余計に減る。また、ｎ型領域１３ａ及び
ｐ型領域１３ｂの各領域に注入するイオンの種類が異な
るため、ｎ型領域１３ａ及びｐ型領域１３ｂの各領域で
の余計に減る量が異なり、ｎ型領域１３ａ及びｐ型領域
１３ｂを囲む素子分離膜に段差が生じる。
【００２４】しかし、前述のように、ｎ型領域１３ａ及
びｐ型領域１３ｂをイオン注入法により形成した後、半
導体基板１１上のパッド層１４を、フッ酸を用いて等方
性エッチングにより１０ｎｍ相当除去する場合、ｎ型領
域１３ａ及びｐ型領域１３ｂの各領域の周囲に形成され
る絶縁膜にはイオンが注入されない。そのため、ｎ型領
域１３ａ及びｐ型領域１３ｂの各領域を囲む絶縁膜の減
る量を低減することができ、またイオンの種類が異なる
ために生じるｎ型領域１３ａ及びｐ型領域１３ｂを囲む
素子分離膜１７の段差の半導体装置全体でのばらつきを
押さえることができる。
びｐ型領域１３ｂをイオン注入法により形成した後、半
導体基板１１上のパッド層１４を、フッ酸を用いて等方
性エッチングにより１０ｎｍ相当除去する場合、ｎ型領
域１３ａ及びｐ型領域１３ｂの各領域の周囲に形成され
る絶縁膜にはイオンが注入されない。そのため、ｎ型領
域１３ａ及びｐ型領域１３ｂの各領域を囲む絶縁膜の減
る量を低減することができ、またイオンの種類が異なる
ために生じるｎ型領域１３ａ及びｐ型領域１３ｂを囲む
素子分離膜１７の段差の半導体装置全体でのばらつきを
押さえることができる。
【００２５】以上のように、半導体素子が形成されるｎ
型領域１３ａ及びｐ型領域１３ｂを形成した後に素子分
離膜１７を形成することにより、等方性エッチングによ
りパッド層１４を除去する際、ｎ型領域１３ａ及びｐ型
領域１３ｂの各領域を囲む絶縁膜の減る量を低減するこ
とができる。また、イオンの種類、エネルギー、イオン
量が異なるために生じるｎ型領域１３ａ及びｐ型領域１
３ｂを囲む素子分離膜１７の段差の半導体装置全体での
ばらつきを押さえることができ、素子分離膜形成の際の
平坦化工程をより精密に行うことができる。
型領域１３ａ及びｐ型領域１３ｂを形成した後に素子分
離膜１７を形成することにより、等方性エッチングによ
りパッド層１４を除去する際、ｎ型領域１３ａ及びｐ型
領域１３ｂの各領域を囲む絶縁膜の減る量を低減するこ
とができる。また、イオンの種類、エネルギー、イオン
量が異なるために生じるｎ型領域１３ａ及びｐ型領域１
３ｂを囲む素子分離膜１７の段差の半導体装置全体での
ばらつきを押さえることができ、素子分離膜形成の際の
平坦化工程をより精密に行うことができる。
【００２６】また、ｎ型領域１３ａ及びｐ型領域１３ｂ
を形成した後に素子分離膜１７を形成することにより、
イオンの種類が異なるために生じるｎ型領域１３ａ及び
ｐ型領域１３ｂを囲む素子分離膜１７の段差の半導体装
置全体でのばらつきを押さえることができるため、イオ
ンの種類、エネルギー、イオン量により変わる酸化膜な
どのパッド層１４のエッチングレートを考慮することな
く、等方性エッチングによりパッド層１４を除去してｎ
型領域１３ａ及びｐ型領域１３ｂを形成することができ
る。
を形成した後に素子分離膜１７を形成することにより、
イオンの種類が異なるために生じるｎ型領域１３ａ及び
ｐ型領域１３ｂを囲む素子分離膜１７の段差の半導体装
置全体でのばらつきを押さえることができるため、イオ
ンの種類、エネルギー、イオン量により変わる酸化膜な
どのパッド層１４のエッチングレートを考慮することな
く、等方性エッチングによりパッド層１４を除去してｎ
型領域１３ａ及びｐ型領域１３ｂを形成することができ
る。
【００２７】次に、前述の半導体装置における素子形成
領域の製造方法を応用して、第一領域及び第二領域に半
導体記憶素子及び半導体論理素子が形成されるＤＲＡＭ
混載ロジックなどの半導体装置について説明する。ここ
で、半導体記憶素子はＤＲＡＭやＳＲＡＭ（ＳＲＡＭ：
Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ｍｅｍｏｒｙ）のような
半導体素子であり、半導体論理素子は半導体ロジックの
ような素子である。
領域の製造方法を応用して、第一領域及び第二領域に半
導体記憶素子及び半導体論理素子が形成されるＤＲＡＭ
混載ロジックなどの半導体装置について説明する。ここ
で、半導体記憶素子はＤＲＡＭやＳＲＡＭ（ＳＲＡＭ：
Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ｍｅｍｏｒｙ）のような
半導体素子であり、半導体論理素子は半導体ロジックの
ような素子である。
【００２８】また、半導体基板上の第一領域には半導体
記憶素子が形成され、第二領域には半導体論理素子が形
成されるとし、第二領域のｎ型及びｐ型の素子形成領域
に半導体論理素子を形成する際に前述の素子形成領域の
形成方法を応用する。
記憶素子が形成され、第二領域には半導体論理素子が形
成されるとし、第二領域のｎ型及びｐ型の素子形成領域
に半導体論理素子を形成する際に前述の素子形成領域の
形成方法を応用する。
【００２９】図７及び図８は半導体論理素子が形成され
る第二領域にｎ型の素子領域及びｐ型の素子領域を形成
する工程を示す。図７に示すように、半導体基板２１上
にレジスト層を積層し、フォトリソグラフィー技術によ
りレジスト層を選択的に除去して所望の形状を有するレ
ジスト２２ａを形成する。このとき、レジスト２２ａは
ｎ型の素子形成領域が形成される領域に開口部を有し、
この開口部より半導体基板２１が露出する。レジスト層
の選択的除去により露出する半導体基板２１にヒッ素な
どのｎ型の不純物をイオン注入して、ｎ型の素子形成領
域となるｎ型領域２３ａを形成する。
る第二領域にｎ型の素子領域及びｐ型の素子領域を形成
する工程を示す。図７に示すように、半導体基板２１上
にレジスト層を積層し、フォトリソグラフィー技術によ
りレジスト層を選択的に除去して所望の形状を有するレ
ジスト２２ａを形成する。このとき、レジスト２２ａは
ｎ型の素子形成領域が形成される領域に開口部を有し、
この開口部より半導体基板２１が露出する。レジスト層
の選択的除去により露出する半導体基板２１にヒッ素な
どのｎ型の不純物をイオン注入して、ｎ型の素子形成領
域となるｎ型領域２３ａを形成する。
【００３０】ｎ型領域２３ａが形成された後、レジスト
２２ａを除去し、半導体基板１１上の全面にレジスト層
を積層する。前述と同様に、図８に示すように、このレ
ジスト層をフォトリソグラフィー技術により選択的に除
去してレジスト２２ｂを形成する。このとき、レジスト
２２ｂはｐ型の素子形成領域が形成される領域に開口部
を有し、この開口部より半導体基板２１が露出する。レ
ジスト層の選択的除去により露出する半導体基板２１に
ホウ素などのｐ型の不純物をイオン注入して、ｐ型の素
子形成領域となるｐ型領域２３ｂを形成する。
２２ａを除去し、半導体基板１１上の全面にレジスト層
を積層する。前述と同様に、図８に示すように、このレ
ジスト層をフォトリソグラフィー技術により選択的に除
去してレジスト２２ｂを形成する。このとき、レジスト
２２ｂはｐ型の素子形成領域が形成される領域に開口部
を有し、この開口部より半導体基板２１が露出する。レ
ジスト層の選択的除去により露出する半導体基板２１に
ホウ素などのｐ型の不純物をイオン注入して、ｐ型の素
子形成領域となるｐ型領域２３ｂを形成する。
【００３１】ｎ型領域２３ａ及びｐ型領域２３ｂが形成
された後、図９に示すように、半導体基板２１上にパッ
ド層２４及びマスク層２５とを順に積層して形成する。
パッド層２４は熱酸化膜などにより形成される熱酸化膜
や化学的気相成長法（ＣＶＤ法）などにより形成される
酸化膜であり、マスク層２５は化学的気相成長法（ＣＶ
Ｄ法）などにより形成されるシリコン窒化膜などであ
る。マスク層２５は後述する素子分離溝を形成する際の
平坦化（ＣＭＰ）工程における停止膜（ストッパ）とな
る。
された後、図９に示すように、半導体基板２１上にパッ
ド層２４及びマスク層２５とを順に積層して形成する。
パッド層２４は熱酸化膜などにより形成される熱酸化膜
や化学的気相成長法（ＣＶＤ法）などにより形成される
酸化膜であり、マスク層２５は化学的気相成長法（ＣＶ
Ｄ法）などにより形成されるシリコン窒化膜などであ
る。マスク層２５は後述する素子分離溝を形成する際の
平坦化（ＣＭＰ）工程における停止膜（ストッパ）とな
る。
【００３２】半導体基板２１上にパッド層２４、マスク
層２５を順に形成した後、マスク層２５上にレジスト層
を形成し、このレジスト層をフォトリソグラフィー技術
により選択的に除去して所望の形状のレジストパターン
を有するレジストを形成する（図１０）。フォトリソグ
ラフィー技術によりレジスト２６を形成した後、反応性
イオンエッチング（ＲＩＥ）などのエッチング処理によ
りパッド層２４、及びマスク層２５を除去して半導体基
板２１上の所望の位置を露出する（図１１）。図１２に
示すように、半導体基板２１上の所望の位置を露出した
後にレジスト２６を除去して、半導体基板２１の露出部
分より反応性イオンエッチング（ＲＩＥ）などのエッチ
ング処理を施して、半導体基板２１の第一領域に素子分
離溝２７ｂ及び第二領域に素子分離溝２７ａを形成する
（図１３）。
層２５を順に形成した後、マスク層２５上にレジスト層
を形成し、このレジスト層をフォトリソグラフィー技術
により選択的に除去して所望の形状のレジストパターン
を有するレジストを形成する（図１０）。フォトリソグ
ラフィー技術によりレジスト２６を形成した後、反応性
イオンエッチング（ＲＩＥ）などのエッチング処理によ
りパッド層２４、及びマスク層２５を除去して半導体基
板２１上の所望の位置を露出する（図１１）。図１２に
示すように、半導体基板２１上の所望の位置を露出した
後にレジスト２６を除去して、半導体基板２１の露出部
分より反応性イオンエッチング（ＲＩＥ）などのエッチ
ング処理を施して、半導体基板２１の第一領域に素子分
離溝２７ｂ及び第二領域に素子分離溝２７ａを形成する
（図１３）。
【００３３】半導体基板２１上に素子分離溝が形成され
た後、図１４に示すように半導体基板１１全面に厚くシ
リコン酸化膜などの絶縁膜２８を化学的気相成長法（Ｃ
ＶＤ）などにより形成させ、素子分離溝内を埋め込む。
半導体基板１１全面に形成された絶縁膜２８を、マスク
層１５を停止膜（ストッパ）として化学的機械研磨法
（ＣＭＰ）により研磨して表面を平坦化する（図１
５）。
た後、図１４に示すように半導体基板１１全面に厚くシ
リコン酸化膜などの絶縁膜２８を化学的気相成長法（Ｃ
ＶＤ）などにより形成させ、素子分離溝内を埋め込む。
半導体基板１１全面に形成された絶縁膜２８を、マスク
層１５を停止膜（ストッパ）として化学的機械研磨法
（ＣＭＰ）により研磨して表面を平坦化する（図１
５）。
【００３４】図１５に示すように半導体基板２１上の絶
縁膜２８を平坦化した後、半導体素子が形成される領域
を覆うマスク層２５を熱リン酸などのウェットエッチン
グ処理により除去し、さらにフッ酸系のエッチング溶液
などを用いてウェットエッチング処理によりパッド層２
４を除去して半導体基板２１の表面を露出させる（図１
６）。このとき、パッド層２４を除去すると同時に絶縁
膜２８は除去され、第一領域の素子分離溝２７ｂ及び第
二領域の素子分離溝２７ａを埋め込む絶縁膜２８は半導
体基板２１の表面と略同じ高さにまで除去されて、第一
領域の素子分離溝２７ｂ第二領域の素子分離溝２７ａが
形成される。
縁膜２８を平坦化した後、半導体素子が形成される領域
を覆うマスク層２５を熱リン酸などのウェットエッチン
グ処理により除去し、さらにフッ酸系のエッチング溶液
などを用いてウェットエッチング処理によりパッド層２
４を除去して半導体基板２１の表面を露出させる（図１
６）。このとき、パッド層２４を除去すると同時に絶縁
膜２８は除去され、第一領域の素子分離溝２７ｂ及び第
二領域の素子分離溝２７ａを埋め込む絶縁膜２８は半導
体基板２１の表面と略同じ高さにまで除去されて、第一
領域の素子分離溝２７ｂ第二領域の素子分離溝２７ａが
形成される。
【００３５】例えば、シリコン基板である半導体基板２
１上に形成されたシリコン酸化膜などのパッド層２４
を、フッ酸を用いて等方性エッチングにより１０ｎｍ相
当除去する場合、従来のように素子分離膜を形成した後
にｎ型領域２３ａ及びｐ型領域２３ｂをイオン注入法に
より形成すると、イオンのエネルギーが高くまたイオン
の注入量が高いためにｎ型領域２３ａの素子分離膜では
５ｎｍ程度余計に減り、ｐ型領域２３ｂの素子分離膜で
は３０ｎｍ程度余計に減る。また、ｎ型領域２３ａ及び
ｐ型領域２３ｂの各領域に注入するイオンの種類が異な
るため、ｎ型領域２３ａ及びｐ型領域２３ｂの各領域で
の余計に減る量が異なり、ｎ型領域２３ａ及びｐ型領域
２３ｂを囲む素子分離膜に段差が生じる。
１上に形成されたシリコン酸化膜などのパッド層２４
を、フッ酸を用いて等方性エッチングにより１０ｎｍ相
当除去する場合、従来のように素子分離膜を形成した後
にｎ型領域２３ａ及びｐ型領域２３ｂをイオン注入法に
より形成すると、イオンのエネルギーが高くまたイオン
の注入量が高いためにｎ型領域２３ａの素子分離膜では
５ｎｍ程度余計に減り、ｐ型領域２３ｂの素子分離膜で
は３０ｎｍ程度余計に減る。また、ｎ型領域２３ａ及び
ｐ型領域２３ｂの各領域に注入するイオンの種類が異な
るため、ｎ型領域２３ａ及びｐ型領域２３ｂの各領域で
の余計に減る量が異なり、ｎ型領域２３ａ及びｐ型領域
２３ｂを囲む素子分離膜に段差が生じる。
【００３６】しかし、前述のように、ｎ型領域２３ａ及
びｐ型領域２３ｂをイオン注入法により形成した後、半
導体基板２１上のパッド層１４を、フッ酸を用いて等方
性エッチングにより１０ｎｍ相当除去する場合、ｎ型領
域２３ａ及びｐ型領域２３ｂの各領域の周囲に形成され
る絶縁膜にはイオンが注入されない。そのため、ｎ型領
域２３ａ及びｐ型領域２３ｂの各領域を囲む絶縁膜の減
る量を低減することができ、またイオンの種類が異なる
ために生じるｎ型領域２３ａ及びｐ型領域２３ｂを囲む
素子分離膜２８ａの段差の半導体装置全体でのばらつき
を押さえることができる。
びｐ型領域２３ｂをイオン注入法により形成した後、半
導体基板２１上のパッド層１４を、フッ酸を用いて等方
性エッチングにより１０ｎｍ相当除去する場合、ｎ型領
域２３ａ及びｐ型領域２３ｂの各領域の周囲に形成され
る絶縁膜にはイオンが注入されない。そのため、ｎ型領
域２３ａ及びｐ型領域２３ｂの各領域を囲む絶縁膜の減
る量を低減することができ、またイオンの種類が異なる
ために生じるｎ型領域２３ａ及びｐ型領域２３ｂを囲む
素子分離膜２８ａの段差の半導体装置全体でのばらつき
を押さえることができる。
【００３７】このように、第二領域の半導体論理素子が
形成されるｎ型領域２３ａ及びｐ型領域２３ｂを形成し
た後に素子分離膜２８ａを形成することにより、等方性
エッチングによりパッド層２４を除去する際、ｎ型領域
２３ａ及びｐ型領域２３ｂの各領域を囲む絶縁膜の減る
量を低減することができる。また、イオンの種類、エネ
ルギー、イオン量が異なるために生じるｎ型領域２３ａ
及びｐ型領域２３ｂを囲む素子分離膜２８ａの段差の半
導体装置全体でのばらつきを押さえることができ、素子
分離膜形成の際の平坦化工程をより精密に行うことがで
きる。
形成されるｎ型領域２３ａ及びｐ型領域２３ｂを形成し
た後に素子分離膜２８ａを形成することにより、等方性
エッチングによりパッド層２４を除去する際、ｎ型領域
２３ａ及びｐ型領域２３ｂの各領域を囲む絶縁膜の減る
量を低減することができる。また、イオンの種類、エネ
ルギー、イオン量が異なるために生じるｎ型領域２３ａ
及びｐ型領域２３ｂを囲む素子分離膜２８ａの段差の半
導体装置全体でのばらつきを押さえることができ、素子
分離膜形成の際の平坦化工程をより精密に行うことがで
きる。
【００３８】また、ｎ型領域２３ａ及びｐ型領域２３ｂ
を形成した後に素子分離膜２８ａを形成することによ
り、イオンの種類が異なるために生じるｎ型領域２３ａ
及びｐ型領域２３ｂを囲む素子分離膜２８ａの段差の第
二領域でのばらつきを押さえることができるため、イオ
ンの種類、エネルギー、イオン量により変わる酸化膜な
どのパッド層２４のエッチングレートを考慮することな
く、等方性エッチングによりパッド層２４を除去してｎ
型領域２３ａ及びｐ型領域２３ｂを形成することができ
る。
を形成した後に素子分離膜２８ａを形成することによ
り、イオンの種類が異なるために生じるｎ型領域２３ａ
及びｐ型領域２３ｂを囲む素子分離膜２８ａの段差の第
二領域でのばらつきを押さえることができるため、イオ
ンの種類、エネルギー、イオン量により変わる酸化膜な
どのパッド層２４のエッチングレートを考慮することな
く、等方性エッチングによりパッド層２４を除去してｎ
型領域２３ａ及びｐ型領域２３ｂを形成することができ
る。
【００３９】第一領域および第二領域に素子分離膜２８
ａ及び素子分離膜２８ｂが形成された後、半導体基板２
１の全面にシリコン酸化膜などの絶縁膜３０を形成す
る。絶縁膜３０はシリコン酸化膜やシリコン窒化膜であ
り、例えば、酸素雰囲気中でアニールしたり、高速昇高
温炉を用いて酸素雰囲気中でアニールしたりすることに
よって形成することができる。この絶縁膜３０は、ゲー
ト電極のゲート絶縁膜となる。
ａ及び素子分離膜２８ｂが形成された後、半導体基板２
１の全面にシリコン酸化膜などの絶縁膜３０を形成す
る。絶縁膜３０はシリコン酸化膜やシリコン窒化膜であ
り、例えば、酸素雰囲気中でアニールしたり、高速昇高
温炉を用いて酸素雰囲気中でアニールしたりすることに
よって形成することができる。この絶縁膜３０は、ゲー
ト電極のゲート絶縁膜となる。
【００４０】絶縁膜３０上に、多結晶層３１、導電層３
２、および絶縁膜３３が、化学的気相成長法（ＣＶＤ）
やスパッタ法により順に積層される。多結晶層３１はポ
リシリコンやアモルファスシリコンなど、導電層３２は
タングステンなど、絶縁膜３３は高温酸化膜や窒化膜で
ある。また導電層３２はタングステンシリコンなどのシ
リサイド層としても良い。このように順に積層した後、
絶縁膜３３上にレジスト層を全面に形成し、フォトリソ
グラフィー技術などにより所望のレジストパターンを形
成する。レジストパターンを用いて絶縁膜３０、多結晶
層３１、導電層３２、及び絶縁膜３３を除去して、第一
領域の半導体記憶素子のゲート電極パターンが形成され
る。
２、および絶縁膜３３が、化学的気相成長法（ＣＶＤ）
やスパッタ法により順に積層される。多結晶層３１はポ
リシリコンやアモルファスシリコンなど、導電層３２は
タングステンなど、絶縁膜３３は高温酸化膜や窒化膜で
ある。また導電層３２はタングステンシリコンなどのシ
リサイド層としても良い。このように順に積層した後、
絶縁膜３３上にレジスト層を全面に形成し、フォトリソ
グラフィー技術などにより所望のレジストパターンを形
成する。レジストパターンを用いて絶縁膜３０、多結晶
層３１、導電層３２、及び絶縁膜３３を除去して、第一
領域の半導体記憶素子のゲート電極パターンが形成され
る。
【００４１】第一領域のゲート電極パターンおよびレジ
スト３４をマスクとして、半導体基板２１の表面部に不
純物をイオン注入法により注入し、不純物を活性化させ
て、半導体記憶素子の低濃度拡散層３６が形成される
（図１７）。このとき、第二領域は絶縁膜、多結晶層、
導電層、および絶縁膜により覆われ、第二領域の半導体
基板には不純物が注入されない。
スト３４をマスクとして、半導体基板２１の表面部に不
純物をイオン注入法により注入し、不純物を活性化させ
て、半導体記憶素子の低濃度拡散層３６が形成される
（図１７）。このとき、第二領域は絶縁膜、多結晶層、
導電層、および絶縁膜により覆われ、第二領域の半導体
基板には不純物が注入されない。
【００４２】第一領域の半導体記憶素子のゲート電極パ
ターンが形成された後、さらにシリコン窒化膜などのレ
ジスト層を化学的気相成長法（ＣＶＤ）などを用いて積
層して、フォトリソグラフィー技術などにより選択的に
絶縁膜４０、多結晶層４１、導電層４２、および絶縁膜
４３を除去して、第二領域において、ｎ型領域２３ａ及
びｐ型領域２３ｂに半導体論理素子のゲート電極パター
ンが形成される（図１８）。
ターンが形成された後、さらにシリコン窒化膜などのレ
ジスト層を化学的気相成長法（ＣＶＤ）などを用いて積
層して、フォトリソグラフィー技術などにより選択的に
絶縁膜４０、多結晶層４１、導電層４２、および絶縁膜
４３を除去して、第二領域において、ｎ型領域２３ａ及
びｐ型領域２３ｂに半導体論理素子のゲート電極パター
ンが形成される（図１８）。
【００４３】図１９及び図２０はｎ型及びｐ型の半導体
論理素子に低濃度拡散層を形成する工程を示す図であ
る。図１９に示すように、半導体基板２１の全面にレジ
スト層を形成し、このレジスト層をフォトリソグラフィ
ー技術によりｎ型の素子形成領域であるｎ型領域２３ａ
の位置を選択的に除去して、レジスト４５ａが形成され
る。レジスト４５ａを用いて、ｎ型領域２３ａにイオン
注入法によりｐ型の不純物を注入し不純物を活性化させ
て、ｎ型領域２３ａに形成される半導体論理素子のｐ型
低濃度拡散層４６ａを形成する。
論理素子に低濃度拡散層を形成する工程を示す図であ
る。図１９に示すように、半導体基板２１の全面にレジ
スト層を形成し、このレジスト層をフォトリソグラフィ
ー技術によりｎ型の素子形成領域であるｎ型領域２３ａ
の位置を選択的に除去して、レジスト４５ａが形成され
る。レジスト４５ａを用いて、ｎ型領域２３ａにイオン
注入法によりｐ型の不純物を注入し不純物を活性化させ
て、ｎ型領域２３ａに形成される半導体論理素子のｐ型
低濃度拡散層４６ａを形成する。
【００４４】ｎ型領域２３ａに形成される半導体論理素
子と同様に、図２０に示すように、半導体基板２１の全
面にレジスト層を形成した後、レジスト層をフォトリソ
グラフィー技術によりｐ型の素子形成領域であるｐ型領
域２３ｂの位置を選択的に除去して、レジスト４５ｂを
形成する。レジスト４５ｂを用いて、ｐ型領域２３ｂに
イオン注入法によりｎ型の不純物を注入し不純物を活性
化させて、ｐ型領域２３ｂに形成される半導体論理素子
のｎ型低濃度拡散層４６ｂを形成する。
子と同様に、図２０に示すように、半導体基板２１の全
面にレジスト層を形成した後、レジスト層をフォトリソ
グラフィー技術によりｐ型の素子形成領域であるｐ型領
域２３ｂの位置を選択的に除去して、レジスト４５ｂを
形成する。レジスト４５ｂを用いて、ｐ型領域２３ｂに
イオン注入法によりｎ型の不純物を注入し不純物を活性
化させて、ｐ型領域２３ｂに形成される半導体論理素子
のｎ型低濃度拡散層４６ｂを形成する。
【００４５】第一領域に半導体記憶素子、第二領域に半
導体論理素子のゲート電極パターンを形成した後、第二
領域のｐ型領域２３ｂに半導体論理素子のｎ型低濃度拡
散層４６ｂを形成する際に用いたレジスト４５ｂを除去
し、半導体基板２１の全面に化学的気相成長法（ＣＶ
Ｄ）などによってシリコン酸化膜やシリコン窒化膜など
の絶縁膜を積層する。この絶縁膜を反応性イオンエッチ
ングなどのエッチング処理を施して、第一領域の半導体
記憶素子のゲート電極上に絶縁膜４８が形成され、また
第二領域のｎ型及びｐ型の素子形成領域に形成される半
導体論理素子のゲート電極には側壁部分に側面絶縁壁４
９が形成される。
導体論理素子のゲート電極パターンを形成した後、第二
領域のｐ型領域２３ｂに半導体論理素子のｎ型低濃度拡
散層４６ｂを形成する際に用いたレジスト４５ｂを除去
し、半導体基板２１の全面に化学的気相成長法（ＣＶ
Ｄ）などによってシリコン酸化膜やシリコン窒化膜など
の絶縁膜を積層する。この絶縁膜を反応性イオンエッチ
ングなどのエッチング処理を施して、第一領域の半導体
記憶素子のゲート電極上に絶縁膜４８が形成され、また
第二領域のｎ型及びｐ型の素子形成領域に形成される半
導体論理素子のゲート電極には側壁部分に側面絶縁壁４
９が形成される。
【００４６】第二領域のｎ型領域２３ａ及びｐ型領域２
３ｂにおいて半導体論理素子のゲート電極の側壁部分に
側面絶縁壁４９を形成した後、前述のｐ型低濃度拡散層
４６ａ及びｎ型低濃度拡散層４６ｂを形成する場合と同
様に、レジスト層を形成した後にフォトグラフィー技術
により選択的に除去してレジストを形成し、イオン注入
法により不純物を注入して、ｎ型領域２３ａ及びｐ型領
域２３ｂの半導体論理素子のそれぞれにｐ型高濃度拡散
層４７ａ及びｎ型高濃度拡散層４７ｂを形成する。この
とき、不純物の活性化のために、例えば、高速昇高温法
（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
ｉｎｇ）により熱処理を施し、ｎ型領域２３ａ及びｐ型
領域２３ｂの半導体論理素子のそれぞれにｐ型高濃度拡
散層４７ａ及びｎ型高濃度拡散層４７ｂを形成すると同
時に、空乏化が抑制されたゲート電極を形成することが
できる（図２１）。
３ｂにおいて半導体論理素子のゲート電極の側壁部分に
側面絶縁壁４９を形成した後、前述のｐ型低濃度拡散層
４６ａ及びｎ型低濃度拡散層４６ｂを形成する場合と同
様に、レジスト層を形成した後にフォトグラフィー技術
により選択的に除去してレジストを形成し、イオン注入
法により不純物を注入して、ｎ型領域２３ａ及びｐ型領
域２３ｂの半導体論理素子のそれぞれにｐ型高濃度拡散
層４７ａ及びｎ型高濃度拡散層４７ｂを形成する。この
とき、不純物の活性化のために、例えば、高速昇高温法
（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
ｉｎｇ）により熱処理を施し、ｎ型領域２３ａ及びｐ型
領域２３ｂの半導体論理素子のそれぞれにｐ型高濃度拡
散層４７ａ及びｎ型高濃度拡散層４７ｂを形成すると同
時に、空乏化が抑制されたゲート電極を形成することが
できる（図２１）。
【００４７】第二領域のｎ型領域２３ａ及びｐ型領域２
３ｂに半導体論理素子のｐ型高濃度拡散層４７ａ及びｎ
型高濃度拡散層４７ｂがそれぞれ形成された後、図２２
に示すように、スパッタ法によりコバルト、チタンなど
からなる金属層をｐ型高濃度拡散層４７ａ及びｎ型高濃
度拡散層４７ｂの表面に選択的に積層した後、窒素雰囲
気中での熱処理やアニールを行うことにより、半導体基
板２１表面においてｐ型高濃度拡散層４７ａ及びｎ型高
濃度拡散層４７ｂと金属との反応を促進させる。アンモ
ニアと過酸化水素水との混合液などにより未反応の金属
を除去し、さらに熱処理やアニールを行うことにより安
定な金属シリサイド５０を形成することができる。
３ｂに半導体論理素子のｐ型高濃度拡散層４７ａ及びｎ
型高濃度拡散層４７ｂがそれぞれ形成された後、図２２
に示すように、スパッタ法によりコバルト、チタンなど
からなる金属層をｐ型高濃度拡散層４７ａ及びｎ型高濃
度拡散層４７ｂの表面に選択的に積層した後、窒素雰囲
気中での熱処理やアニールを行うことにより、半導体基
板２１表面においてｐ型高濃度拡散層４７ａ及びｎ型高
濃度拡散層４７ｂと金属との反応を促進させる。アンモ
ニアと過酸化水素水との混合液などにより未反応の金属
を除去し、さらに熱処理やアニールを行うことにより安
定な金属シリサイド５０を形成することができる。
【００４８】以上のように、第二領域の半導体論理素子
が形成されるｎ型領域２３ａ及びｐ型領域２３ｂを形成
した後に素子分離膜２８ａを形成することにより、等方
性エッチングによりパッド層２４を除去する際、ｎ型領
域２３ａ及びｐ型領域２３ｂの各領域を囲む絶縁膜の減
る量を低減することができる。また、イオンの種類、エ
ネルギー、イオン量が異なるために生じるｎ型領域２３
ａ及びｐ型領域２３ｂを囲む素子分離膜２８ａの段差の
半導体装置全体でのばらつきを押さえることができ、素
子分離膜形成の際の平坦化工程をより精密に行うことが
できる。
が形成されるｎ型領域２３ａ及びｐ型領域２３ｂを形成
した後に素子分離膜２８ａを形成することにより、等方
性エッチングによりパッド層２４を除去する際、ｎ型領
域２３ａ及びｐ型領域２３ｂの各領域を囲む絶縁膜の減
る量を低減することができる。また、イオンの種類、エ
ネルギー、イオン量が異なるために生じるｎ型領域２３
ａ及びｐ型領域２３ｂを囲む素子分離膜２８ａの段差の
半導体装置全体でのばらつきを押さえることができ、素
子分離膜形成の際の平坦化工程をより精密に行うことが
できる。
【００４９】さらに、ｎ型領域２３ａ及びｐ型領域２３
ｂを形成した後に素子分離膜２８ａを形成することによ
り、イオンの種類が異なるために生じるｎ型領域２３ａ
及びｐ型領域２３ｂを囲む素子分離膜２８ａの段差の第
二領域でのばらつきを押さえることができるため、イオ
ンの種類、エネルギー、イオン量により変わる酸化膜な
どのパッド層２４のエッチングレートを考慮することな
く、等方性エッチングによりパッド層２４を除去してｎ
型領域２３ａ及びｐ型領域２３ｂを形成することができ
る。
ｂを形成した後に素子分離膜２８ａを形成することによ
り、イオンの種類が異なるために生じるｎ型領域２３ａ
及びｐ型領域２３ｂを囲む素子分離膜２８ａの段差の第
二領域でのばらつきを押さえることができるため、イオ
ンの種類、エネルギー、イオン量により変わる酸化膜な
どのパッド層２４のエッチングレートを考慮することな
く、等方性エッチングによりパッド層２４を除去してｎ
型領域２３ａ及びｐ型領域２３ｂを形成することができ
る。
【００５０】ＤＲＡＭ混載ロジックにおける半導体論理
素子において、ｎ型領域２３ａ及びｐ型領域２３ｂの各
領域を囲む絶縁膜の減る量を低減することができ、また
イオンの種類が異なるために生じるｎ型領域２３ａ及び
ｐ型領域２３ｂを囲む素子分離膜２８ａの段差の半導体
装置全体でのばらつきを押さえることができるため、素
子分離膜２８ａ及び素子分離膜２８ｂとｎ型領域２３ａ
及びｐ型領域２３ｂとの界面や、ｐ型高濃度拡散層４７
ａ及びｎ型高濃度拡散層４７ｂとの界面におけるリーク
電流を低減することができ、より高速で高性能なＤＲＡ
Ｍ混載ロジックを実現することができる。
素子において、ｎ型領域２３ａ及びｐ型領域２３ｂの各
領域を囲む絶縁膜の減る量を低減することができ、また
イオンの種類が異なるために生じるｎ型領域２３ａ及び
ｐ型領域２３ｂを囲む素子分離膜２８ａの段差の半導体
装置全体でのばらつきを押さえることができるため、素
子分離膜２８ａ及び素子分離膜２８ｂとｎ型領域２３ａ
及びｐ型領域２３ｂとの界面や、ｐ型高濃度拡散層４７
ａ及びｎ型高濃度拡散層４７ｂとの界面におけるリーク
電流を低減することができ、より高速で高性能なＤＲＡ
Ｍ混載ロジックを実現することができる。
【００５１】
【発明の効果】本発明において、半導体素子が形成され
る素子形成領域に不純物を導入した後に素子分離溝を形
成し、素子分離溝に絶縁膜を埋め込む。そのため、素子
分離溝を埋め込む絶縁膜には不純物は導入されず、平坦
化工程において行われる等方性エッチングにより、各素
子形成領域の周囲の絶縁膜は略同程度に除去され、素子
分離膜の段差を低減することができ、素子分離膜の段差
を低減することができる。
る素子形成領域に不純物を導入した後に素子分離溝を形
成し、素子分離溝に絶縁膜を埋め込む。そのため、素子
分離溝を埋め込む絶縁膜には不純物は導入されず、平坦
化工程において行われる等方性エッチングにより、各素
子形成領域の周囲の絶縁膜は略同程度に除去され、素子
分離膜の段差を低減することができ、素子分離膜の段差
を低減することができる。
【００５２】さらに、各素子形成領域の周囲の絶縁膜は
略同程度に除去され、素子分離膜の段差を低減すること
ができ、素子分離膜の段差を低減することができるた
め、イオンの種類、エネルギー、イオン量により変わる
酸化膜などのパッド層２４のエッチングレートを考慮す
ることなく、等方性エッチングによりパッド層を除去し
て素子形成領域を形成することができ、より精度良く平
坦化して素子分離膜を形成することができる。
略同程度に除去され、素子分離膜の段差を低減すること
ができ、素子分離膜の段差を低減することができるた
め、イオンの種類、エネルギー、イオン量により変わる
酸化膜などのパッド層２４のエッチングレートを考慮す
ることなく、等方性エッチングによりパッド層を除去し
て素子形成領域を形成することができ、より精度良く平
坦化して素子分離膜を形成することができる。
【００５３】ＤＲＡＭ混載ロジックにおける半導体論理
素子において、素子形成領域を囲む絶縁膜の減る量を低
減することができ、またイオンの種類が異なるために生
じる素子形成領域を囲む素子分離膜の段差の半導体装置
全体でのばらつきを押さえることができるため、素子分
離膜と素子形成領域との界面や、拡散層との界面におけ
るリーク電流を低減することができ、より高速で高性能
なＤＲＡＭ混載ロジックを実現することができる。
素子において、素子形成領域を囲む絶縁膜の減る量を低
減することができ、またイオンの種類が異なるために生
じる素子形成領域を囲む素子分離膜の段差の半導体装置
全体でのばらつきを押さえることができるため、素子分
離膜と素子形成領域との界面や、拡散層との界面におけ
るリーク電流を低減することができ、より高速で高性能
なＤＲＡＭ混載ロジックを実現することができる。
【００５４】従来は素子形成領域を形成した前に素子分
離膜を形成するのであるが、素子形成領域を形成した後
に素子分離膜を形成するため、素子形成領域を形成する
工程と素子分離溝を形成する工程との順序を変えて半導
体装置を製造するため、半導体装置の製造工程を大きく
変更することなく、また生産コストを変えることなく、
半導体装置を製造することができる。
離膜を形成するのであるが、素子形成領域を形成した後
に素子分離膜を形成するため、素子形成領域を形成する
工程と素子分離溝を形成する工程との順序を変えて半導
体装置を製造するため、半導体装置の製造工程を大きく
変更することなく、また生産コストを変えることなく、
半導体装置を製造することができる。
【図１】本発明における実施の形態の半導体装置の製造
方法におけるｎ型領域の形成を示す工程断面図である。
方法におけるｎ型領域の形成を示す工程断面図である。
【図２】本発明における実施の形態の半導体装置の製造
方法におけるｐ型領域の形成を示す工程断面図である。
方法におけるｐ型領域の形成を示す工程断面図である。
【図３】本発明における実施の形態の半導体装置の製造
方法における酸化膜の形成を示す工程断面図である。
方法における酸化膜の形成を示す工程断面図である。
【図４】本発明における実施の形態の半導体装置の製造
方法における酸化膜の平坦化を示す工程断面図である。
方法における酸化膜の平坦化を示す工程断面図である。
【図５】本発明における実施の形態の半導体装置の製造
方法におけるマスク層の除去を示す工程断面図である。
方法におけるマスク層の除去を示す工程断面図である。
【図６】本発明における実施の形態の半導体装置の製造
方法におけるパッド層の除去を示す工程断面図である。
方法におけるパッド層の除去を示す工程断面図である。
【図７】本発明における実施の形態の半導体装置の製造
方法におけるｎ型領域の形成を示す工程断面図である。
方法におけるｎ型領域の形成を示す工程断面図である。
【図８】本発明における実施の形態の半導体装置の製造
方法におけるｐ型領域の形成を示す工程断面図である。
方法におけるｐ型領域の形成を示す工程断面図である。
【図９】本発明における実施の形態の半導体装置の製造
方法におけるパッド層及びマスク層の形成を示す工程断
面図である。
方法におけるパッド層及びマスク層の形成を示す工程断
面図である。
【図１０】本発明における実施の形態の半導体装置の製
造方法におけるレジストの形成を示す工程断面図であ
る。
造方法におけるレジストの形成を示す工程断面図であ
る。
【図１１】本発明における実施の形態の半導体装置の製
造方法における開口部の形成を示す工程断面図である。
造方法における開口部の形成を示す工程断面図である。
【図１２】本発明における実施の形態の半導体装置の製
造方法におけるレジストの除去を示す工程断面図であ
る。
造方法におけるレジストの除去を示す工程断面図であ
る。
【図１３】本発明における実施の形態の半導体装置の製
造方法における素子分離溝の形成を示す工程断面図であ
る。
造方法における素子分離溝の形成を示す工程断面図であ
る。
【図１４】本発明における実施の形態の半導体装置の製
造方法における酸化膜の形成を示す工程断面図である。
造方法における酸化膜の形成を示す工程断面図である。
【図１５】本発明における実施の形態の半導体装置の製
造方法における酸化膜の平坦化を示す工程断面図であ
る。
造方法における酸化膜の平坦化を示す工程断面図であ
る。
【図１６】本発明における実施の形態の半導体装置の製
造方法におけるパッド層及びマスク層の除去を示す工程
断面図である。
造方法におけるパッド層及びマスク層の除去を示す工程
断面図である。
【図１７】本発明における実施の形態の半導体装置の製
造方法における半導体記憶素子のゲート電極の形成を示
す工程断面図である。
造方法における半導体記憶素子のゲート電極の形成を示
す工程断面図である。
【図１８】本発明における実施の形態の半導体装置の製
造方法におけるｎ型領域及びｐ型領域の半導体論理素子
のゲート電極パターンの形成を示す工程断面図である。
造方法におけるｎ型領域及びｐ型領域の半導体論理素子
のゲート電極パターンの形成を示す工程断面図である。
【図１９】本発明における実施の形態の半導体装置の製
造方法におけるｐ型領域の半導体論理素子の低濃度拡散
層の形成を示す工程断面図である。
造方法におけるｐ型領域の半導体論理素子の低濃度拡散
層の形成を示す工程断面図である。
【図２０】本発明における実施の形態の半導体装置の製
造方法におけるｎ型領域の半導体論理素子の低濃度拡散
層の形成を示す工程断面図である。
造方法におけるｎ型領域の半導体論理素子の低濃度拡散
層の形成を示す工程断面図である。
【図２１】本発明における実施の形態の半導体装置の製
造方法におけるｎ型領域及びｐ型領域の半導体論理素子
の高濃度拡散層の形成を示す工程断面図である。
造方法におけるｎ型領域及びｐ型領域の半導体論理素子
の高濃度拡散層の形成を示す工程断面図である。
【図２２】本発明における実施の形態の半導体装置の製
造方法におけるｎ型領域及びｐ型領域の半導体論理素子
の金属シリサイドの形成を示す工程断面図である。
造方法におけるｎ型領域及びｐ型領域の半導体論理素子
の金属シリサイドの形成を示す工程断面図である。
【図２３】従来の半導体装置の製造方法におけるシリコ
ン酸化膜の形成を示す工程断面図である。
ン酸化膜の形成を示す工程断面図である。
【図２４】従来の半導体装置の製造方法におけるシリコ
ン酸化膜の平坦化を示す工程断面図である。
ン酸化膜の平坦化を示す工程断面図である。
【図２５】従来の半導体装置の製造方法におけるシリコ
ン窒化膜の除去を示す工程断面図である。
ン窒化膜の除去を示す工程断面図である。
【図２６】従来の半導体装置の製造方法におけるｐチャ
ンネル用ウェルの形成を示す工程断面図である。
ンネル用ウェルの形成を示す工程断面図である。
【図２７】従来の半導体装置の製造方法におけるｎチャ
ンネル用ウェルの形成を示す工程断面図である。
ンネル用ウェルの形成を示す工程断面図である。
【図２８】従来の半導体装置の製造方法におけるシリコ
ン酸化膜の除去を示す工程断面図である。
ン酸化膜の除去を示す工程断面図である。
１１，２１ 半導体基板
１２ａ，１２ｂ，２２ａ，２２ｂ，３４，４５ａ，４５
ｂ，２６ レジスト １３ａ，２３ａ ｎ型領域 １３ｂ，２３ｂ ｐ型領域 １４，２４ パッド層 １５，２５ マスク層 １６，２８，３０，３３，４０，４３，４８ 絶縁膜 ２７ｂ，２７ａ 素子分離溝 １７，２８ａ，２８ｂ 素子分離膜 ３１，４１ 多結晶層 ３２，４２ 導電層 ３６ 低濃度拡散層 ４６ａ ｎ型低濃度拡散層 ４６ｂ ｐ型低濃度拡散層 ４７ａ ｎ型高濃度拡散層 ４７ｂ ｐ型高濃度拡散層 ４９ 側面絶縁壁 ５０ 金属シリサイド １０１ シリコン基板 １０２，１０４ シリコン酸化膜 １０３ シリコン窒化膜 １０５ 素子分離膜 １０６ ｐチャンネル用ウェル １０７ ｎチャンネル用ウェル １０８ａ，１０８ｂ フォトレジスト
ｂ，２６ レジスト １３ａ，２３ａ ｎ型領域 １３ｂ，２３ｂ ｐ型領域 １４，２４ パッド層 １５，２５ マスク層 １６，２８，３０，３３，４０，４３，４８ 絶縁膜 ２７ｂ，２７ａ 素子分離溝 １７，２８ａ，２８ｂ 素子分離膜 ３１，４１ 多結晶層 ３２，４２ 導電層 ３６ 低濃度拡散層 ４６ａ ｎ型低濃度拡散層 ４６ｂ ｐ型低濃度拡散層 ４７ａ ｎ型高濃度拡散層 ４７ｂ ｐ型高濃度拡散層 ４９ 側面絶縁壁 ５０ 金属シリサイド １０１ シリコン基板 １０２，１０４ シリコン酸化膜 １０３ シリコン窒化膜 １０５ 素子分離膜 １０６ ｐチャンネル用ウェル １０７ ｎチャンネル用ウェル １０８ａ，１０８ｂ フォトレジスト
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/10 ６８１Ｆ
27/10 ４８１ ６８１Ｄ
27/108
27/11
Ｆターム(参考） 5F032 AA35 AA44 AA77 AA84 BA01
BB06 CA03 CA17 DA24 DA26
DA28 DA29 DA33 DA60 DA78
5F048 AA01 AA04 AA07 AB01 AB03
AC03 BA01 BB05 BB08 BB13
BC06 BC18 BE03 BF06 BF16
BG01 BG14 DA25
5F083 AD00 BS00 GA03 GA06 JA19
JA33 JA35 JA39 JA53 MA04
MA19 NA01 PR06 PR40 PR43
PR44 PR53 PR54 ZA06
Claims (25)
- 【請求項１】 半導体基板主面に、不純物を導入した不
純物導入層を形成する工程と、前記不純物導入層の一部
を残すように前記不純物導入層の周囲に素子分離溝を形
成する工程と、前記半導体基板上に絶縁膜を積層して前
記素子分離溝を埋め込む工程と、前記絶縁膜を平坦化し
て素子分離膜を形成する工程とを有することを特徴とす
る素子形成領域の形成方法。 - 【請求項２】 前記不純物はイオン注入法により前記半
導体基板に導入されることを特徴とする請求項１記載の
素子形成領域の形成方法。 - 【請求項３】 前記不純物導入層は第一導電型層及び第
二導電型層からなり、前記第一導電型層及び前記第二導
電型層は互いに異なる導電型層であることを特徴とする
請求項１記載の素子形成領域の形成方法。 - 【請求項４】 前記第一導電型層及び第二導電型層はｐ
型導電型層若しくはｎ型導電型層であることを特徴とす
る請求項３記載の素子形成領域の形成方法。 - 【請求項５】 前記素子分離溝は、前記半導体基板主面
上にパッド層及びマスク層を順に積層して、該マスク層
上にレジストを形成し、該レジストを用いて前記パッド
層及び前記マスク層を選択的に除去して前記半導体基板
を露出し、前記半導体基板の露出部分より異方性エッチ
ングにより形成されることを特徴とする請求項１記載の
素子形成領域の形成方法。 - 【請求項６】 前記絶縁膜の平坦化は化学的機械研磨法
により前記マスク層に至るように行われることを特徴と
する請求項１記載の素子形成領域の形成方法。 - 【請求項７】 前記素子分離膜は前記絶縁膜を平坦化し
た後に前記マスク層及び前記パッド層を等方性エッチン
グにより除去して形成されることを特徴とする請求項１
記載の素子形成領域の形成方法。 - 【請求項８】 半導体基板主面に、不純物を導入した不
純物導入層を形成する工程と、前記不純物導入層の一部
を残すように前記不純物導入層の周囲に素子分離溝を形
成する工程と、前記半導体基板上に絶縁膜を積層して前
記素子分離溝を埋め込む工程と、前記絶縁膜を平坦化し
て素子分離膜を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項９】 前記不純物はイオン注入法により前記半
導体基板に導入されることを特徴とする請求項８記載の
半導体装置の製造方法。 - 【請求項１０】 前記不純物導入層は第一導電型層及び
第二導電型層からなり、前記第一導電型層及び前記第二
導電型層は互いに異なる導電型層であることを特徴とす
る請求項８記載の半導体装置の製造方法。 - 【請求項１１】 前記第一導電型層及び第二導電型層は
ｐ型導電型層若しくはｎ型導電型層であることを特徴と
する請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 前記素子分離溝は、前記半導体基板主
面上にパッド層及びマスク層を順に積層して、該マスク
層上にレジストを形成し、該レジストを用いて前記パッ
ド層及び前記マスク層を選択的に除去して前記半導体基
板を露出し、前記半導体基板の露出部分より異方性エッ
チングにより形成されることを特徴とする請求項８記載
の半導体装置の製造方法。 - 【請求項１３】 前記絶縁膜の平坦化は化学的機械研磨
法により前記マスク層に至るように行われることを特徴
とする請求項８記載の半導体装置の製造方法。 - 【請求項１４】 前記素子分離膜は前記絶縁膜を平坦化
した後に前記マスク層及び前記パッド層を等方性エッチ
ングにより除去して形成されることを特徴とする請求項
８記載の半導体装置の製造方法。 - 【請求項１５】 前記半導体基板上に半導体記憶素子部
及び半導体周辺回路部が形成され、該半導体周辺回路が
前記不純物導入層上に形成されてなることを特徴とする
請求項８記載の半導体装置の製造方法。 - 【請求項１６】 前記半導体周辺回路部は半導体論理素
子からなることを特徴とする請求項１５記載の半導体装
置の製造方法。 - 【請求項１７】 半導体基板主面に不純物を導入されて
不純物導入層が形成された後に、前記不純物導入層の一
部を残すように前記不純物導入層の周囲に素子分離溝が
形成され、前記半導体基板上に絶縁膜が積層されて前記
素子分離溝が埋め込まれ、前記絶縁膜が平坦化されて素
子分離膜が形成されることを特徴とする半導体装置。 - 【請求項１８】 前記不純物はイオン注入法により前記
半導体基板に導入されることを特徴とする請求項１７記
載の半導体装置。 - 【請求項１９】 前記不純物導入層は第一導電型層及び
第二導電型層からなり、前記第一導電型層及び前記第二
導電型層は互いに異なる導電型層であることを特徴とす
る請求項１７記載の半導体装置。 - 【請求項２０】 前記第一導電型層及び第二導電型層は
ｐ型導電型層若しくはｎ型導電型層であることを特徴と
する請求項１９記載の半導体装置。 - 【請求項２１】 前記素子分離溝は、前記半導体基板主
面上にパッド層及びマスク層を順に積層して、該マスク
層上にレジストを形成し、該レジストを用いて前記パッ
ド層及び前記マスク層を選択的に除去して前記半導体基
板を露出し、前記半導体基板の露出部分より異方性エッ
チングにより形成されることを特徴とする請求項１７記
載の半導体装置。 - 【請求項２２】 前記絶縁膜の平坦化は化学的機械研磨
法により前記マスク層に至るように行われることを特徴
とする請求項１７記載の半導体装置。 - 【請求項２３】 前記素子分離膜は前記絶縁膜を平坦化
した後に前記マスク層及び前記パッド層を等方性エッチ
ングにより除去して形成されることを特徴とする請求項
１７記載の半導体装置。 - 【請求項２４】 前記半導体基板上に半導体記憶素子部
及び半導体周辺回路部が形成され、該半導体周辺回路が
前記不純物導入層上に形成されてなることを特徴とする
請求項１７記載の半導体装置。 - 【請求項２５】 前記半導体周辺回路部は半導体論理素
子からなることを特徴とする請求項２４記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001347315A JP2003152071A (ja) | 2001-11-13 | 2001-11-13 | 素子形成領域の形成方法、半導体装置の製造方法、及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001347315A JP2003152071A (ja) | 2001-11-13 | 2001-11-13 | 素子形成領域の形成方法、半導体装置の製造方法、及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152071A true JP2003152071A (ja) | 2003-05-23 |
Family
ID=19160334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001347315A Pending JP2003152071A (ja) | 2001-11-13 | 2001-11-13 | 素子形成領域の形成方法、半導体装置の製造方法、及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003152071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7879702B2 (en) | 2006-07-07 | 2011-02-01 | Elpida Memory, Inc. | Method for manufacturing a semiconductor device including a memory cell array area and peripheral circuit area |
| JP2015122543A (ja) * | 2015-03-30 | 2015-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2001
- 2001-11-13 JP JP2001347315A patent/JP2003152071A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2015122543A (ja) * | 2015-03-30 | 2015-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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