JP2015122543A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板SUBの表面に、ソース領域SOおよびドレイン領域DRを有する高耐圧横型MOSトランジスタが完成される。そのトランジスタを平面視において取り囲む溝DTRが半導体基板SUBの表面に形成される。そのトランジスタ上を覆うように、かつ溝DTR内に中空SPを形成するようにトランジスタ上および溝DTR内に絶縁膜IIAが形成される。層間絶縁膜IIにトランジスタのソース領域SOおよびドレイン領域DRの各々に達するコンタクトホールCHが形成される。
【選択図】図3
Description
まず半導体基板の主表面に、導電部分を有する素子が完成される。その素子を平面視において取り囲む第1の溝が半導体基板の主表面に形成される。素子上を覆うように、かつ第1の溝内に中空を形成するように素子上および第1の溝内に絶縁膜が形成される。絶縁膜に素子の導電部分に達する孔が形成される。
(実施の形態1)
図1を参照して、BiC−DMOS(Bipolar Complementary Double-diffused Metal Oxide Semiconductor)の半導体チップCHは、たとえば低耐圧のCMOS(Complementary MOS)トランジスタを集積したようなロジック部LGと、高耐圧素子を用いた出力ドライバ部HVとを有している。上記のロジック部LGではその形成領域がDTI構造によって平面視において取り囲まれている。また出力ドライバ部HVでは素子の1つ1つの形成領域がDTI構造によって平面視において取り囲まれている。
次に、DTI構造における溝DTR内に中空がある場合とない場合との特性(リーク電流、ブレークダウン電圧、ブレークダウン時の電界強度分布)の違いについて調べた結果を説明する。
図13を参照して、このサンプルでは、半導体基板SUBのp型領域PR上に、p-エピタキシャル領域EP1、n型埋め込み領域NBRおよびp-エピタキシャル領域EP2が順に積層して形成されている。半導体基板SUBには、その表面からp-エピタキシャル領域EP2、n型埋め込み領域NBRおよびp-エピタキシャル領域EP1を貫通してp型領域PRに達する溝DTRが形成されている。この溝DTR内には絶縁膜IIが形成されている。p-エピタキシャル領域EP2の溝DTRを挟んだ一方側には導電層CL1が電気的に接続されており、溝DTRを挟んだ他方側には導電層CL2が電気的に接続されている。
本実施の形態によれば、図4〜図7に示すように高耐圧横型MOSトランジスタなどの素子が完成した後にDTI構造の溝DTRが形成されるため、その溝DTRを層間絶縁膜IIで埋め込むことが可能となる。これにより、溝DTRを埋め込む絶縁膜を層間絶縁膜とは別途に形成する必要がなくなるため、製造方法における工程数を大幅に削減することができる。
実施の形態1においては、製造工程においてSTI構造が形成された領域にDTI構造を形成する場合について説明したが、STI構造が形成されていない領域にDTI構造が形成されてもよい。STI構造が形成されていない領域にDTI構造を形成する場合を実施の形態2として以下に説明する。
実施の形態2においては、製造工程においてマスク材MKを等方性エッチングにより削除する場合について説明したが、マスク材MKは削除されずに残されてもよい。マスク材MKを残す場合を実施の形態3として以下に説明する。
実施の形態2においては、製造工程において絶縁膜IL1と絶縁膜IL2とマスク材MKとを積層した場合について説明したが、絶縁膜IL1は省略されてもよい。絶縁膜IL1を省略する場合を実施の形態4として以下に説明する。
実施の形態3においては、製造工程において絶縁膜IL1と絶縁膜IL2とマスク材MKとを積層した場合について説明したが、絶縁膜IL1と絶縁膜IL2とは省略されてもよい。絶縁膜IL1と絶縁膜IL2とを省略する場合を実施の形態5として以下に説明する。
図28に示すように、DTI構造により取り囲まれた素子形成領域DFR(図においてはpMOSトランジスタ形成領域)同士は、所定の領域SRを挟んで隣り合うように配置されていてもよい。この場合、所定の領域SRにおける半導体基板SUBの表面にはSTI構造が形成されていてもよい。このSTI構造は上述したように、半導体基板SUBの表面に形成された溝STRと、その溝STR内を埋め込む絶縁膜BILとを有している。
Claims (9)
- 半導体基板の主表面に、導電部分を有する素子を完成する工程と、
前記素子を平面視において取り囲む第1の溝を前記半導体基板の主表面に形成する工程と、
前記素子上を覆うように、かつ前記第1の溝内に中空を形成するように前記素子上および前記第1の溝内に絶縁膜を形成する工程と、
前記絶縁膜に前記素子の導電部分に達する孔を形成する工程とを備えた、半導体装置の製造方法。 - 前記第1の溝を形成する工程は、
前記半導体基板の主表面上にマスク材を形成する工程と、
前記マスク材をパターニングする工程と、
パターニングされた前記マスク材をマスクとして前記半導体基板の主表面に前記第1の溝を形成する工程とを含む、請求項1に記載の半導体装置の製造方法。 - 前記マスク材は前記半導体基板の主表面に直接接するように形成される、請求項2に記載の半導体装置の製造方法。
- 前記第1の溝を形成する工程は、
前記半導体基板の主表面と前記マスク材との間にシリコン窒化膜を形成する工程をさらに含む、請求項2に記載の半導体装置の製造方法。 - 前記第1の溝を形成する工程は、
前記半導体基板の主表面と前記シリコン窒化膜との間にシリコン酸化膜を形成する工程をさらに含む、請求項4に記載の半導体装置の製造方法。 - 前記絶縁膜は、前記マスク材上に形成される、請求項2〜5のいずれかに記載の半導体装置の製造方法。
- 前記第1の溝の形成後に前記マスク材を除去する工程をさらに備え、
前記マスク材が除去された後に前記絶縁膜が形成される、請求項2〜5のいずれかに記載の半導体装置の製造方法。 - 前記半導体基板の主表面に第2の溝を形成する工程をさらに備え、
前記第1の溝は、前記第2の溝の形成領域内において前記第2の溝よりも深く形成される、請求項1〜7のいずれかに記載の半導体装置の製造方法。 - 主表面に溝を有する半導体基板と、
前記半導体基板の主表面に形成され、かつ導電部分を有する素子とを備え、
前記溝は前記素子を平面視において取り囲むように形成されており、さらに
前記素子上を覆うように、かつ前記溝内に中空を形成するように前記素子上および前記溝内に形成された絶縁膜を備え、
前記絶縁膜は前記導電部分に達する孔を有する、半導体装置。
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