JP2017011311A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。【解決手段】ｐ型領域ＰＲ上にはｐ-エピタキシャル領域ＥＰ１と、ｎ型埋め込み領域ＮＢＲとが形成される。ｎ型埋め込み領域ＮＢＲ上には、ｐ-エピタキシャル領域ＥＰ２が形成される。ｐ-エピタキシャル領域ＥＰ２上にゲート電極ＧＥを有し、ｐ-エピタキシャル領域ＥＰ２内にソース領域ＳＯおよびドレイン領域ＤＲを有する高耐圧横型ＭＯＳトランジスタが形成される。ｐ-エピタキシャル領域ＥＰ２からｐ型領域ＰＲ内に達するように延びる溝ＤＴＲが形成される。層間絶縁膜ＩＩは、ゲート電極ＧＥを覆い、かつ溝ＤＴＲ内に中空ＳＰを残すように溝ＤＴＲを充填する。【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、溝を有する半導体装置およびその製造方法に関するものである。

高アスペクト比の溝内に絶縁膜を充填した素子分離（Deep Trench Isolation：ＤＴＩ）構造は、たとえば特開２００２−１１８２５６号公報に開示されている。

この公報に記載の技術では、まず半導体基板の表面に溝が形成され、その後に、その溝内を埋め込むように第１の絶縁膜が半導体基板の表面上に成膜される。この第１の絶縁膜が異方性エッチングされることにより、第１の絶縁膜に溝内に達する開口が形成されるとともに、第１の絶縁膜の開口の上端コーナ部が溝の上端コーナ部よりも緩やかな傾斜とされる。さらに上記の異方性エッチングにより、半導体基板の表面上の第１の絶縁膜の膜厚が減ぜられる。この後、上記開口を埋め込むように第２の絶縁膜が半導体基板の表面上に成膜される。

上記のようにＤＴＩ構造が形成された後に、半導体基板にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの電子素子が形成される。

特開２００２−１１８２５６号公報

上記の方法では、高アスペクト比の溝内を第１および第２の絶縁膜で埋め込む必要がある。このため、２回の絶縁膜堆積と、開口上端部の拡張のための異方性エッチングが必要となり、フロー時間が長くなり、処理時間と費用が掛かるプロセスとなっていた。

また溝内部に中空が存在すると、その後のウエット処理で中空部が基板表面に露出するおそれがある。溝内部の中空部が基板表面に露出した場合、その露出部からレジスト材などが中空部に入り込んで除去できなくなる。中空部内のレジスト材などは後工程で噴出して異物として現れ、パターン欠陥の原因となる。

本発明は、上記課題を鑑みてなされたものであり、その目的は、簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供することである。

本発明の一実施例による半導体装置は、第１半導体層と、第２半導体層と、第３半導体層と、ＭＯＳトランジスタと、第１分離領域と、第１絶縁膜とを備えている。第１半導体層は、第１導電型を有する。第２半導体層は、第１導電型とは異なる第２導電型を有し、第１半導体層上の位置する。第３半導体層は、第１導電型を有し、第２半導体層上に位置する。ＭＯＳトランジスタは、第３半導体層上にゲート電極を有し、第３半導体層内にソース領域およびドレイン領域を有する。第１分離領域は、第３半導体層から第１半導体層内に達するように延びる第１の溝を有する。第１絶縁膜は、ゲート電極を覆い、かつ第１の溝内に中空を残すように第１の溝を充填する。

本発明の一実施例による半導体装置の製造方法は、第１導電型を有する第１半導体層と、第１導電型とは異なる第２導電型を有する、第１半導体層上の第２半導体層と、第１導電型を有する、第２半導体層上の第３半導体層と、第３半導体層上にゲート電極を有し、第３半導体層内にソース領域およびドレイン領域を有するＭＯＳトランジスタと、を備えた半導体装置の製造方法であって、以下の工程を備えている。

まず第１半導体層内に達するように第３半導体層から延び、かつＭＯＳトランジスタを取り囲む第１の溝が形成される。ゲート電極を覆い、かつ第１の溝内に中空を残すように第１の溝を充填する第１絶縁膜が形成される。

本実施例によれば、素子の完成後に第１の溝が形成されるため、素子の形成途中に第１の溝内にレジストなどが入り込むことがない。このため、簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を実現することができる。

本発明の実施の形態１におけるチップ状態の半導体装置の構成を示す概略平面図である。 図１に示す素子形成領域が平面視において溝に取り囲まれた様子を示す一部破断斜視図である。 図２で溝に取り囲まれた素子であって、本発明の実施の形態１における半導体装置の構成を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。 ＤＴＩ構造の溝内に中空を設けた場合と設けない場合との素子評価試験に用いるサンプルの構成を示す概略断面図である。 図１３に示すサンプルの一方端子に電圧を印加した際に他方端子に流れる電流値を調べた結果を示す図である。 図１３に示すサンプルのＤＴＩ構造の幅を変更したときのブレークダウン電圧を調べた結果を示す図である。 図１３に示すサンプルにおいてＤＴＩ構造の溝内に中空を設けない場合の分離耐圧シミュレーションによるブレークダウン時の電界強度分布を示す図（Ａ）およびその一部拡大図（Ｂ）である。 図１３に示すサンプルにおいてＤＴＩ構造の溝内に中空を設ける場合の分離耐圧シミュレーションによるブレークダウン時の電界強度分布を示す図（Ａ）およびその一部拡大図（Ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態３における半導体装置の製造方法を示す概略断面図である。 本発明の実施の形態４における半導体装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態４における半導体装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態４における半導体装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態５における半導体装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態５における半導体装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態５における半導体装置の製造方法の第３工程を示す概略断面図である。 ＤＴＩによる分離の一の構成を示す概略断面図である。 ＤＴＩによる分離の他の構成を示す概略断面図である。 ＤＴＩによる分離の他の構成を示す一部破断斜視図である。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、ＢｉＣ−ＤＭＯＳ（Bipolar Complementary Double-diffused Metal Oxide Semiconductor）の半導体チップＣＨは、たとえば低耐圧のＣＭＯＳ（Complementary MOS）トランジスタを集積したようなロジック部ＬＧと、高耐圧素子を用いた出力ドライバ部ＨＶとを有している。上記のロジック部ＬＧではその形成領域がＤＴＩ構造によって平面視において取り囲まれている。また出力ドライバ部ＨＶでは素子の１つ１つの形成領域がＤＴＩ構造によって平面視において取り囲まれている。

図２を参照して、たとえば出力ドライバ部ＨＶでは、１つ１つの高耐圧素子の素子形成領域ＤＦＲがＤＴＩ構造をなす溝ＤＴＲにより平面的に取り囲まれている。この溝ＤＴＲは半導体基板ＳＵＢの表面に形成されている。

次に、上記の高耐圧素子として高耐圧の横型ＭＯＳトランジスタを用いた場合について説明する。

図３を参照して、半導体基板ＳＵＢはたとえばシリコンよりなっており、主表面に選択的に溝ＳＴＲを有している。この溝ＳＴＲ内には埋め込み絶縁膜ＢＩＬが形成されている。この溝ＳＴＲと埋め込み絶縁膜ＢＩＬとによりＳＴＩ（Shallow Trench Isolation）構造が構成されている。

半導体基板ＳＵＢのｐ型領域ＰＲ上にはｐ^-エピタキシャル領域ＥＰ１と、ｎ型埋め込み領域ＮＢＲとが形成されている。ｎ型埋め込み領域ＮＢＲ上には、ｐ型埋め込み領域ＰＢＲが選択的に形成されている。これらｎ型埋め込み領域ＮＢＲおよびｐ型埋め込み領域ＰＢＲ上には、ｐ^-エピタキシャル領域ＥＰ２が形成されている。

上記のｐ^-エピタキシャル領域ＥＰ２内であって半導体基板ＳＵＢの表面に、高耐圧の横型ＭＯＳトランジスタが形成されている。この高耐圧の横型ＭＯＳトランジスタは、ｎ型オフセット領域ＮＯＲと、ｎ型ウエル領域ＮＷＲと、ｐ型ウエル領域ＰＷＲと、ｎ⁺ドレイン領域ＤＲと、ｎ⁺ソース領域ＳＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。

ｎ型オフセット領域ＮＯＲは、ｐ^-エピタキシャル領域ＥＰ２とｐｎ接合を構成するように半導体基板ＳＵＢの表面に形成されている。ｎ型ウエル領域ＮＷＲはｎ型オフセット領域ＮＯＲと接するように形成されており、ｎ⁺ドレイン領域ＤＲはｎ型ウエル領域ＮＷＲと接するように半導体基板ＳＵＢの表面に形成されている。

ｐ型ウエル領域ＰＷＲは、ｐ^-エピタキシャル領域ＥＰ２内であって半導体基板ＳＵＢの表面に形成されている。ｎ⁺ソース領域ＳＯは、ｐ型ウエル領域ＰＷＲとｐｎ接合を構成するように半導体基板ＳＵＢの表面に形成されている。ｎ⁺ソース領域ＳＯとｎ型オフセット領域ＮＯＲとの間には、半導体基板ＳＵＢの表面に沿ってｐ型ウエル領域ＰＷＲとｐ^-エピタキシャル領域ＥＰ２とが挟まれている。

ゲート電極層ＧＥは、ｎ⁺ソース領域ＳＯとｎ型オフセット領域ＮＯＲとに挟まれるｐ型ウエル領域ＰＷＲとｐ^-エピタキシャル領域ＥＰ２とにゲート絶縁膜ＧＩを介在して対向するように半導体基板ＳＵＢ上に形成されている。またゲート電極層ＧＥの一方端部は、ｎ型オフセット領域ＮＯＲ内に形成されたＳＴＩ構造上に乗り上げている。ゲート電極層ＧＥの側壁を覆うように側壁絶縁膜ＳＷが形成されている。

本実施の形態においては、ｎ⁺ソース領域ＳＯ、ｎ⁺ドレイン領域ＤＲおよびゲート電極層ＧＥのそれぞれの表面上にシリサイド層ＳＣが形成されていることが好ましいが、シリサイド層ＳＣは省略されてもよい。

またｐ^-エピタキシャル領域ＥＰ２内には、ｐ型埋め込み領域ＰＢＲに接するようにｐ型シンカー（sinker）領域ＰＤＲが形成されており、このｐ型シンカー領域ＰＤＲの半導体基板ＳＵＢの表面側にｐ型ウエル領域ＰＷＲとｐ⁺コンタクト領域ＰＣＲとが形成されている。ｐ⁺コンタクト領域ＰＣＲとｎ⁺ソース領域ＳＯとを電気的に分離するために、ｐ⁺コンタクト領域ＰＣＲとｎ⁺ソース領域ＳＯとの間の半導体基板ＳＵＢの表面にはＳＴＩ構造が形成されている。

またｐ^-エピタキシャル領域ＥＰ２内には、ｎ型埋め込み領域ＮＢＲに接するようにｎ型シンカー領域ＮＤＲが形成されており、このｎ型シンカー領域ＮＤＲの半導体基板ＳＵＢの表面側にｎ型ウエル領域ＮＷＲとｎ⁺コンタクト領域ＮＣＲとが形成されている。ｎ⁺コンタクト領域ＮＣＲとｐ⁺コンタクト領域ＰＣＲとのそれぞれの表面上にはシリサイド層ＳＣが形成されていることが好ましいが、シリサイド層ＳＣは省略されてもよい。

上記の高耐圧横型ＭＯＳトランジスタ上を覆うように、絶縁膜ＩＬ１、絶縁膜ＩＬ２および層間絶縁膜ＩＩが順に積層されている。絶縁膜ＩＬ１はたとえばシリコン酸化膜であり、絶縁膜ＩＬ２はたとえばシリコン窒化膜である。層間絶縁膜ＩＩは、たとえばＢＰ−ＴＥＯＳ（Boro-Phospho-Tetra-Ethyl-Ortho-Silicate）と、その上にプラズマＣＶＤ（Chemical Vapor Deposition）法により形成されたシリコン酸化膜との積層構造よりなっている。なお層間絶縁膜ＩＩに含まれるＢＰ−ＴＥＯＳ（ＢＰＳＧ：Boro-Phosphate Silicate Glass）は、Ｐ−ＴＥＯＳ（ＰＳＧ：Phosphorus Silicon Glass）、Ｂ−ＴＥＯＳ（ＢＳＧ：Boro Silicata Glass）のようなＩＩＩ族元素およびＶ族元素の少なくともいずれかの不純物を含んだ絶縁膜であればよい。

絶縁膜ＩＬ１、絶縁膜ＩＬ２および層間絶縁膜ＩＩにはコンタクトホールＣＨが形成されており、コンタクトホールＣＨ内にはプラグ導電層ＰＬが形成されている。層間絶縁膜ＩＩ上には配線層ＩＣＬが形成されている。配線層ＩＣＬはコンタクトホールＣＨ内のプラグ導電層ＰＬを介して高耐圧横型ＭＯＳトランジスタの導電部分（たとえばソース領域ＳＯ、ドレイン領域ＤＲ、コンタクト領域ＮＣＲ、ＰＣＲ、ゲート電極層ＧＥなど）に電気的に接続されている。

上記の高耐圧横型ＭＯＳトランジスタの形成領域を平面視において取り囲むようにＤＴＩ構造が形成されている。このＤＴＩ構造は、半導体基板ＳＵＢの表面から内部に延びる溝（第１の溝）ＤＴＲと、その溝ＤＴＲ内に形成される絶縁膜ＩＩとを有している。溝ＤＴＲは、半導体基板ＳＵＢの表面からｐ^-エピタキシャル領域ＥＰ２、ｎ型埋め込み領域ＮＢＲおよびｐ^-エピタキシャル領域ＥＰ１を貫通してｐ型領域ＰＲに達するように形成されている。

上記の溝ＤＴＲ内に形成される絶縁膜ＩＩは、高耐圧横型ＭＯＳトランジスタ上に形成される層間絶縁膜ＩＩである。また溝ＤＴＲ内は、絶縁膜ＩＩで完全に埋め込まれてはおらず、溝ＤＴＲの内部には中空（空隙）ＳＰが形成されている。

この中空ＳＰは、ｎ型埋め込み領域ＮＢＲとｐ^-エピタキシャル領域ＥＰ１との接合部付近に少なくとも形成されていることが好ましい。中空ＳＰは溝の深さとほぼ同じ高さを有していてもよい。溝ＤＴＲのアスペクト比（深さ／幅Ｗ）は１以上であることが好ましい。また溝ＤＴＲの幅Ｗは８０Ｖのブレークダウン電圧を基準にして０．３μｍ以上であることが好ましい。

また溝ＤＴＲはＳＴＩ構造が形成された箇所に形成されてもよい。この場合、溝ＤＴＲはＳＴＩ構造の溝（第２の溝）ＳＴＲが形成された領域においてその溝ＳＴＲよりも深く形成されることになる。

次に、本実施の形態の半導体装置として、高耐圧横型ＭＯＳトランジスタだけでなく、ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジスタと称する）、ＣＭＯＳトランジスタおよび不揮発性半導体メモリを有する半導体装置の製造方法について図４〜図１２を用いて説明する。

図４を参照して、まず半導体基板ＳＵＢの表面に、各素子（高耐圧横型ＭＯＳトランジスタ、ｐＭＯＳトランジスタ、ＣＭＯＳトランジスタ、不揮発性半導体記憶素子）が完成される。

高耐圧横型ＭＯＳトランジスタは、ｎ型オフセット領域ＮＯＲと、ｎ型ウエル領域ＮＷＲと、ｐ型ウエル領域ＰＷＲと、ｎ⁺ドレイン領域ＤＲと、ｎ⁺ソース領域ＳＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。

また高耐圧素子としてのｐＭＯＳトランジスタは、ｐ型オフセット領域ＰＯＲと、ｎ型ウエル領域ＮＷＲと、ｐ型ウエル領域ＰＷＲと、ｐ⁺ドレイン領域ＤＲと、ｐ⁺ソース領域ＳＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。

またＣＭＯＳトランジスタは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが完成するように形成される。ｐＭＯＳトランジスタは、ｎ型ウエル領域ＮＷＲと、１対のＬＤＤ（Lightly Doped Drain）構造のｐ型ソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。ｎＭＯＳトランジスタは、ｐ型ウエル領域ＰＷＲと、１対のＬＤＤ構造のｎ型ソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。

また不揮発性半導体記憶素子は、たとえばスタックゲート型のメモリトランジスタにより形成される。このスタックゲート型のメモリトランジスタは、ｐ型ウエル領域ＰＷＲと、ＬＤＤ構造のｎ型ドレイン領域ＤＲと、ｎ^-ソース領域ＳＯと、ゲート絶縁膜ＧＩと、フローティングゲート電極層ＦＧと、ゲート間絶縁膜ＧＢＩと、コントロールゲート電極層ＣＧとを有するように形成される。

なお各素子のソース領域、ドレイン領域などの不純物領域の表面およびゲート電極の表面にはシリサイド層ＳＣが形成されてもよい。また各素子のゲート電極層ＧＥ、ＦＧ、ＣＧの側壁を覆うように側壁絶縁層ＳＷが形成される。

図５を参照して、各素子上を覆うように、絶縁膜ＩＬ１、絶縁膜ＩＬ２およびマスク材ＭＫが順に積層される。絶縁膜ＩＬ１はたとえば２０ｎｍの厚みのノンドープのシリコン酸化膜より形成される。また絶縁膜ＩＬ２はたとえば５０ｎｍの厚みのシリコン窒化膜より形成される。マスク材ＭＫはたとえば７００ｎｍの厚みのノンドープのシリコン酸化膜より形成される。このマスク材ＭＫ上に、フォトレジストＰＲＥが塗布される。

図６を参照して、フォトレジストＰＲＥは通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンＰＲＥをマスクとして、マスク材ＭＫ、絶縁膜ＩＬ２、絶縁膜ＩＬ１およびＳＴＩ構造が順に異方性エッチングされる。これにより半導体基板ＳＵＢの表面に溝ＤＴＲＡが形成される。

図７を参照して、引き続き、マスク材ＭＫをマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、半導体基板ＳＵＢの表面からｐ^-エピタキシャル領域ＥＰ２、ｎ型埋め込み領域ＮＢＲおよびｐ^-エピタキシャル領域ＥＰ１を貫通してｐ型領域ＰＲに達する溝ＤＴＲが形成される。この後、マスク材ＭＫが等方性エッチングにより除去される。

図８を参照して、上記の等方性エッチングにより、絶縁膜ＩＬ２の上面が露出するとともに、溝ＤＴＲの壁面において露出していたＳＴＩ構造の埋め込み絶縁膜ＢＩＬが図中横方向に膜減りする（後退する）。

図９を参照して、各素子上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するように各素子上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。この絶縁膜ＩＩＡは、たとえば１４５０ｎｍの厚みのＢＰ−ＴＥＯＳにより形成される。この絶縁膜ＩＩＡの上面がたとえばＣＭＰ（Chemical Mechanical Polishing）法により平坦化される。これにより絶縁膜ＩＩＡの厚みは、たとえば７５０ｎｍとされる。

図１０を参照して、上記の絶縁膜ＩＩＡ上に、プラズマＣＶＤ法によりシリコン酸化膜が形成される。この絶縁膜ＩＩＡとプラズマＣＶＤ法によるシリコン酸化膜とにより層間絶縁膜ＩＩが形成される。

図１１を参照して、通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩ、絶縁膜ＩＬ２および絶縁膜ＩＬ１を貫通して半導体基板ＳＵＢの表面に達するコンタクトホールＣＨが形成される。このコンタクトホールＣＨからは、たとえばソース領域やドレイン領域などの表面に形成されたシリサイド層ＳＣの表面が露出する。

図１２を参照して、コンタクトホールＣＨ内にプラグ導電層ＰＬが形成される。この後、プラグ導電層ＰＬを介して各素子の導電部分と電気的に接続するように層間絶縁膜ＩＩ上に配線層ＩＣＬが形成される。

以上により、本実施の形態の半導体装置が製造される。
次に、ＤＴＩ構造における溝ＤＴＲ内に中空がある場合とない場合との特性（リーク電流、ブレークダウン電圧、ブレークダウン時の電界強度分布）の違いについて調べた結果を説明する。

まず上記特性を調べるためのサンプルの構成について図１３を用いて説明する。
図１３を参照して、このサンプルでは、半導体基板ＳＵＢのｐ型領域ＰＲ上に、ｐ^-エピタキシャル領域ＥＰ１、ｎ型埋め込み領域ＮＢＲおよびｐ^-エピタキシャル領域ＥＰ２が順に積層して形成されている。半導体基板ＳＵＢには、その表面からｐ^-エピタキシャル領域ＥＰ２、ｎ型埋め込み領域ＮＢＲおよびｐ^-エピタキシャル領域ＥＰ１を貫通してｐ型領域ＰＲに達する溝ＤＴＲが形成されている。この溝ＤＴＲ内には絶縁膜ＩＩが形成されている。ｐ^-エピタキシャル領域ＥＰ２の溝ＤＴＲを挟んだ一方側には導電層ＣＬ１が電気的に接続されており、溝ＤＴＲを挟んだ他方側には導電層ＣＬ２が電気的に接続されている。

このサンプルにおける溝ＤＴＲの幅（ＤＴＩ幅）Ｗを０．６μｍ、０．８μｍ、１．０μｍとして一方側導電層ＣＬ１に印加する電圧ＶＨを変化させたときの導電層ＣＬ１、ＣＬ２間に流れるリーク電流ＩＨの値を調べた。その結果を図１４に示す。

図１４を参照して、いずれの溝ＤＴＲの幅Ｗにおいても、溝ＤＴＲ内に中空ＳＰがない場合にはリーク電流値が１×１０^-10Ａ〜１×１０^-9Ａとなったのに対し、溝ＤＴＲ内に中空ＳＰがある場合にはリーク電流値が１×１０^-10Ａ以下となった。このことから、溝ＤＴＲ内に中空ＳＰがない場合よりも中空ＳＰがある場合の方がリーク電流値が低くなることが分かった。

また上記のサンプルにおいて溝ＤＴＲの幅（ＤＴＩ幅）Ｗを変化させたときのブレークダウン電圧の変化を調べた。その結果を図１５に示す。

図１５を参照して、溝ＤＴＲ内に中空ＳＰがない場合には、溝ＤＴＲの幅Ｗが０．６μｍ、０．８μｍ、１．０μｍと大きくなるにしたがってブレークダウン電圧ＢＶが上がるものの、いずれのブレークダウン電圧値も８５Ｖ以下であった。

これに対して溝ＤＴＲ内に中空ＳＰがある場合には、溝ＤＴＲの幅Ｗが０．６μｍ、０．８μｍ、１．０μｍのいずれでも、ほとんどブレークダウン電圧ＢＶの値は同じで、９５Ｖ〜１００Ｖの範囲内であった。このことから、溝ＤＴＲ内に中空ＳＰがない場合よりも中空ＳＰがある場合の方がブレークダウン電圧ＢＶが高くなることが分かった。

また上記のサンプルにおいてＤＴＩ構造の溝ＤＴＲ内に中空ＳＰを設けない場合と設けた場合との分離耐圧シミュレーションによるブレークダウン時の電界強度分布を調べた。その結果を図１６および図１７に示す。

図１６を参照して、ＤＴＩ構造の溝ＤＴＲ内に中空ＳＰを設けない場合、溝ＤＴＲに接したｎ⁺埋め込み領域ＮＢとｐ^-エピタキシャル領域ＥＰ１との界面付近が最も高電界となっていることが分かる。またこのときのブレークダウン電圧ＢＶは９３Ｖであった。

図１７を参照して、ＤＴＩ構造の溝ＤＴＲ内に中空ＳＰを設けた場合、図１６の場合と比較して、溝ＤＴＲに接したｎ⁺埋め込み領域ＮＢとｐ^-エピタキシャル領域ＥＰ１との界面付近での電界強度が緩和されることが分かった。またこのときのブレークダウン電圧は１２６Ｖであり、図１６の場合よりも高くなることが分かった。

これらのことから、溝ＤＴＲ内に中空ＳＰがない場合よりも中空ＳＰがある場合の方が、溝ＤＴＲに接する箇所での電界強度を緩和でき、ブレークダウン電圧が高くなることが分かった。

次に、本実施の形態の作用効果について説明する。
本実施の形態によれば、図４〜図７に示すように高耐圧横型ＭＯＳトランジスタなどの素子が完成した後にＤＴＩ構造の溝ＤＴＲが形成されるため、その溝ＤＴＲを層間絶縁膜ＩＩで埋め込むことが可能となる。これにより、溝ＤＴＲを埋め込む絶縁膜を層間絶縁膜とは別途に形成する必要がなくなるため、製造方法における工程数を大幅に削減することができる。

また高耐圧横型ＭＯＳトランジスタなどの素子が完成した後にＤＴＩ構造の溝ＤＴＲが形成される。素子完成後の製造フローでは素子完成前の製造フローよりも溝ＤＴＲ内を埋め込む絶縁膜表面がウエットエッチングにさらされる回数が少ない。このため、その溝ＤＴＲ内に中空ＳＰが存在していても、その中空ＳＰが表面に露出することは抑制される。これにより、表面に露出した中空ＳＰ内にレジストなどの異物が入り込むことがないため、製造途中でその中空ＳＰ内の異物が噴出することによるパターンの欠陥が生じることも防止できる。

また溝ＤＴＲ内の中空ＳＰが表面に露出することが防止されるため、溝ＤＴＲ内に中空ＳＰが存在してもよい。このため、溝ＤＴＲ内の高い埋め込み性を確保する必要もなくなり、この点からも製造方法における工程数を削減することができる。

また溝ＤＴＲ内に積極的に中空ＳＰを形成することで、図１３〜図１７を用いて説明したように、ＤＴＩ構造により分離された素子のリーク電流を抑制することができ、ブレークダウン電圧を高めることができ、かつ溝ＤＴＲに接する箇所の電界強度を緩和することができる。

また溝ＤＴＲ内に中空ＳＰを形成することにより、空乏層の伸びを妨げるような隣接素子からの電界の働き（逆フィールドプレート効果）が抑制でき、結果として分離耐圧を高めることができる。また溝ＤＴＲ内に中空ＳＰを形成することにより、溝ＤＴＲ内の応力を低減することができるため、その応力に起因する結晶欠陥の発生を抑制することもできる。

またＳＴＩ構造が形成された領域にＤＴＩ構造が形成されているため、溝ＤＴＲの開口部での応力集中を緩和できる。これにより、結晶欠陥の発生をさらに抑制することができる。

（実施の形態２）
実施の形態１においては、製造工程においてＳＴＩ構造が形成された領域にＤＴＩ構造を形成する場合について説明したが、ＳＴＩ構造が形成されていない領域にＤＴＩ構造が形成されてもよい。ＳＴＩ構造が形成されていない領域にＤＴＩ構造を形成する場合を実施の形態２として以下に説明する。

図１８を参照して、半導体基板ＳＵＢの表面上に、絶縁膜ＩＬ１と絶縁膜ＩＬ２とマスク材ＭＫとが順に積層して形成される。この工程は実施の形態１の図５に示すフォトレジストＰＲＥの形成前の工程に対応する。

図１９を参照して、通常の写真製版技術およびエッチング技術により、マスク材ＭＫ、絶縁膜ＩＬ２および絶縁膜ＩＬ１が順に異方性エッチングされる。

引き続き、パターニングされたマスク材ＭＫをマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、半導体基板ＳＵＢの表面から内部に延びる溝ＤＴＲが形成される。この後、マスク材ＭＫが等方性エッチングにより除去される。

図２０を参照して、上記の等方性エッチングにより、絶縁膜ＩＬ２の上面が露出するとともに、溝ＤＴＲの壁面において露出していたＳＴＩ構造の埋め込み絶縁膜ＢＩＬが図中横方向に膜減りする。各素子（図示せず）上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するように各素子上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。この絶縁膜ＩＩＡは、たとえばＢＰ−ＴＥＯＳにより形成される。

この後、図１０〜図１２に示す実施の形態１と同様の工程を経ることにより、ＳＴＩ構造の形成されていない領域にＤＴＩ構造が形成された本実施の形態の半導体装置が製造される。

本実施の形態によれば、本実施の形態のＤＴＩ構造をＳＴＩ構造のない簡易な構成のデバイスに適用することが可能となる。

（実施の形態３）
実施の形態２においては、製造工程においてマスク材ＭＫを等方性エッチングにより削除する場合について説明したが、マスク材ＭＫは削除されずに残されてもよい。マスク材ＭＫを残す場合を実施の形態３として以下に説明する。

本実施の形態の製造方法は、図１８および図１９に示す実施の形態２と同様の工程を経る。この後、図２１を参照して、マスク材ＭＫを除去せずに残したまま、各素子（図示せず）上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するようにマスク材ＭＫ上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。

この後、図１０〜図１２に示す実施の形態１と同様の工程を経ることにより、マスク材ＭＫが削除されずに残された本実施の形態の半導体装置が製造される。

本実施の形態によれば、マスク材ＭＫの除去工程を省略することができるため、さらなるコスト削減と工期短縮とを期待することができる。

（実施の形態４）
実施の形態２においては、製造工程において絶縁膜ＩＬ１と絶縁膜ＩＬ２とマスク材ＭＫとを積層した場合について説明したが、絶縁膜ＩＬ１は省略されてもよい。絶縁膜ＩＬ１を省略する場合を実施の形態４として以下に説明する。

図２２を参照して、半導体基板ＳＵＢの表面上に、絶縁膜ＩＬ２とマスク材ＭＫとが順に積層して形成される。この工程は実施の形態１の図５に示すフォトレジストＰＲＥ形成前の工程に対応する。

図２３を参照して、通常の写真製版技術およびエッチング技術により、マスク材ＭＫおよび絶縁膜ＩＬ２が順に異方性エッチングされる。

引き続き、マスク材ＭＫをマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、半導体基板ＳＵＢの表面から内部に延びる溝ＤＴＲが形成される。この後、マスク材ＭＫが等方性エッチングにより除去される。

図２４を参照して、上記の等方性エッチングにより、絶縁膜ＩＬ２の上面が露出するとともに、溝ＤＴＲの壁面において露出していたＳＴＩ構造の埋め込み絶縁膜ＢＩＬが横方向に膜減りする。各素子上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するように各素子上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。

この後、図１０〜図１２に示す実施の形態１と同様の工程を経ることにより、絶縁膜ＩＬ１の省略された本実施の形態の半導体装置が製造される。

本実施の形態によれば、絶縁膜ＩＬ１を省略することができるため、さらなるコスト削減と工期短縮とを期待することができる。

（実施の形態５）
実施の形態３においては、製造工程において絶縁膜ＩＬ１と絶縁膜ＩＬ２とマスク材ＭＫとを積層した場合について説明したが、絶縁膜ＩＬ１と絶縁膜ＩＬ２とは省略されてもよい。絶縁膜ＩＬ１と絶縁膜ＩＬ２とを省略する場合を実施の形態５として以下に説明する。

図２５を参照して、半導体基板ＳＵＢの表面に直接接するようにマスク材ＭＫが形成される。この工程は実施の形態１の図５に示すフォトレジストＰＲＥ形成前の工程に対応する。

図２６を参照して、通常の写真製版技術およびエッチング技術により、マスク材ＭＫが異方性エッチングされる。

引き続き、マスク材ＭＫをマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、半導体基板ＳＵＢの表面から内部に延びる溝ＤＴＲが形成される。

図２７を参照して、マスク材ＭＫを除去せずに残したまま、各素子上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するようにマスク材ＭＫ上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。

この後、図１０〜図１２に示す実施の形態１と同様の工程を経ることにより、絶縁膜ＩＬ１および絶縁膜ＩＬ２の省略された本実施の形態の半導体装置が製造される。

本実施の形態によれば、絶縁膜ＩＬ１および絶縁膜ＩＬ２を省略することができるため、さらなるコスト削減と工期短縮とを期待することができる。

（実施の形態６）
図２８に示すように、ＤＴＩ構造により取り囲まれた素子形成領域ＤＦＲ（図においてはｐＭＯＳトランジスタ形成領域）同士は、所定の領域ＳＲを挟んで隣り合うように配置されていてもよい。この場合、所定の領域ＳＲにおける半導体基板ＳＵＢの表面にはＳＴＩ構造が形成されていてもよい。このＳＴＩ構造は上述したように、半導体基板ＳＵＢの表面に形成された溝ＳＴＲと、その溝ＳＴＲ内を埋め込む絶縁膜ＢＩＬとを有している。

また図２９および図３０に示すように、ＤＴＩ構造により取り囲まれた素子形成領域ＤＦＲ同士は、ＤＴＩ構造をなす１本の溝ＤＴＲのみを挟んで隣り合うように配置されていてもよい。

各素子形成領域ＤＦＲ間に１本の溝ＤＴＲのみを挟む場合には、隣り合う各素子形成領域ＤＦＲに、同じ種類の素子が形成されていることが好ましい。つまり、隣り合う一方の素子形成領域にｐＭＯＳトランジスタが形成されている場合には、隣り合う他方の素子形成領域にもｐＭＯＳトランジスタが形成されていることが好ましい。

このように隣り合う素子形成領域ＤＦＲの各々に同じ種類の素子が形成されていれば、素子形成領域ＤＦＲ間に挟まれる溝ＤＴＲの両側に同じウエル領域（ｐＭＯＳトランジスタの場合にはｎ型ウエル領域）が位置することになり、溝ＤＴＲ形成前のウエル領域の拡散による問題が生じないからである。

なお上記の実施の形態１〜６においては、素子形成領域ＤＦＲに形成される素子として高耐圧ＭＯＳトランジスタについて説明したが、本発明はこれ以外にＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオードなどの素子に適用されてもよく、これ以外の高耐圧素子などに適用されてもよい。

また製造プロセスにおける素子の完成とは、その素子がその機能を発揮するために必要な主たる要素が形成されたことを意味する。素子の完成とは、具体的には、たとえばダイオードの場合においてはアノード領域とカソード領域とが形成されたことを意味し、たとえばＭＩＳ（Metal Insulator Semiconductor）トランジスタの場合においてはソース領域と、ドレイン領域と、ゲート絶縁膜と、ゲート電極が形成されたことを意味し、たとえばＩＧＢＴの場合においてはエミッタ領域、ベース領域、ドリフト領域、コレクタ領域、ゲート絶縁膜およびゲート電極が形成されたことを意味する。

また実施の形態１〜５においては、層間絶縁膜ＩＩとしてたとえばＢＰ−ＴＥＯＳとプラズマＣＶＤ法により形成されたシリコン酸化膜との積層構造について説明したが、層間絶縁膜ＩＩはこれに限定されるものではなく、異なる材質からなっていてもよく、また単層からなっていてもよい。また溝ＤＴＲ内に形成される層間絶縁膜とは、下層の素子と上層の配線などの導電層とを電気的に分離するための絶縁膜であって、上面が平坦化処理されたものを含む。

また上記全ての実施の形態において、層間絶縁膜ＩＩ中のＢ（ボロン）やＰ（リン）の固相拡散を防ぐ必要がある場合には、層間絶縁膜ＩＩを堆積する前に、溝ＤＴＲの内壁に、酸化、窒化あるいはＣＶＤ法によってシリコン酸化膜、シリコン窒化膜などの絶縁膜（ライナー膜）が形成されてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、溝を有する半導体装置およびその製造方法に特に有利に適用され得る。

ＢＩＬ 絶縁膜、ＣＧ コントロールゲート電極層、ＣＨ コンタクトホール、ＣＬ１，ＣＬ２ 導電層、ＤＦＲ 素子形成領域、ＤＲ ドレイン領域、ＤＴＲ，ＳＴＲ 溝、ＥＰ１，ＥＰ２ エピタキシャル領域、ＦＧ フローティングゲート電極層、ＧＢＩ ゲート間絶縁膜、ＧＥ ゲート電極層、ＧＩ ゲート絶縁膜、ＨＶ 出力ドライバ部、ＩＣＬ 配線層、ＩＩ 層間絶縁膜、ＩＩＡ，ＩＬ１，ＩＬ２ 絶縁膜、ＩＬ 配線層、ＬＧ ロジック部、ＭＫ マスク材、ＮＢ ｎ⁺埋め込み領域、ＮＢＲ ｎ型埋め込み領域、ＮＣＲ ｎ⁺コンタクト領域、ＮＤＲ ｎ型シンカー領域、ＮＯＲ ｎ型オフセット領域、ＮＷＲ ｎ型ウエル領域、ＰＢＲ ｐ型埋め込み領域、ＰＣＲ ｐ⁺コンタクト領域、ＰＤＲ ｐ型シンカー領域、ＰＬ プラグ導電層、ＰＯＲ ｐ型オフセット領域、ＰＲＥ フォトレジスト、ＰＲ ｐ型領域、ＰＷＲ ｐ型ウエル領域、Ｓ／Ｄ ソース／ドレイン領域、ＳＣ シリサイド層、ＳＯ ソース領域、ＳＰ 中空、ＳＲ 所定領域、ＳＵＢ 半導体基板。

Claims (21)

1. 第１導電型を有する第１半導体層と、
   前記第１導電型とは異なる第２導電型を有する、前記第１半導体層上の第２半導体層と、
   前記第１導電型を有する、前記第２半導体層上の第３半導体層と、
   前記第３半導体層上にゲート電極を有し、前記第３半導体層内にソース領域およびドレイン領域を有するＭＯＳトランジスタと、
   前記第３半導体層から前記第１半導体層内に達するように延びる第１の溝を有する第１分離領域と、
   前記ゲート電極を覆い、かつ前記第１の溝内に中空を残すように前記第１の溝を充填する第１絶縁膜とを備えた、半導体装置。
2. 前記第１の溝は前記第２半導体層を貫通している、請求項１に記載の半導体装置。
3. 前記第３半導体層に配置された第２の溝と、前記第２の溝に充填された第２絶縁膜とを有し、前記第３半導体層内で前記ソース領域または前記ドレイン領域と接する第２分離領域をさらに備え、
   前記第２の溝は前記第１の溝よりも浅い、請求項２に記載の半導体装置。
4. 前記第１の溝は前記第２分離領域と前記ＭＯＳトランジスタとを取り囲んでいる、請求項３に記載の半導体装置。
5. 前記中空の底部は前記第１半導体層内に位置している、請求項４に記載の半導体装置。
6. 前記中空は前記第３半導体層から前記第１半導体層に延びている、請求項５に記載の半導体装置。
7. 前記第１半導体層は、半導体基板領域と、前記半導体基板領域上に形成されたエピタキシャル領域とを含む、請求項６に記載の半導体装置。
8. 前記第１絶縁膜上の配線層と、
   前記配線層と接し、かつ前記ＭＯＳトランジスタの前記ソース領域および前記ドレイン領域の一方と接する、前記第１絶縁膜内の導電層とをさらに備えた、請求項４に記載の半導体装置。
9. 前記第１絶縁膜と前記ゲート電極との間の第３絶縁膜をさらに備えた、請求項３に記載の半導体装置。
10. 前記第１絶縁膜はシリコン酸化膜であり、
    前記第３絶縁膜はシリコン窒化膜である、請求項９に記載の半導体装置。
11. 前記第３半導体層に配置された他の第２の溝と、前記他の第２の溝に充填された他の第２絶縁膜とを有する他の第２分離領域をさらに備え、
    前記他の第２の溝は前記第１の溝よりも浅く、
    前記第１の溝は、前記他の第２の溝内において前記他の第２絶縁膜を貫通する、請求項４に記載の半導体装置。
12. 第１導電型を有する第１半導体層と、前記第１導電型とは異なる第２導電型を有する、前記第１半導体層上の第２半導体層と、前記第１導電型を有する、前記第２半導体層上の第３半導体層と、前記第３半導体層上にゲート電極を有し、前記第３半導体層内にソース領域およびドレイン領域を有するＭＯＳトランジスタと、を備えた半導体装置の製造方法であって、
    （ａ）前記第１半導体層内に達するように前記第３半導体層から延び、かつ前記ＭＯＳトランジスタを取り囲む第１の溝を形成する工程と、
    （ｂ）前記ゲート電極を覆い、かつ前記第１の溝内に中空を残すように前記第１の溝を充填する第１絶縁膜を形成する工程とを備えた、半導体装置の製造方法。
13. 前記第１の溝は前記第２半導体層を貫通する、請求項１２に記載の半導体装置の製造方法。
14. 前記第３半導体層に配置された第２の溝と、前記第２の溝に充填された第２絶縁膜とを有し、前記第３半導体層内で前記ソース領域または前記ドレイン領域と接する第２分離領域を形成する工程をさらに備えた、請求項１３に記載の半導体装置の製造方法。
15. 前記第１の溝は前記ＭＯＳトランジスタと前記第２分離領域とを取り囲む、請求項１４に記載の半導体装置の製造方法。
16. 前記（ｂ）の工程の後に、
    （ｃ）前記ソース領域または前記ドレイン領域に達するように前記第１絶縁膜内に延びる導電層を形成する工程と、
    （ｄ）前記第１絶縁膜上に、前記導電層に接する配線層を形成する工程とをさらに備えた、請求項１４に記載の半導体装置の製造方法。
17. 前記中空の底部は前記第１半導体層内に位置している、請求項１４に記載の半導体装置の製造方法。
18. 前記中空は前記第３半導体層から前記第１半導体層に延びている、請求項１７に記載の半導体装置の製造方法。
19. 前記第１半導体層は、半導体基板領域と、前記半導体基板領域上に形成されたエピタキシャル領域とを含む、請求項１８に記載の半導体装置の製造方法。
20. 前記（ａ）の工程は、
    （ａ−１）前記ＭＯＳトランジスタと前記第３半導体層との上方にマスク膜を形成する工程と、
    （ａ−２）前記マスク膜上にレジストパターンを形成する工程と、
    （ａ−３）前記レジストパターンを用いることによってマスクパターンを形成するために前記マスク膜をパターニングする工程と、
    （ａ−４）前記マスクパターンを用いることによって、前記第１半導体層、前記第２半導体層および前記第３半導体層に前記第１の溝を形成するために異方性エッチングを行なう工程とをさらに含む、請求項１４に記載の半導体装置の製造方法。
21. 前記（ａ−４）の工程は、前記マスク膜および前記レジストパターンを前記第１の溝を形成するためのマスクとして用いる、請求項２０に記載の半導体装置の製造方法。

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