JPH08255828A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08255828A JPH08255828A JP5783995A JP5783995A JPH08255828A JP H08255828 A JPH08255828 A JP H08255828A JP 5783995 A JP5783995 A JP 5783995A JP 5783995 A JP5783995 A JP 5783995A JP H08255828 A JPH08255828 A JP H08255828A
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Abstract
(57)【要約】
【目的】シリサイド層の抵抗を上昇させず、素子間のリ
ーク電流の発生を回避できる素子分離構造を有する半導
体装置およびその製造方法を提供する。 【構成】シリコン基板１に素子分離用トレンチ１０を形
成し、素子分離用トレンチ１０の側壁に上端部が円弧状
Ｒの形状のサイドウォール１１をシリコン膜から形成
し、サイドウォール１１の側面を絶縁膜１２で覆い、拡
散層１３Ｎ，１３Ｐの上面であってその端部がサイドウ
ォール１１の上部に位置するシリサイド層１４を形成す
る。
ーク電流の発生を回避できる素子分離構造を有する半導
体装置およびその製造方法を提供する。 【構成】シリコン基板１に素子分離用トレンチ１０を形
成し、素子分離用トレンチ１０の側壁に上端部が円弧状
Ｒの形状のサイドウォール１１をシリコン膜から形成
し、サイドウォール１１の側面を絶縁膜１２で覆い、拡
散層１３Ｎ，１３Ｐの上面であってその端部がサイドウ
ォール１１の上部に位置するシリサイド層１４を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係わり、特に素子分離形成及びサリサイドプロ
セスに関するものである。
造方法に係わり、特に素子分離形成及びサリサイドプロ
セスに関するものである。
【０００２】
【従来の技術】従来より素子分離は、素子領域をシリコ
ン窒化膜でマスクした状態で局所的な熱酸化を行なって
分離領域（フィールド領域）にフィールド酸化膜を形成
する方法が一般的に用いられている。この方法を用いた
絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦＥ
Ｔ、と称す）を図３に例示する。同図において、Ｐ型シ
リコン基板３１の主面３１Ｓより一部内部に埋設するフ
ィールド酸化膜３３が上記方法で形成され、これにより
区画された素子領域に、ゲート絶縁膜３６を介してポリ
シリコンゲート電極３７が形成され、その側面にサイド
ウォール酸化膜３８が形成され、ゲート電極３７とフィ
ールド酸化膜３３との間にＮ型ソース、ドレイン拡散層
３４が形成され、Ｎ型ソース、ドレイン領域３４および
ポリシリコンゲート電極３７の露出する上面にサリサイ
ドプロセスにより高融点金属のシリサイド層３５，３５
がそれぞれ形成されている。
ン窒化膜でマスクした状態で局所的な熱酸化を行なって
分離領域（フィールド領域）にフィールド酸化膜を形成
する方法が一般的に用いられている。この方法を用いた
絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦＥ
Ｔ、と称す）を図３に例示する。同図において、Ｐ型シ
リコン基板３１の主面３１Ｓより一部内部に埋設するフ
ィールド酸化膜３３が上記方法で形成され、これにより
区画された素子領域に、ゲート絶縁膜３６を介してポリ
シリコンゲート電極３７が形成され、その側面にサイド
ウォール酸化膜３８が形成され、ゲート電極３７とフィ
ールド酸化膜３３との間にＮ型ソース、ドレイン拡散層
３４が形成され、Ｎ型ソース、ドレイン領域３４および
ポリシリコンゲート電極３７の露出する上面にサリサイ
ドプロセスにより高融点金属のシリサイド層３５，３５
がそれぞれ形成されている。
【０００３】しかしながら上記方法では、マスクとなる
シリコン窒化膜の下にフィールドシリコン酸化膜３３が
入り込むため、いわゆるバーズビーク３３Ａが発生して
分離領域および素子領域との間の境界が曖昧となり、か
つこの状態でシリサイド層３５を形成すると、拡散層３
４の端で応力によりシリサイド層３５が薄くなる。この
ために、局所酸化した分離領域を、あらかじめ掘り下げ
た基板部分に形成することにより、バーズビークを小さ
くすることも行われているが上記問題を完全に除去する
ことはできない。
シリコン窒化膜の下にフィールドシリコン酸化膜３３が
入り込むため、いわゆるバーズビーク３３Ａが発生して
分離領域および素子領域との間の境界が曖昧となり、か
つこの状態でシリサイド層３５を形成すると、拡散層３
４の端で応力によりシリサイド層３５が薄くなる。この
ために、局所酸化した分離領域を、あらかじめ掘り下げ
た基板部分に形成することにより、バーズビークを小さ
くすることも行われているが上記問題を完全に除去する
ことはできない。
【０００４】一方、素子分離方法には上記局所酸化法の
他に、素子の微細化に対応するために、トレンチ素子分
離方法も開発されている。この方法ではあらかじめ基板
に必要な分離幅のトレンチを形成し、その内にシリコン
酸化膜を埋め込むため、上述したような熱酸化法により
おこる分離領域幅の曖昧さ、すなわち分離領域および素
子領域との間の境界の曖昧さがなく、素子間の寸法を所
定の値に制御することができる。この素子分離方法に関
して、例えば特開平３−７９０３３号公報には図４に示
すような技術が開示されている。同図において、Ｐ型シ
リコン基板４１の主面４１Ｓから内部に形成されたトレ
ンチ内にシリコン酸化膜を充填して構成されたトレンチ
分離領域４３により区画された素子領域に、ゲート絶縁
膜４６を介してポリシリコンゲート電極４７が形成さ
れ、その側面にサイドウォール酸化膜４８が形成され、
ゲート電極４７とトレンチ分離領域４３との間にＮ型ソ
ース、ドレイン拡散層４４が形成されている。そしてト
レンチ分離領域４３にはシリコン酸化膜からなるフラン
ジ部４３Ａ（図４（Ａ））や４３Ｂ（図４（Ｂ））をそ
れぞれ設け、このフランジ部４３Ａ，４３Ｂとサイドウ
ォール酸化膜４８間に露出するＮ型ソース、ドレイン領
域４４の上面およびポリシリコンゲート電極４７の上面
にサリサイドプロセスにより高融点金属のシリサイド層
４５がそれぞれ形成されている。
他に、素子の微細化に対応するために、トレンチ素子分
離方法も開発されている。この方法ではあらかじめ基板
に必要な分離幅のトレンチを形成し、その内にシリコン
酸化膜を埋め込むため、上述したような熱酸化法により
おこる分離領域幅の曖昧さ、すなわち分離領域および素
子領域との間の境界の曖昧さがなく、素子間の寸法を所
定の値に制御することができる。この素子分離方法に関
して、例えば特開平３−７９０３３号公報には図４に示
すような技術が開示されている。同図において、Ｐ型シ
リコン基板４１の主面４１Ｓから内部に形成されたトレ
ンチ内にシリコン酸化膜を充填して構成されたトレンチ
分離領域４３により区画された素子領域に、ゲート絶縁
膜４６を介してポリシリコンゲート電極４７が形成さ
れ、その側面にサイドウォール酸化膜４８が形成され、
ゲート電極４７とトレンチ分離領域４３との間にＮ型ソ
ース、ドレイン拡散層４４が形成されている。そしてト
レンチ分離領域４３にはシリコン酸化膜からなるフラン
ジ部４３Ａ（図４（Ａ））や４３Ｂ（図４（Ｂ））をそ
れぞれ設け、このフランジ部４３Ａ，４３Ｂとサイドウ
ォール酸化膜４８間に露出するＮ型ソース、ドレイン領
域４４の上面およびポリシリコンゲート電極４７の上面
にサリサイドプロセスにより高融点金属のシリサイド層
４５がそれぞれ形成されている。
【０００５】
【発明が解決しようとする課題】上述したように局所酸
化法ではどのようにその方法を改良してもバーズビーク
を完全に除去することは基本的に不可能であるから、図
３に示すように突出するバーズビーク３３Ａの先端に当
接するシリサイド層３５の端部は薄い膜厚の形状に形成
される。これにより拡散層３４のシリサイド抵抗は、線
幅（拡散層の幅）が細くなると急に上昇する問題があっ
た。しかも、素子が微細化し分離領域の幅が狭くなる
と、すなわち素子領域間のフィールドシリコン酸化膜３
３の横方向寸法が小になると、分離領域３３の両端の拡
散層３４上からテーパ状のバーズビークの分離領域には
い上がって成長したシリサイド層により分離が確実に行
われず、素子間のリーク電流の原因にもなっていた。
化法ではどのようにその方法を改良してもバーズビーク
を完全に除去することは基本的に不可能であるから、図
３に示すように突出するバーズビーク３３Ａの先端に当
接するシリサイド層３５の端部は薄い膜厚の形状に形成
される。これにより拡散層３４のシリサイド抵抗は、線
幅（拡散層の幅）が細くなると急に上昇する問題があっ
た。しかも、素子が微細化し分離領域の幅が狭くなる
と、すなわち素子領域間のフィールドシリコン酸化膜３
３の横方向寸法が小になると、分離領域３３の両端の拡
散層３４上からテーパ状のバーズビークの分離領域には
い上がって成長したシリサイド層により分離が確実に行
われず、素子間のリーク電流の原因にもなっていた。
【０００６】一方、図４に示す従来技術では、フランジ
部４３Ａ，４３Ｂを形成しても拡散層４４の端は垂直な
トレンチ分離領域４３に充填する絶縁膜の垂直な側面で
仕切られるため、素子分離領域が単純な垂直のトレンチ
よりフランジ部４３Ａ，４３Ｂを有しているだけ拡散層
端で応力が緩和されるとしても、拡散層端の表面部分や
基板と絶縁膜が直角な形状で分離される部分に応力が発
生することにかわりはない。これにより拡散層端でのシ
リサイド反応抑制による薄膜化が起こり、抵抗が上昇す
る。さらに、素子分離幅が狭い場合、局所拡散法による
素子分離法で拡散層間のリーク電流が起きたように、ト
レンチの絶縁膜上にトレンチ両端の拡散層上からはい上
がって成長してきたシリサイド層により、拡散層間のリ
ーク電流を回避することができない。
部４３Ａ，４３Ｂを形成しても拡散層４４の端は垂直な
トレンチ分離領域４３に充填する絶縁膜の垂直な側面で
仕切られるため、素子分離領域が単純な垂直のトレンチ
よりフランジ部４３Ａ，４３Ｂを有しているだけ拡散層
端で応力が緩和されるとしても、拡散層端の表面部分や
基板と絶縁膜が直角な形状で分離される部分に応力が発
生することにかわりはない。これにより拡散層端でのシ
リサイド反応抑制による薄膜化が起こり、抵抗が上昇す
る。さらに、素子分離幅が狭い場合、局所拡散法による
素子分離法で拡散層間のリーク電流が起きたように、ト
レンチの絶縁膜上にトレンチ両端の拡散層上からはい上
がって成長してきたシリサイド層により、拡散層間のリ
ーク電流を回避することができない。
【０００７】したがって本発明の目的は、シリサイド層
の抵抗を上昇させず、素子間のリーク電流の発生を回避
することができる半導体装置およびその製造方法を提供
することである。
の抵抗を上昇させず、素子間のリーク電流の発生を回避
することができる半導体装置およびその製造方法を提供
することである。
【０００８】
【課題を解決するための手段】本発明の特徴は、単結晶
シリコン基板と、前記単結晶シリコン基板に形成された
素子分離用トレンチと、前記素子分離用トレンチの側壁
に被着して形成されたポリシリコンサイドウォールと、
前記ポリシリコンサイドウォールの側面に形成された絶
縁膜と、前記単結晶シリコン基板の表面に形成されその
端部が前記ポリシリコンサイドウォールの上部に形成さ
れたシリサイド層とを有する半導体装置にある。また前
記シリサイド層下に、ＭＯＳＦＥＴのソースもしくはド
レイン領域等となる拡散層が形成されていることができ
る。
シリコン基板と、前記単結晶シリコン基板に形成された
素子分離用トレンチと、前記素子分離用トレンチの側壁
に被着して形成されたポリシリコンサイドウォールと、
前記ポリシリコンサイドウォールの側面に形成された絶
縁膜と、前記単結晶シリコン基板の表面に形成されその
端部が前記ポリシリコンサイドウォールの上部に形成さ
れたシリサイド層とを有する半導体装置にある。また前
記シリサイド層下に、ＭＯＳＦＥＴのソースもしくはド
レイン領域等となる拡散層が形成されていることができ
る。
【０００９】本発明の他の特徴は、シリコン基板に素子
分離用トレンチを形成する工程と、前記シリコン基板上
にシリコン膜を成膜し、ゲート電極形成領域上をマスク
して異方性ドライエッチングを行うことにより、ゲート
電極を前記シリコン膜から形成すると同時に、前記素子
分離用トレンチの側壁に上端部が円弧状（Ｒ）の形状の
サイドウォールを前記シリコン膜から形成する工程と、
絶縁膜を堆積し異方性ドライエッチングを行うことによ
り、前記ゲート電極の側面に側壁絶縁膜を前記絶縁膜か
ら形成すると同時に、素子分離用トレンチ内の前記サイ
ドウォールの側面を前記絶縁膜で覆う工程と、ソースも
しくはドレイン領域となる拡散層上面であってその端部
が前記サイドウォールの上部に位置するシリサイド層を
形成し、同時に、前記ゲート電極の上面にシリサイド層
を形成する工程と、全体を層間絶縁膜で被覆し、コンタ
クトホールおよび配線を形成する工程とを有する半導体
装置の製造方法にある。ここで前記シリコン基板は単結
晶シリコン基板であり、前記シリコン膜はポリシリコン
膜であることが好ましい。
分離用トレンチを形成する工程と、前記シリコン基板上
にシリコン膜を成膜し、ゲート電極形成領域上をマスク
して異方性ドライエッチングを行うことにより、ゲート
電極を前記シリコン膜から形成すると同時に、前記素子
分離用トレンチの側壁に上端部が円弧状（Ｒ）の形状の
サイドウォールを前記シリコン膜から形成する工程と、
絶縁膜を堆積し異方性ドライエッチングを行うことによ
り、前記ゲート電極の側面に側壁絶縁膜を前記絶縁膜か
ら形成すると同時に、素子分離用トレンチ内の前記サイ
ドウォールの側面を前記絶縁膜で覆う工程と、ソースも
しくはドレイン領域となる拡散層上面であってその端部
が前記サイドウォールの上部に位置するシリサイド層を
形成し、同時に、前記ゲート電極の上面にシリサイド層
を形成する工程と、全体を層間絶縁膜で被覆し、コンタ
クトホールおよび配線を形成する工程とを有する半導体
装置の製造方法にある。ここで前記シリコン基板は単結
晶シリコン基板であり、前記シリコン膜はポリシリコン
膜であることが好ましい。
【００１０】本発明の別の特徴は、シリコン基板に素子
分離用トレンチを形成する工程と、前記シリコン基板上
にシリコン膜を成膜し、異方性ドライエッチングを行う
ことにより前記素子分離用トレンチの側壁に上端部が円
弧状（Ｒ）の形状のサイドウォールを前記シリコン膜か
ら形成する工程と、絶縁膜を堆積し異方性ドライエッチ
ングを行うことにより、前記シリコン基板および前記サ
イドウォールの上面上の前記絶縁膜を除去し前記素子分
離用トレンチ内の前記サイドウォールの側面上に前記絶
縁膜を残余させる工程と、前記サイドウォールの側面の
前記絶縁膜上のみに選択的に絶縁層を成長させる工程
と、前記シリコン基板の上面から前記サイドウォールの
円弧状の上端部にかけてシリサイド層を形成する工程と
を有する半導体装置の製造方法にある。ここで前記絶縁
層は液相酸化膜成長方法により形成されるシリコン酸化
層であることが好ましい。
分離用トレンチを形成する工程と、前記シリコン基板上
にシリコン膜を成膜し、異方性ドライエッチングを行う
ことにより前記素子分離用トレンチの側壁に上端部が円
弧状（Ｒ）の形状のサイドウォールを前記シリコン膜か
ら形成する工程と、絶縁膜を堆積し異方性ドライエッチ
ングを行うことにより、前記シリコン基板および前記サ
イドウォールの上面上の前記絶縁膜を除去し前記素子分
離用トレンチ内の前記サイドウォールの側面上に前記絶
縁膜を残余させる工程と、前記サイドウォールの側面の
前記絶縁膜上のみに選択的に絶縁層を成長させる工程
と、前記シリコン基板の上面から前記サイドウォールの
円弧状の上端部にかけてシリサイド層を形成する工程と
を有する半導体装置の製造方法にある。ここで前記絶縁
層は液相酸化膜成長方法により形成されるシリコン酸化
層であることが好ましい。
【００１１】
【作用】上記本発明によれば、シリコン基板に形成され
た素子分離用トレンチの側壁に上端部が円弧状（Ｒ）の
形状のサイドウォールをシリコン膜から形成している。
したがってシリコン基板とシリコン膜とから、開口部周
囲にＲが形成されたトレンチを構成しているとみること
ができ、シリサイド層の端部はシリコン膜によるサイド
ウォールの上部に位置しているからここのシリサイド層
膜厚が薄くなることがない。
た素子分離用トレンチの側壁に上端部が円弧状（Ｒ）の
形状のサイドウォールをシリコン膜から形成している。
したがってシリコン基板とシリコン膜とから、開口部周
囲にＲが形成されたトレンチを構成しているとみること
ができ、シリサイド層の端部はシリコン膜によるサイド
ウォールの上部に位置しているからここのシリサイド層
膜厚が薄くなることがない。
【００１２】すなわち、従来の絶縁膜のように半導体基
板の境界にバーズビークのような突起形状や角形状が本
発明では存在しない。本発明では開口部周囲のシリサイ
ド化できる材質のＲにより応力集中が発生しないからシ
リサイド反応を阻害することなく拡散層上全面にわたっ
て一様な膜厚のシリサイド形成が可能となる。これによ
り、素子の微細化のため拡散層幅が狭くなってもシリサ
イド層の抵抗が上昇することがなく、安定なシリサイド
化拡散層形成が可能になる。
板の境界にバーズビークのような突起形状や角形状が本
発明では存在しない。本発明では開口部周囲のシリサイ
ド化できる材質のＲにより応力集中が発生しないからシ
リサイド反応を阻害することなく拡散層上全面にわたっ
て一様な膜厚のシリサイド形成が可能となる。これによ
り、素子の微細化のため拡散層幅が狭くなってもシリサ
イド層の抵抗が上昇することがなく、安定なシリサイド
化拡散層形成が可能になる。
【００１３】また従来技術の図３や図４のように分離領
域を絶縁膜で完全に充填したような状態でシリサイドを
形成するのではなく、本発明ではシリサイド形成時には
素子分離トレンチは絶縁膜で完全には埋め込まれないよ
うにすることができるから、たとえ分離幅が狭くなり拡
散層間距離が狭くなっても、シリサイドの絶縁膜上への
はい上がりが原因となる拡散層間のリーク電流を抑制す
ることができる。
域を絶縁膜で完全に充填したような状態でシリサイドを
形成するのではなく、本発明ではシリサイド形成時には
素子分離トレンチは絶縁膜で完全には埋め込まれないよ
うにすることができるから、たとえ分離幅が狭くなり拡
散層間距離が狭くなっても、シリサイドの絶縁膜上への
はい上がりが原因となる拡散層間のリーク電流を抑制す
ることができる。
【００１４】
【実施例】以下、図面を参照して本発明を説明する。
【００１５】図１は本発明の第１の実施例の半導体装置
の製造を工程順に示す断面図である。
の製造を工程順に示す断面図である。
【００１６】まず図１（Ａ）において、Ｐ型単結晶シリ
コン基板１にＮ型ウエル２およびＰ型ウエル３を形成
し、チャネル部を形成し、その主面１Ｓ上に膜厚７ｎｍ
のシリコン酸化膜からなるゲート絶縁膜４を形成する。
そして、主面１Ｓより内部にウエルより深い素子分離用
トレンチ１０を形成して両ウエルを分離し、ボロンイオ
ン注入及びアニールを行って素子間リーク防止用のＰ+
チャネルストッパー領域５を形成する。
コン基板１にＮ型ウエル２およびＰ型ウエル３を形成
し、チャネル部を形成し、その主面１Ｓ上に膜厚７ｎｍ
のシリコン酸化膜からなるゲート絶縁膜４を形成する。
そして、主面１Ｓより内部にウエルより深い素子分離用
トレンチ１０を形成して両ウエルを分離し、ボロンイオ
ン注入及びアニールを行って素子間リーク防止用のＰ+
チャネルストッパー領域５を形成する。
【００１７】次に図１（Ｂ）において、基板上に膜厚１
５０ｎｍのポリシリコ膜を成膜し、ゲート電極となるポ
リシリコン膜の箇所上にのみにホトレジストパターン
（図示省略）を形成後、マスクされた箇所を除く全面に
異方性ドライエッチングを行うことにより、ポリシリコ
ンゲート電極６を形成し、同時に素子分離用トレンチ１
０の側壁上に上端に円弧Ｒが設けられたポリシリコンサ
イドウォール１１を形成する。
５０ｎｍのポリシリコ膜を成膜し、ゲート電極となるポ
リシリコン膜の箇所上にのみにホトレジストパターン
（図示省略）を形成後、マスクされた箇所を除く全面に
異方性ドライエッチングを行うことにより、ポリシリコ
ンゲート電極６を形成し、同時に素子分離用トレンチ１
０の側壁上に上端に円弧Ｒが設けられたポリシリコンサ
イドウォール１１を形成する。
【００１８】ここでＲの曲率はポリシリコン膜の膜厚に
依存する。ポリシリコン膜の膜厚は少なくとも５０ｎ
ｍ、すなわち曲率半径Ｒは少なくとも５０ｎｍは必要で
ある。これにより従来技術の図４に示すフランジ型構造
のようにシリサイド化を抑制する直角の角を有する部分
がなくなり、シリサイド反応が拡散層周辺（拡散層端
部）で促進される。
依存する。ポリシリコン膜の膜厚は少なくとも５０ｎ
ｍ、すなわち曲率半径Ｒは少なくとも５０ｎｍは必要で
ある。これにより従来技術の図４に示すフランジ型構造
のようにシリサイド化を抑制する直角の角を有する部分
がなくなり、シリサイド反応が拡散層周辺（拡散層端
部）で促進される。
【００１９】またこのＲを有するサイドウォールを絶縁
膜でなくポリシリコン膜等のシリコン膜で形成する理由
は、シリコン上にチタン（Ｔｉ）等の高融点金属をスパ
ッタ等で堆積し、反応させてこのサイドウォール上部分
をシリサイド化する必要があるからである。すなわち絶
縁膜でサイドウォールを形成すると、図４を援用して説
明したように、トレンチの側壁によりシリコン基板が直
角に形成されるために、尖ったところはストレスがかか
ってシリサイドが形成されにくくなる。
膜でなくポリシリコン膜等のシリコン膜で形成する理由
は、シリコン上にチタン（Ｔｉ）等の高融点金属をスパ
ッタ等で堆積し、反応させてこのサイドウォール上部分
をシリサイド化する必要があるからである。すなわち絶
縁膜でサイドウォールを形成すると、図４を援用して説
明したように、トレンチの側壁によりシリコン基板が直
角に形成されるために、尖ったところはストレスがかか
ってシリサイドが形成されにくくなる。
【００２０】またこの実施例のようにＮ型ウエルとＰ型
ウエルを用いる場合は、例えば、ポリシリコン膜をＮ型
ウエル３と同じまたはそれよりも少し濃度の低いＮ型の
ものを堆積し、異方性ドライエッチングでポリシリコン
サイドウォール１１を形成した後、８００℃で数十秒の
熱処理を加えてＰ型ウエル３内のボロンをそこに被着す
るポリシリコンサイドウォール１１に拡散させてＰ型化
させる。これによりＮ型ウエル２の側壁にはＮ型ポリシ
リコンサイドウォール１１Ｎが被着形成され、Ｐ型ウエ
ル３の側壁にはＰ型ポリシリコンサイドウォール１１Ｐ
が被着形成された構成となる。
ウエルを用いる場合は、例えば、ポリシリコン膜をＮ型
ウエル３と同じまたはそれよりも少し濃度の低いＮ型の
ものを堆積し、異方性ドライエッチングでポリシリコン
サイドウォール１１を形成した後、８００℃で数十秒の
熱処理を加えてＰ型ウエル３内のボロンをそこに被着す
るポリシリコンサイドウォール１１に拡散させてＰ型化
させる。これによりＮ型ウエル２の側壁にはＮ型ポリシ
リコンサイドウォール１１Ｎが被着形成され、Ｐ型ウエ
ル３の側壁にはＰ型ポリシリコンサイドウォール１１Ｐ
が被着形成された構成となる。
【００２１】次に図１（Ｃ）において、高温気相成長法
で膜厚７０ｎｍのシリコン酸化膜を堆積し、全面に異方
性ドライエッチングを行うことにより、ゲート電極６の
側面上に側壁酸化膜７を形成し、これと同時に素子分離
用トレンチ１０内のポリシリコンサイドウォール１１の
側面のみをシリコン酸化膜１２で覆う。
で膜厚７０ｎｍのシリコン酸化膜を堆積し、全面に異方
性ドライエッチングを行うことにより、ゲート電極６の
側面上に側壁酸化膜７を形成し、これと同時に素子分離
用トレンチ１０内のポリシリコンサイドウォール１１の
側面のみをシリコン酸化膜１２で覆う。
【００２２】次に図１（Ｄ）において、Ｎ型ウエル２内
に一対のＰ型拡散層１３Ｐを形成してそれぞれをＰチャ
ネルＭＯＳＦＥＴのソースおよびドレイン領域とし、Ｐ
型ウエル３内に一対のＮ型拡散層１３Ｎを形成してそれ
ぞれをＮチャネルＭＯＳＦＥＴのソースおよびドレイン
領域とする。このＰ型拡散層１３ＰはＮ型ウエル２およ
びＮ型ポリシリコンサイドウォール１１ＮとＰＮ接合を
形成し、Ｎ型拡散層１３ＮはＰ型ウエル３およびＰ型ポ
リシリコンサイドウォール１１ＰとＰＮ接合を形成す
る。さらに次の工程のシリサイド反応を促進するため
に、ソース、ドレイン領域のドーズ量より一桁少ないド
ーズ量でヒ素のイオン注入を行なう。
に一対のＰ型拡散層１３Ｐを形成してそれぞれをＰチャ
ネルＭＯＳＦＥＴのソースおよびドレイン領域とし、Ｐ
型ウエル３内に一対のＮ型拡散層１３Ｎを形成してそれ
ぞれをＮチャネルＭＯＳＦＥＴのソースおよびドレイン
領域とする。このＰ型拡散層１３ＰはＮ型ウエル２およ
びＮ型ポリシリコンサイドウォール１１ＮとＰＮ接合を
形成し、Ｎ型拡散層１３ＮはＰ型ウエル３およびＰ型ポ
リシリコンサイドウォール１１ＰとＰＮ接合を形成す
る。さらに次の工程のシリサイド反応を促進するため
に、ソース、ドレイン領域のドーズ量より一桁少ないド
ーズ量でヒ素のイオン注入を行なう。
【００２３】その後、高融点金属としてＴｉ（チタン）
をスパッタで成膜し、これを窒素雰囲気中で６９０℃、
３０秒間アニールしてＰ型拡散層１３Ｐの上面、Ｎ型拡
散層１３Ｎの上面を含むシリコン基板の露出する表面お
よびポリシリコンゲート電極６の上面のみにＴｉＳｉ2
のシリサイド層を形成する。
をスパッタで成膜し、これを窒素雰囲気中で６９０℃、
３０秒間アニールしてＰ型拡散層１３Ｐの上面、Ｎ型拡
散層１３Ｎの上面を含むシリコン基板の露出する表面お
よびポリシリコンゲート電極６の上面のみにＴｉＳｉ2
のシリサイド層を形成する。
【００２４】その後、アンモニア過酸化水素によりシリ
コン酸化膜上の窒化されているＴｉを除去し、さらに８
４０℃、１０秒間熱処理を加えることにより、抵抗の低
いシリサイド層１４を形成する。このシリサイド層の形
成時に素子分離トレンチは絶縁膜で完全に埋め込まれて
いないから、シリサイドが絶縁膜上へのはい上がりリー
ク電流の原因となることはない。
コン酸化膜上の窒化されているＴｉを除去し、さらに８
４０℃、１０秒間熱処理を加えることにより、抵抗の低
いシリサイド層１４を形成する。このシリサイド層の形
成時に素子分離トレンチは絶縁膜で完全に埋め込まれて
いないから、シリサイドが絶縁膜上へのはい上がりリー
ク電流の原因となることはない。
【００２５】次に図１（Ｅ）において、全面に膜厚１０
０ｎｍのシリコン酸化膜を被着しその上に膜厚１μｍの
ＢＰＳＧ膜を堆積することで層間絶縁膜１７を形成し、
７００℃でリフローを行う。この実施例ではトレンチ内
のシリコン酸化膜１２，１２間の間隙の充填はこの層間
絶縁膜１７のみであるから空洞２１を発生させることが
できる。空気はシリコン酸化膜よりも誘電率が低いから
この空洞２１が発生した分だけ寄生容量を減少させるこ
とができる。そしてこの層間絶縁膜１７にそれぞれの拡
散層およびゲート電極に達するコンタクトホールを設
け、コンタクトホールをタングステン１８で埋め込みエ
ッチバック後、それぞれのタングステン１８に接続する
アルミ配線１９を形成する。この第１の実施例では１回
のポリシリコンの堆積工程と１回の異方性ドライエッチ
ング工程でポリシリコンサイドウォール１１の形成とゲ
ート電極６の形成を同時に行うことができる。
０ｎｍのシリコン酸化膜を被着しその上に膜厚１μｍの
ＢＰＳＧ膜を堆積することで層間絶縁膜１７を形成し、
７００℃でリフローを行う。この実施例ではトレンチ内
のシリコン酸化膜１２，１２間の間隙の充填はこの層間
絶縁膜１７のみであるから空洞２１を発生させることが
できる。空気はシリコン酸化膜よりも誘電率が低いから
この空洞２１が発生した分だけ寄生容量を減少させるこ
とができる。そしてこの層間絶縁膜１７にそれぞれの拡
散層およびゲート電極に達するコンタクトホールを設
け、コンタクトホールをタングステン１８で埋め込みエ
ッチバック後、それぞれのタングステン１８に接続する
アルミ配線１９を形成する。この第１の実施例では１回
のポリシリコンの堆積工程と１回の異方性ドライエッチ
ング工程でポリシリコンサイドウォール１１の形成とゲ
ート電極６の形成を同時に行うことができる。
【００２６】図２は本発明の第２実施例の半導体装置の
製造を工程順に示す断面図である。尚、図２において図
１と同一もしくは類似の機能の箇所は同じ符号で示して
あるから重複する説明はなるべく省略する。
製造を工程順に示す断面図である。尚、図２において図
１と同一もしくは類似の機能の箇所は同じ符号で示して
あるから重複する説明はなるべく省略する。
【００２７】まず図２（Ａ）において、Ｐ型単結晶シリ
コン基板１の主面１Ｓの上に膜厚１０ｎｍの薄い絶縁膜
（図示省略）を形成後、素子分離用トレンチ１０を形成
し、Ｐ+ 型チャネルストッパー領域５を形成する。
コン基板１の主面１Ｓの上に膜厚１０ｎｍの薄い絶縁膜
（図示省略）を形成後、素子分離用トレンチ１０を形成
し、Ｐ+ 型チャネルストッパー領域５を形成する。
【００２８】次に図２（Ｂ）において、基板上に膜厚１
００ｎｍのポリシリコン膜を成膜し、全面に異方性ドラ
イエッチングを行うことにより表面のポリシリコン膜お
よび絶縁膜を取り除くことで素子分離用トレンチ１０の
側壁上のみにポリシリコン膜を残余させて、上端に円弧
Ｒが設けられたポリシリコンサイドウォール１１を形成
する。
００ｎｍのポリシリコン膜を成膜し、全面に異方性ドラ
イエッチングを行うことにより表面のポリシリコン膜お
よび絶縁膜を取り除くことで素子分離用トレンチ１０の
側壁上のみにポリシリコン膜を残余させて、上端に円弧
Ｒが設けられたポリシリコンサイドウォール１１を形成
する。
【００２９】その後、薄いシリコン酸化膜を堆積し全面
に異方性ドライエッチングを行うことにより、平面上の
シリコン酸化膜を除去し、素子分離用トレンチ１０内の
ポリシリコンサイドウォール１１の側面上のみをシリコ
ン酸化膜１２で被覆する。
に異方性ドライエッチングを行うことにより、平面上の
シリコン酸化膜を除去し、素子分離用トレンチ１０内の
ポリシリコンサイドウォール１１の側面上のみをシリコ
ン酸化膜１２で被覆する。
【００３０】次に図２（Ｃ）において、トレンチ内のシ
リコン酸化膜１２上のみに液相酸化膜成長方法により選
択的にシリコン酸化層２０を形成する。
リコン酸化膜１２上のみに液相酸化膜成長方法により選
択的にシリコン酸化層２０を形成する。
【００３１】この液相成長法は過飽和状態にシリカを解
かしたＨ2 ＳｉＦ6 の液中に半導体ウエハを入れ、Ｈ3
ＢＯ3 を滴下することにより化学反応を起こして、シリ
コン酸化層２０を半導体ウエハ上のシリコン酸化膜１２
上のみに堆積する方法である。この液相成長シリコン酸
化層２０は低温で形成できかつストレスも非常に小さ
い。また、シリコン酸化膜１２の上にのみ選択的に成長
するので、容易に素子分離用トレンチ１０の溝を埋め込
むことができる。このシリコン酸化層２０はシリコン酸
化膜１２上にのみに選択的に成長するものであるから素
子分離用トレンチの上部分はシリコン酸化層２０により
充填されていない。
かしたＨ2 ＳｉＦ6 の液中に半導体ウエハを入れ、Ｈ3
ＢＯ3 を滴下することにより化学反応を起こして、シリ
コン酸化層２０を半導体ウエハ上のシリコン酸化膜１２
上のみに堆積する方法である。この液相成長シリコン酸
化層２０は低温で形成できかつストレスも非常に小さ
い。また、シリコン酸化膜１２の上にのみ選択的に成長
するので、容易に素子分離用トレンチ１０の溝を埋め込
むことができる。このシリコン酸化層２０はシリコン酸
化膜１２上にのみに選択的に成長するものであるから素
子分離用トレンチの上部分はシリコン酸化層２０により
充填されていない。
【００３２】次に図２（Ｄ）において、Ｎ型ウエル２お
よびＰ型ウエル３を形成し、チャネル領域形成のための
イオン注入を行う。そして８００℃で数十秒の熱処理を
加えてＰ型ウエル３内のボロンをそこに被着するポリシ
リコンサイドウォール１１に拡散させてＰ型化させる。
これによりＮ型ウエル２の側壁にはＮ型ポリシリコンサ
イドウォール１１Ｎが被着形成され、Ｐ型ウエル３の側
壁にはＰ型ポリシリコンサイドウォール１１Ｐが被着形
成された構成となる。その後、ゲート酸化膜４を７ｎｍ
の膜厚に堆積し、ポリシリコンを１５０ｎｍの膜厚に堆
積し、フォトレジスト工程とドライエッチング工程によ
りポリシリコンゲート電極６を形成する。その後、高温
気相成長法で膜厚７０ｎｍのシリコン酸化膜を堆積し、
全面に異方性ドライエッチングを行うことにより、ゲー
ト電極６の側面上に側壁酸化膜７を形成する。その後、
それぞれのＭＯＳＦＥＴのソース、ドレイン領域となる
Ｐ型拡散層１３ＰおよびＮ型拡散層１３Ｎを形成し、シ
リサイド反応を促進するために、ソース、ドレイン領域
のドーズ量より一桁少ないドーズ量でヒ素のイオン注入
を行なう。その後、Ｔｉをスパッタ成膜し、これを窒素
雰囲気中で６９０℃、３０秒間アニールしてシリコン基
板の露出する表面すなわちＰ型拡散層１３ＰおよびＮ型
拡散層１３Ｎの上面およびポリシリコンゲート電極６の
上面のみにＴｉＳｉ2 のシリサイド層を形成する。その
後、アンモニア過酸化水素によりシリコン酸化膜上の窒
化されているＴｉを除去する。さらに８４０℃、１０秒
間熱処理を加えることにより、抵抗の低いシリサイド層
１４を形成する。
よびＰ型ウエル３を形成し、チャネル領域形成のための
イオン注入を行う。そして８００℃で数十秒の熱処理を
加えてＰ型ウエル３内のボロンをそこに被着するポリシ
リコンサイドウォール１１に拡散させてＰ型化させる。
これによりＮ型ウエル２の側壁にはＮ型ポリシリコンサ
イドウォール１１Ｎが被着形成され、Ｐ型ウエル３の側
壁にはＰ型ポリシリコンサイドウォール１１Ｐが被着形
成された構成となる。その後、ゲート酸化膜４を７ｎｍ
の膜厚に堆積し、ポリシリコンを１５０ｎｍの膜厚に堆
積し、フォトレジスト工程とドライエッチング工程によ
りポリシリコンゲート電極６を形成する。その後、高温
気相成長法で膜厚７０ｎｍのシリコン酸化膜を堆積し、
全面に異方性ドライエッチングを行うことにより、ゲー
ト電極６の側面上に側壁酸化膜７を形成する。その後、
それぞれのＭＯＳＦＥＴのソース、ドレイン領域となる
Ｐ型拡散層１３ＰおよびＮ型拡散層１３Ｎを形成し、シ
リサイド反応を促進するために、ソース、ドレイン領域
のドーズ量より一桁少ないドーズ量でヒ素のイオン注入
を行なう。その後、Ｔｉをスパッタ成膜し、これを窒素
雰囲気中で６９０℃、３０秒間アニールしてシリコン基
板の露出する表面すなわちＰ型拡散層１３ＰおよびＮ型
拡散層１３Ｎの上面およびポリシリコンゲート電極６の
上面のみにＴｉＳｉ2 のシリサイド層を形成する。その
後、アンモニア過酸化水素によりシリコン酸化膜上の窒
化されているＴｉを除去する。さらに８４０℃、１０秒
間熱処理を加えることにより、抵抗の低いシリサイド層
１４を形成する。
【００３３】次に図２（Ｅ）において、図１（Ｅ）と同
様のプロセスにより層間絶縁膜１７を形成し、そこにコ
ンタクトホールを設け、コンタクトホールをタングステ
ン１８で埋め込みアルミ配線１９を形成する。
様のプロセスにより層間絶縁膜１７を形成し、そこにコ
ンタクトホールを設け、コンタクトホールをタングステ
ン１８で埋め込みアルミ配線１９を形成する。
【００３４】この第２の実施例ではポリシリコンサイド
ウォール１１の形成とゲート電極６の形成にそれぞれポ
リシリコンの堆積を行っているから２回の堆積工程と２
回の異方性ドライエッチング工程が必要となるが、それ
ぞれを最適な膜厚にすることができる利点を有する。ま
た、この第２の実施例ではあらかじめ液相成長シリコン
酸化膜２０を形成しているから第１の実施例のように空
洞２１（図１（Ｅ））が発生することはない。したがっ
て寄生容量の低減より最終的にトレンチを完全に層間絶
縁膜等で充填して絶縁を確実にすることを重要視する半
導体装置には第２の実施例が適している。
ウォール１１の形成とゲート電極６の形成にそれぞれポ
リシリコンの堆積を行っているから２回の堆積工程と２
回の異方性ドライエッチング工程が必要となるが、それ
ぞれを最適な膜厚にすることができる利点を有する。ま
た、この第２の実施例ではあらかじめ液相成長シリコン
酸化膜２０を形成しているから第１の実施例のように空
洞２１（図１（Ｅ））が発生することはない。したがっ
て寄生容量の低減より最終的にトレンチを完全に層間絶
縁膜等で充填して絶縁を確実にすることを重要視する半
導体装置には第２の実施例が適している。
【００３５】
【発明の効果】本発明によれば、サリサイドプロセスに
よるＴｉシリサイド層の形成において問題となっていた
応力によるシリサイド化抑制を取り除くことができ、幅
の細い拡散層に対しても安定なシリサイド層形成が行え
る上、拡散層間のリーク電流を抑制することができ、素
子の微細化とともに歩留を向上する効果を有する。
よるＴｉシリサイド層の形成において問題となっていた
応力によるシリサイド化抑制を取り除くことができ、幅
の細い拡散層に対しても安定なシリサイド層形成が行え
る上、拡散層間のリーク電流を抑制することができ、素
子の微細化とともに歩留を向上する効果を有する。
【図１】本発明の第１の実施例を製造工程順に示した断
面図である。
面図である。
【図２】本発明の第２の実施例を製造工程順に示した断
面図である。
面図である。
【図３】従来技術を示した断面図である。
【図４】他の従来技術を示した断面図である。
１ シリコン（Ｓｉ）基板 １Ｓ 主面 ２ Ｎ型ウエル ３ Ｐ型ウエル ４ ゲート絶縁膜 ５ Ｐ+ チャネルストッパー領域 ６ ポリシリコンゲート電極 ７ 側壁酸化膜 １０ 素子分離用トレンチ １１ ポリシリコンサイドウォール １１Ｎ Ｎ型ポリシリコンサイドウォール １１Ｐ Ｐ型ポリシリコンサイドウォール １２ シリコン酸化膜 １３Ｐ Ｐ型拡散層 １３Ｎ Ｎ型拡散層 １４ シリサイド層 １７ 層間絶縁膜 １８ タングステン １９ アルミ配線 ２０ 液相シリコン酸化層 ２１ 層間絶縁膜内の空洞 ３１，４１ シリコン基板 ３１Ｓ，４１Ｓ シリコン基板の主面 ３３ フィールド酸化膜 ３３Ａ バーズビーク ３４ ソース、ドレイン拡散層 ３５ シリサイド層 ３６，４６ ゲート絶縁膜 ３７，４７ ポリシリコンゲート電極 ３８，４８ サイドウォール酸化膜 ４３ トレンチ分離領域 ４３Ａ，４３Ｂ トレンチ分離領域のシリコン酸化膜
によるフランジ部
によるフランジ部
Claims (7)
- 【請求項１】 単結晶シリコン基板と、前記単結晶シリ
コン基板に形成された素子分離用トレンチと、前記素子
分離用トレンチの側壁に被着して形成されたポリシリコ
ンサイドウォールと、前記ポリシリコンサイドウォール
の側面に形成された絶縁膜と、前記単結晶シリコン基板
の表面に形成されその端部が前記ポリシリコンサイドウ
ォールの上部に形成されたシリサイド層とを有すること
を特徴とする半導体装置。 - 【請求項２】 前記シリサイド層下に拡散層が形成され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記拡散層は絶縁ゲート電界効果トラン
ジスタのソースもしくはドレイン領域であることを特徴
とする請求項３記載の半導体装置。 - 【請求項４】 シリコン基板に素子分離用トレンチを形
成する工程と、前記シリコン基板上にシリコン膜を成膜
し、ゲート電極形成領域上をマスクして異方性ドライエ
ッチングを行うことにより、ゲート電極を前記シリコン
膜から形成すると同時に、前記素子分離用トレンチの側
壁に上端部が円弧状の形状のサイドウォールを前記シリ
コン膜から形成する工程と、絶縁膜を堆積し異方性ドラ
イエッチングを行うことにより、前記ゲート電極の側面
に側壁絶縁膜を前記絶縁膜から形成すると同時に、素子
分離用トレンチ内の前記サイドウォールの側面を前記絶
縁膜で覆う工程と、ソースもしくはドレイン領域となる
拡散層上面であってその端部が前記サイドウォールの上
部に位置するシリサイド層を形成し、同時に、前記ゲー
ト電極の上面にシリサイド層を形成する工程と、全体を
層間絶縁膜で被覆し、コンタクトホールおよび配線を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項５】 前記シリコン基板は単結晶シリコン基板
であり、前記シリコン膜はポリシリコン膜であることを
特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 シリコン基板に素子分離用トレンチを形
成する工程と、前記シリコン基板上にシリコン膜を成膜
し、異方性ドライエッチングを行うことにより前記素子
分離用トレンチの側壁に上端部が円弧状の形状のサイド
ウォールを前記シリコン膜から形成する工程と、絶縁膜
を堆積し異方性ドライエッチングを行うことにより、前
記シリコン基板および前記サイドウォールの上面上の前
記絶縁膜を除去し前記素子分離用トレンチ内の前記サイ
ドウォールの側面上に前記絶縁膜を残余させる工程と、
前記サイドウォールの側面の前記絶縁膜上のみに選択的
に絶縁層を成長させる工程と、前記シリコン基板の上面
から前記サイドウォールの円弧状の上端部にかけてシリ
サイド層を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項７】 前記絶縁層は液相酸化膜成長方法により
形成されるシリコン酸化層であることを特徴とする請求
項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5783995A JP2679668B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5783995A JP2679668B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255828A true JPH08255828A (ja) | 1996-10-01 |
| JP2679668B2 JP2679668B2 (ja) | 1997-11-19 |
Family
ID=13067143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5783995A Expired - Fee Related JP2679668B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679668B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007528609A (ja) * | 2004-03-11 | 2007-10-11 | マイクロン テクノロジー，インコーポレイテッド | 半導体構成及び半導体構造の形成方法 |
| JP2008186915A (ja) * | 2007-01-29 | 2008-08-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| WO2016092960A1 (ja) * | 2014-12-08 | 2016-06-16 | 富士電機株式会社 | 炭化ケイ素半導体装置及びその製造方法 |
| JP2017011311A (ja) * | 2016-10-13 | 2017-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| USRE46773E1 (en) | 2009-09-15 | 2018-04-03 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
-
1995
- 1995-03-17 JP JP5783995A patent/JP2679668B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8698225B2 (en) | 1997-07-10 | 2014-04-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8969942B2 (en) | 1997-07-10 | 2015-03-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| JP2007528609A (ja) * | 2004-03-11 | 2007-10-11 | マイクロン テクノロジー，インコーポレイテッド | 半導体構成及び半導体構造の形成方法 |
| JP2008186915A (ja) * | 2007-01-29 | 2008-08-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| USRE46773E1 (en) | 2009-09-15 | 2018-04-03 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| USRE48450E1 (en) | 2009-09-15 | 2021-02-23 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
| WO2016092960A1 (ja) * | 2014-12-08 | 2016-06-16 | 富士電機株式会社 | 炭化ケイ素半導体装置及びその製造方法 |
| JPWO2016092960A1 (ja) * | 2014-12-08 | 2017-05-25 | 富士電機株式会社 | 炭化ケイ素半導体装置及びその製造方法 |
| US10366893B2 (en) | 2014-12-08 | 2019-07-30 | Fuji Electric Co., Ltd. | Process for making silicon carbide semiconductor device |
| JP2017011311A (ja) * | 2016-10-13 | 2017-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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|---|---|
| JP2679668B2 (ja) | 1997-11-19 |
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