JP2000040826A

JP2000040826A - 半導体装置

Info

Publication number: JP2000040826A
Application number: JP11202502A
Authority: JP
Inventors: Yukihiro Ushiku; 幸広牛久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-07-16
Filing date: 1999-07-16
Publication date: 2000-02-08
Anticipated expiration: 2016-03-07
Also published as: JP3142125B2

Abstract

(57)【要約】【課題】薄いゲート酸化膜を有し、金属をゲート材料と
し、セルファラインでソース／ドレイン領域が形成され
た、浅いチャネル領域の、０．５μｍ以下のゲート長を
持つ微細なＭＯＳトランジスタを実現する。【解決手段】ソース領域、チャネル領域、ドレイン領域
と、ソース領域とドレイン領域との領域上に熱酸化膜を
介して形成された層間酸化膜と、チャネル領域上に自己
整合的に形成されたゲート酸化膜と、チャネル領域上に
ゲート酸化膜を介して自己整合的に形成されたゲート電
極とからなるＭＯＳトランジスタ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にＭＯＳトランジスタのゲート電極形成
方法に関する。

【０００２】

【従来の技術】図８は、従来例のゲート電極形成の工程
断面図である。半導体基板１０１上に厚さ１０ｎｍのゲ
ート酸化膜１０２を熱酸化によって形成する。次に厚さ
約４００ｎｍのポリシリコン１０３をＣＶＤ法によって
堆積する。次にフォトリソグラフィ工程によりゲート電
極のレジストパターン１０４を形成する（図８
（ａ））。

【０００３】次に、このレジストパターン１０４をマス
クにリアクティブイオンエッチング（ＲＩＥ法）により
ゲートポリシリコン１０３を異方的にエッチングする。
この際ゲートポリシリコン１０３とゲート酸化膜１０２
の厚さの比は約４０あるので、ゲートポリシリコン１０
３のエッチングを１０％オーバーに行なうと４０倍、２
０％オーバーに行なうと８０倍のエッチング選択比がな
いとゲート酸化膜１０２はエッチングされつくしてしま
う。更に、ゲートポリシリコン１０３と半導体基板１０
１のエッチング選択比は、ほぼ１に近いので瞬時にして
半導体基板１０１はエッチングされてしまう。この際、
半導体基板１０１に入ったダメージにより、素子がリー
クするなどの悪影響がある（図８（ｂ））。

【０００４】次に、この状態で酸化を行なうと酸化膜１
０５形成時にゲートポリシリコン１０３端に酸化膜１０
５がバーズビーク１０６の様にくい込み、ゲート端でゲ
ート酸化膜１０２の厚さが厚くなるため、閾値の変動な
ど素子の特性劣化を招来する（図８（ｃ））。

【０００５】次に、ソース／ドレイン領域１０７を形成
すると酸化膜１０５のバーズビーク１０６の為、ゲート
ポリシリコン１０３端とソース／ドレイン領域１０７端
との重なりが小さくなりすぎホットキャリアに対する信
頼性が低下する（図８（ｄ））。

【０００６】以上に示す様なゲート電極の形成方法にお
いては、ゲートポリシリコン１０３のリアクティブイオ
ンエッチング時に、半導体基板１０１がエッチングされ
る為リークの発生、素子特性の変動、劣化あるいは素子
の信頼性の低化等の問題をひきおこす。しかしながら現
状のエッチング技術では、ポリシリコンと酸化膜のエッ
チング選択比を４０倍以上に向上させることは難しい。
従って、厚さ約１０ｎｍ以下の薄いゲート酸化膜を持つ
ＭＯＳトランジスタを製造することは極めて困難であ
る。

【０００７】図９は従来のアルミゲートトランジスタ形
状の工程断面図である。半導体基板１０８上に酸化膜１
０９を厚さ約２００ｎｍ堆積しフォトリソグラフィ工程
によりゲート電極のレジストパターン１１０を形成し、
これをマスクに酸化膜１０９をエッチングする（図９
（ａ））。

【０００８】次にレジストをはく離し、酸化膜１０９を
マスクに不純物を拡散させ、半導体基板１０８中にソー
ス／ドレイン領域１１１を形成する（図９（ｂ））。次
に、酸化膜１０９をエッチング除去後、厚さ約１００ｎ
ｍのゲート酸化膜１１２を熱酸化法によって形成する。
次に、厚さ約４００ｎｍのアルミニウム合金をスパッタ
法により堆積する。次にフォトリソグラフィ工程により
ゲート電極のレジストパターンを形成し、これをマスク
にアルミニウムゲート１１３をエッチングにより形成す
る（図９（ｃ））。

【０００９】以上に示す様なアルミニウムゲートトラン
ジスタの形成方法においては、ソース／ドレイン領域１
１１とアルミニウムゲート１１３の形成が異なるフォト
リソグラフィ工程により行なわれている為ソース／ドレ
イン領域１１１とアルミニウムゲート１１３との間の合
わせずれを見込んで素子を形成する必要があり、素子の
微細化には適さない。

【００１０】図１０は、従来のポリシリコンゲートトラ
ンジスタ形成の工程断面図である。ｎ型半導体基板１１
４上に厚さ約２０ｎｍの酸化膜１１５を熱酸化法によっ
て形成する。次にチャネル不純物層１１５を形成する為
に、ボロンを加速電圧２０ｋｅＶ、ドーズ量２×１０¹²
ｃｍ^-2の条件でイオン注入する。この際のチャネル不純
物層１１４₁の深さは約０．１μｍである（図１０
（ａ））。

【００１１】次に、リンを拡散させたポリシリコンを半
導体基板１１４上に堆積後、フォトリソグラフィ工程に
よりゲート電極のレジストパターンを形成し、これをマ
スクにエッチングを行ないポリシリコンゲート１１６を
形成する。次に、レジストパターンをはく離後、ポリシ
リコンゲート１１６を熱酸化する。この熱酸化の際、チ
ャネル不純物層１１４₁の深さは約０．１５μｍ迄伸び
る（図１０（ｂ））。

【００１２】次に、ソース／ドレイン領域１１７をボロ
ンのイオン注入と９００℃、３０分程度のアニールによ
って形成する。このアニール処理の際、チャネル不純物
層１１５の深さは約０．２μｍ迄伸びる（図１０
（ｃ））。

【００１３】一般にｎ⁺ゲートを用いた場合、ゲートポ
リシリコンと半導体基板の仕事関数の差から、半導体基
板の表面を薄いｐ型にする必要があるがこのｐ型不純物
層が浅ければ浅い程ゲート電極によるチャネル領域の制
御がしやすくなり、いわゆるショートチャネル効果に有
利である。

【００１４】しかしながら、以上に示した様なポリシリ
コンゲートトランジスタの形成方法においては、チャネ
ル不純物をイオン注入してからの熱処理工程が、数多く
入る為、浅いチャネル不純物層を形成できない。従っ
て、素子を微細化することも難しくなる。

【００１５】

【発明が解決しようとする課題】以上の様に、従来のＭ
ＯＳトランジスタの形成方法においては、薄いゲート酸
化膜を用いたＭＯＳトランジスタが形成できない、金属
をゲート材料とした場合セルファラインでソース／ドレ
イン領域が形成できない、浅いチャネル領域の不純物拡
散層が形成できず従って０．５μｍ以下のゲート長を持
つ微細なＭＯＳトランジスタを製造できない、という問
題点があった。本発明は、この様な課題を解決する半導
体装置の製造方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明は上記事情に鑑み
て為されたもので、半導体基板上のゲート電極形成予定
域にこのゲート電極と同一形状のダミーゲートを形成す
る工程と、このダミーゲートをマスクに不純物を導入し
ソース／ドレイン領域を形成する工程と、このソース／
ドレイン領域上に前記ダミーゲート以下の厚さに絶縁膜
を形成する工程と、前記ダミーゲートをエッチング除去
し溝を形成する工程と、このエッチング除去された溝に
ゲート電極材料を埋め込む工程とを具備したことを特徴
とする半導体装置の製造方法を提供する。

【００１７】［作用］この様に本発明によればダミーゲ
ートをマスクにして自己整合的にソース／ドレイン領域
を形成すると共に、ダミーゲートを除去後更に自己整合
的にゲート電極を形成している為、ソース／ドレイン領
域とゲート電極に合わせずれが生じず微細化された素子
を形成することができる。また、ゲート電極と周囲の絶
縁膜の高さをそろえることが可能であるので素子の平坦
化をはかることができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施例と記す）を図面を参照して説明する。（第１の実施例）図１は、本発明の第１の実施例の半導
体装置の製造方法の工程断面図である。ｎ型シリコン基
板１表面に熱酸化により酸化膜２を形成する。次にフォ
トリソグラフィ工程により厚さ約１μｍのゲート電極の
レジストパターンを形成する。このレジストパターンが
ダミーゲート３となる。なお、この際レジストとしては
疎水性のものを用いる（図１（ａ））。

【００１９】次に、ダミーゲート３をマスクにボロンを
加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件
でイオン注入し、ソース／ドレイン領域４を形成する。
この際、ソース／ドレイン領域４はダミーゲート３に対
して自己整合的に形成される（図１（ｂ））。

【００２０】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハを浸漬し、Ａｌを添加すると、ｎ型
シリコン基板１上にＳｉＯ₂膜５が形成される。この
際、レジストから成るダミーゲート３は疎水性である
為、ダミーゲート３上には、ＳｉＯ₂膜５は形成されな
い。通常ポジ型レジストは疎水性を示すが、フッ素を含
むプラズマにさらすことにより、より一層疎水性を示す
様になる為、ＳｉＯ₂膜５を形成する工程に先だってｎ
型シリコン基板１にプラズマ処理を施しておいてもよ
い。また、このＳｉＯ₂膜５は、ダミーゲート３より薄
く例えば厚さ約０．８μｍとする。この際、ＳｉＯ₂膜
５は、ダミーゲート３に対して自己整合的に形成される
（図１（ｃ））。

【００２１】次に、レジストから成るダミーゲート３を
除去し、チャネル不純物としてボロンを加速電圧２０ｋ
ｅＶ、ドーズ量２×１０¹³の条件でイオン注入する。こ
の際、既にソース／ドレイン領域４は形成されているの
で、チャネルイオン注入後の熱処理に従来に比べ短時間
で済む。従ってチャネル不純物層はシャープなチャネル
プロファイルを得ることができる（図１（ｄ））。

【００２２】次に、フッ化アンモニウム溶液を用いてダ
ミーゲート３を除去することにより露出した酸化膜２を
エッチング除去し、ゲート酸化を行って厚さ約５ｎｍの
ゲート酸化膜６を形成する。ここで酸化膜２を除去した
のは、酸化膜２上にはレジストが形成されていたので、
この酸化膜２をそのままゲート酸化膜として用いるとレ
ジストによる汚染で素子特性を劣化させる為である。次
に、除去されたダミーゲート３の部分にポリシリコン７
をＣＶＤ法により堆積する。ＣＶＤ法により形成された
ポリシリコン７は、カバレージが良く、除去されたダミ
ーゲートの溝部を埋め込むことができる（図１
（ｅ））。

【００２３】次に、このポリシリコン７にリンを拡散し
た後、リアクティブイオンエッチングを行なうことによ
り、除去されたダミーゲートの部分にのみ、ポリシリコ
ン７が埋め込まれることになる。この際、ポリシリコン
７から成るゲート電極は、ソース／ドレイン領域４に対
して自己整合的に形成される（図１（ｆ））。

【００２４】以上に示した様な半導体装置の製造方法に
よれば、ダミーゲートをマスクにして自己整合的にソー
ス／ドレイン領域を形成し、このダミーゲートを除去
後、従来に比べ比較的短時間の熱処理によりチャネル不
純物層を形成し、続いてゲート酸化膜を形成し、更にこ
のゲート酸化膜上に自己整合的にポリシリコンゲート電
極を形成している為、以下の効果を奏する。即ち、ゲー
ト酸化膜厚が５ｎｍという極めて薄い場合でもシリコン
基板に損傷を与えることなくゲートの加工ができる。ま
た、チャネル不純物プロファイルをシャープに形成する
ことができる。また、ソース／ドレイン領域より後にゲ
ート電極を形成しているにもかかわらず両者に合わせず
れが生じず、微細化された素子を形成することができ
る。更に、ゲート電極とその周囲のＳｉＯ₂膜の高さが
ほぼそろうので、例えば、この後の工程において絶縁膜
の堆積平坦化を容易に行なうことが可能となる。

【００２５】なお、ポリシリコンのかわりにアルミニウ
ムをスパッタ法又はＣＶＤ法により堆積後エッチバック
することによりアルミニウムゲート電極のＭＯＳトラン
ジスタを形成することができる。以上の様なアルミニウ
ムゲート電極のＭＯＳトランジスタの形成方法によれば
上記に示した効果の他に以下に示す様な効果を得ること
ができる。

【００２６】即ち、ソース／ドレイン領域形成後にゲー
ト電極を形成しているので熱処理が少なくてすみアルミ
ニウムの様な比較的融点の低い材料をゲート電極に用い
ることができる。

【００２７】（第２の実施例）図２は、本発明の第２の
実施例の半導体装置の製造方法の工程断面図である。ｐ
型シリコン基板８上に厚さ約２０ｎｍの熱酸化膜９を形
成する。次に厚さ約０．３μｍのポリシリコン１０をＣ
ＶＤ法により堆積し、リンを拡散させ、更にこのポリシ
リコン１０上にシリコンチッ化膜１１をＣＶＤ法により
堆積する。次にフォトリングラフィ工程により、ゲート
電極のレジストパターンを形成し、このレジストパター
ンをマスクにリアクティブイオンエッチングによりシリ
コンチッ化膜１１、ポリシリコン１０をエッチング除去
する。この際残置したシリコンチッ化膜１１、ポリシリ
コン１０がダミーゲート１２となる。ダミーゲート１２
の材料としては、レジスト、絶縁物、タングステン等の
高融点金属、ポリシリコン、ポリシリコンとシリサイ
ド、高融点金属の積層膜等を用いることができる（図２
（ａ））。

【００２８】次にレジストをはく離し、ヒ素のイオン注
入により、ｎ⁺型のソース／ドレイン領域１３を形成す
る（図２（ｂ））。次に絶縁膜例えばＳｉＯ₂膜１４を
厚さ約０．３５μｍ異方性堆積させる。これは、例えば
プラズマエレクトロンサイクロトロンレゾナンス法（プ
ラズマＥＣＲ法）によって実現することが可能である。
このプラズマＥＣＲ法によれば垂直方向にはＳｉＯ₂膜
１４は堆積するが、横方向にはほとんど堆積しない（図
２（ｃ））。

【００２９】次に、レジスト１４₁を厚さ約１μｍ塗布
し、そのまま現象し厚さ約０．２μｍ残す様にする（図
２（ｄ））。次に、ＮＨ₄ＯＨ溶液によってダミーゲー
ト１２上のＳｉＯ₂膜１４のみをエッチング除去する。
次にレジストをはく離すると、ＳｉＯ₂膜１４の残渣が
シリコンチッ化膜１１上に残る。次にケミカルドライエ
ッチング法によりシリコンチッ化膜１１を除去する。こ
の際、シリコンチッ化膜１１上のＳｉＯ₂膜１４の残渣
も同時に除くことができる。これがダミーゲート１２を
積層構造にする理由である（図２（ｅ））。

【００３０】次に、ポリシリコン１０をエッチングによ
り取り除く。次に、この除去されたダミーゲート１２部
及びＳｉＯ２膜１４上にシリコンチッ化膜を形成し、全
面リアクティブイオンエッチングすることにより、ゲー
ト領域１５の内側に側壁１６を形成することができる。
次に、チャネル部へのイオン注入を行なう（図２
（ｆ））。次に、ゲート領域１５に露出している熱酸化
膜９をエッチング除去する。次に、第１の実施例で示し
た工程を用いてゲート電極１７を形成する。この後、絶
縁膜を堆積して次の工程に進んでよい（図２（ｇ））。

【００３１】または、絶縁膜を堆積して次の工程に進む
かわりにゲート領域１５の内側に設けられた側壁１６を
ケミカルドライエッチング法により除去し、この除去さ
れた部分にリンをイオン注入することによりＬＤＤ構造
のｎ^-領域１８を形成することができる（図２
（ｈ））。

【００３２】以上に示した様な半導体装置の製造方法に
よれば、ゲート領域１５の内側にシリコンチッ化膜の側
壁１６を設けることにより、リソグラフィの限界より更
に細いゲート電極１７を形成することができる。また、
熱酸化膜９のエッチング時にゲート領域１５の側部のＳ
ｉＯ₂膜１４の後退を防ぐことができる。また、従来の
工程で形成されたＬＤＤ構造のｎ^-領域に比べて熱処理
工程が少ないので不純物濃度の制御がしやすい。

【００３３】ここでダミーゲートの側部に形成される絶
縁膜の形成方法について説明する。ダミーゲートの下部
が平坦な場合は通常の酸化膜堆積、エッチバック法を用
いて絶縁膜をダミーゲート以下の厚さに形成することは
可能であるが、通常の場合は、ダミーゲートの下部には
少なくともフィールド酸化膜の段差があるので、このよ
うにはできない。

【００３４】図３の断面図に示したように通常のＭＯＳ
トランジスタでは、シリコン基板１９上にフィールド酸
化膜２０のある領域と、ゲート酸化膜２１のある領域で
数百ｎｍの段差がある。この上をダミーゲートとしての
ポリシリコン２２が厚さ３００ｎｍで堆積され、さらに
酸化膜２３を通常のＣＶＤ法によって堆積、エッチバッ
クすると段差上部（フィールド酸化膜２０上）では酸化
膜２３がダミーゲート以下の厚さになるが、段差下部
（ゲート酸化膜２１上）ではダミーゲートの方が絶縁膜
より薄くなってしまう。この状態ではダミーゲートをエ
ッチング除去できない。従って第１または第２実施例で
示したように絶縁膜の選択成長または異方性堆積を用い
ることが望ましい。

【００３５】（第３の実施例）図４は、本発明の第３の
実施例の半導体装置の製造方法の工程断面図である。
尚、以下の第３の実施例、第４の実施例、第５の実施例
では、その製造方法の前半の工程は、第１の実施例の製
造方法の工程と同様である。このため、前半の工程に付
いては、図１（ａ）乃至図１（ｄ）を、シリコン基板１
をシリコン基板２４、酸化膜２を酸化膜２５、ダミーゲ
ート３をダミーゲート２６、ソース／ドレイン領域４を
ソース／ドレイン領域２７、ＳｉＯ₂膜５をＳｉＯ₂膜２
８、とそれぞれ読み替えてそのまま使用する。

【００３６】ｎ型シリコン基板２４表面に熱酸化により
酸化膜２５を形成する。次にフォトリソグラフィ工程に
より厚さ約１μｍのゲート電極のレジストパターンを形
成する。このレジストパターンがダミーゲート２６とな
る。なお、この際レジストとしては疎水性のものを用い
る（図１（ａ））。

【００３７】次に、ダミーゲート２６をマスクにボロン
を加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条
件でイオン注入し、ソース／ドレイン領域２７を形成す
る。この際、ソース／ドレイン領域２７はダミーゲート
２６に対して自己整合的に形成される（図１（ｂ））。

【００３８】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハを浸漬し、Ａｌを添加すると、ｎ型
シリコンを基板２４上にＳｉＯ₂膜２８が形成される。
この際、レジストからなるダミーゲート２６は疎水性で
ある為、ダミーゲート２６上には、ＳｉＯ₂膜２８は形
成されない。通前ポジ型レジストは疎水性を示すが、フ
ッ素を含むプラズマにさらすことにより、より一層疎水
性を示す様になる為、ＳｉＯ₂膜２８を形成する工程に
先だってｎ型シリコン基板２４にプラズマ処理を施して
おいてもよい。また、このＳｉＯ₂膜２８は、ダミーゲ
ート２６より薄く例えば厚さ約０．８μｍとする。この
際、ＳｉＯ₂膜２８は、ダミーゲート２６に対して自己
整合的に形成される（図１（ｃ））。

【００３９】次に、レジストから成るダミーゲート２６
を除去し、チャネル不純物としてボロンを加速電圧２０
ｋｅＶ、ドーズ量２×１０¹³の条件でイオン注入する。
この際、既にソース／ドレイン領域２７は形成されてい
るので、チャネルイオン注入後の熱処理は従来に比べ短
時間で済む。従ってシャープなチャネルプロファイルを
得ることができる。ここまでは、第１の実施例と同様の
工程である（図１（ｄ））。

【００４０】次に、チタンナイトライド膜２９をスパッ
タ又はＣＶＤ法により厚さ約６００Ａ（オングストロー
ム）堆積する。続いて、ダミーゲート２６を除去するこ
とにより生じた溝部３０にタングステン膜３１をＣＶＤ
法により埋め込む（図４（ａ））。

【００４１】次に、チタンナイトライド膜２９及びタン
グステン膜３１をリアクティブイオンエッチングにより
エッチングし溝部３０以外のタングステン膜３１及びチ
タンナイトライト膜２９を除去する（図４（ｂ））。

【００４２】以上に示した様な半導体装置の製造方法に
よれば、第１の実施例と同様の効果を奏するのみならず
低抵抗で高熱の処理に耐え得るゲート電極を得ることが
できる。

【００４３】（第４の実施例）図５は、本発明の第４の
実施例の半導体装置の製造方法の工程断面図である。ｎ
型シリコン基板２４表面に熱酸化により酸化膜２５を形
成する。次にフォトリソグラフィ工程により厚さ約１μ
ｍのゲート電極のレジストパターンを形成する。このレ
ジストパターンがダミーゲート２６となる。なお、この
際レジストとしては疎水性のものを用いる（図１
（ａ））。

【００４４】次にダミーゲート２６をマスクにボロンを
加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件
でイオン注入し、ソース／ドレイン領域２７を形成す
る。この際、ソース／ドレイン領域２７はダミーゲート
２６に対して自己整合的に形成される（図１（ｂ））。

【００４５】次にシリカを飽和させたケイフッ化水素酸
水溶液にウェーハを浸漬し、Ａｌを添加すると、ｎ型シ
リコン基板２４上にＳｉＯ₂膜２８が形成される。この
際、レジストから成るダミーゲート２６は疎水性である
為、ダミーゲート２６上には、ＳｉＯ₂膜２８は形成さ
れない。通常ポジ型レジストは疎水性を示すが、フッ素
を含むプラズマにさらすことにより、より一層疎水性を
示す様になる為、ＳｉＯ₂膜２８を形成する工程に先だ
ってｎ型シリコン基板２４にプラズマ処理を施しておい
てもよい。また、ＳｉＯ₂膜２８は、ダミーゲート２６
より薄く例えば厚さ約０．８μｍとする。この際、Ｓｉ
Ｏ₂膜２８は、ダミーゲート２６に対して自己整合的に
形成される（図１（ｃ））。

【００４６】次に、レジストから成るダミーゲート２６
を除去し、チャネル不純物としてボロンを加速電圧２０
ｋｅＶ、ドーズ量２×１０¹³の条件でイオン注入する。
この際、既にソース／ドレイン領域２７は形成されてい
るので、チャネルイオン注入後の熱処理に従来に比べ短
時間で済む。従ってシャープなチャネルプロファイルを
得ることができる。ここまでは、第１の実施例と同様の
工程である（図１（ｄ））。

【００４７】次に、ダミーゲートを除去することにより
生じた溝部３０にポリシリコン３２をＣＶＤ法により堆
積し、この溝部３０を埋め込む（図５（ａ））。次に、
リアクティブイオンエッチングによりポリシリコン３２
を溝部３０の深さ以下の厚さになるまで除去する（図５
（ｂ））。

【００４８】次にチタンをスパッタ法により厚さ約５０
ｎｍ堆積し、８００℃チッ素雰囲気でアニールするとポ
リシリコン３２上にのみチタンシリサイド層３３が形成
される。アンモニア処理により未反応のチタンを除去す
ることでポリシリコン３２上にのみチタンシリサイド層
３３を残置することができる（図５（ｃ））。

【００４９】以上に示した様な半導体装置の製造方法に
よれば、第１の実施例と同様の効果を奏するのみならず
低抵抗のポリシリコンゲート電極を得ることができる。（第５の実施例）図６は、本発明の第５の実施例の半導
体装置の製造方法の工程断面図である。

【００５０】ｎ型シリコン基板２４表面に熱酸化により
酸化膜２５を形成する。次にフォトリソグラフィ工程に
より厚さ約１μｍのゲート電極のレジストパターンを形
成する。このレジストパターンがダミーゲート２６とな
る。なお、この際レジストとしては疎水性のものを用い
る（図１（ａ））。

【００５１】次に、ダミーゲート２６をマスクにボロン
を加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条
件でイオン注入し、ソース／ドレイン領域２７を形成す
る。この際ソース／ドレイン領域２７はダミーゲート２
６に対して自己整合的に形成される（図１（ｂ））。

【００５２】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハーを浸漬し、Ａｌを添加すると、ｎ
型シリコン基板２４上にＳｉＯ₂膜２８が形成される。
この際、レジストから成るダミーゲート２６は疎水性で
ある為、ダミーゲート２６上にはＳｉＯ₂膜２８は形成
されない。通常ポジ型レジストは疎水性を示すが、フッ
素を含むプラズマにさらすことにより、より一層疎水性
を示す様になる為、ＳｉＯ₂膜２８を形成する工程に先
だってｎ型シリコン基板２４にプラズマ処理を施してお
いてもよい。また、このＳｉＯ₂膜２８は、ダミーゲー
ト２６より薄く例えば厚さ約０．８μｍとする。この
際、ＳｉＯ₂膜２８はダミーゲート２６に対して自己整
合的に形成される。（図１（ｃ））。

【００５３】次にレジストからなるダミーゲート２６を
除去し、チャネル不純物としてボロンを加速電圧２０ｋ
ｅＶ、ドーズ量２×１０¹³の条件でイオン注入する。こ
の際、既にソース／ドレイン領域２７は形成されている
ので、チャネルイオン注入後の熱処理は従来に比べ短時
間で済む。従ってシャープなチャネルプロファイルを得
ることができる。ここまでは、第１の実施例と同様の工
程である（図１（ｄ））。

【００５４】次に、パラジウム３４をスパッタ法にて厚
さ約３０ｎｍ堆積する。次にレジスト３５を塗布し、そ
のまま現像を行なってダミーゲートを除去することによ
り生じた溝部３０のみに残置する様にする（図６
（ａ））。

【００５５】次に硝酸とフッ酸の混合液により、レジス
ト３５で覆われた部分以外のパラジウム３４をエッチン
グ除去する。次に、酸素アッシャでレジスト３６をはく
離する（図６（ｂ））。

【００５６】次に硫酸銅溶液にウェーハーを浸漬するこ
とでパラジウム３４上の部分にのみ選択的に銅３５₁を
堆積する（図６（ｃ））。以上に示した様な半導体装置
の製造方法によれば、第１の実施例と同様の効果を奏す
るのみならず、低抵抗のゲート電極を得ることができ
る。

【００５７】（第６の実施例）図７は本発明の第６の実
施例の半導体装置の製造方法の工程断面図である。ｐ型
シリコン基板３６上に熱酸化膜３７を厚さ約２０ｎｍ形
成する。次に、シリコンチッ化膜３８をＣＶＤ法により
厚さ約０．３μｍ堆積する。次にポリシリコン膜３９を
ＣＶＤ法により厚さ約０．１μｍ堆積する。次にフォト
リソグラフィ工程及びエッチング工程によりポリシリコ
ン膜３９とシリコンチッ化膜３８との積層膜から成るダ
ミーゲート４０を形成する（図７（ａ））。

【００５８】次に、ポリシリコンをＣＶＤ法により厚さ
約０．１μｍ堆積し、全面リアクティブイオンエッチン
グを行うことにより、ポリシリコン膜３９がシリコンチ
ッ化膜３８をくるんだ形状のダミーゲート４０が形成さ
れる。次にヒ素をイオン注入し、ソース／ドレイン領域
４１を形成する（図７（ｂ））。

【００５９】次に、第１の実施例で示したプラズマＥＣ
Ｒ法を用いて、熱酸化膜３７上のＳｉＯ₂膜４２を選択
的に成長させる。次に８００℃、Ｎ₂中でアニール処理
を行なう（図７（ｃ））。

【００６０】次に、シリコンチッ化膜３８の周囲に形成
されたポリシリコン膜３９をケミカルドライエッチング
を用いて除去し、このシリコンチッ化膜３８とＳｉＯ₂
膜４２の隙間にリンをイオン注入してｎ^-不純物層４３
を形成する（図７（ｄ））。

【００６１】次に、シリコンチッ化膜３８を選択的にエ
ッチング除去し、第１の実施例に示した工程によりゲー
ト電極４４を形成する（図７（ｅ））。以上に示した半
導体装置の製造方法によれば、従来のＬＤＤ構造の形成
方法に比べ、ゲート電極とｎ^-不純物層のオーバラップ
部が大きくとれてＭＯＳトランジスタの信頼性が向上す
る。

【００６２】

【発明の効果】以上述べた様に半発明によればソース／
ドレイン領域とゲート電極が自己整合的に形成されてい
るので両者あわせずれが生じす、微細化された素子を形
成することができる。また、ゲート電極と周囲の絶縁膜
の高さをそろえることが可能であるので素子の平坦化を
はかることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置の製造方法
を示す工程断面図である。

【図２】本発明の第２の実施例の半導体装置の製造方法
を示す工程断面図である。

【図３】従来例の半導体装置を示す工程断面図である。

【図４】本発明の第３の実施例の半導体装置の製造方法
を示す工程断面図である。

【図５】本発明の第４の実施例の半導体装置の製造方法
を示す工程断面図である。

【図６】本発明の第５の実施例の半導体装置の製造方法
を示す工程断面図である。

【図７】本発明の第６の実施例の半導体装置の製造方法
を示す工程断面図である。

【図８】従来例の半導体装置の製造方法の工程断面図で
ある。

【図９】従来例の半導体装置の製造方法の工程断面図で
ある。

【図１０】従来例の半導体装置の製造方法の工程断面図
である。

【符号の説明】

１…シリコン基板２…酸化膜３…ダミーゲート４…ソース／ドレイン領域５…ＳｉＯ₂膜６…ゲート酸化膜７…ポリシリコン

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上面に互い
に離間して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体
基板上面に形成されたチャネル領域と、前記ソース領域
上及び前記ドレイン領域上に形成された第１の酸化膜
と、前記チャネル領域上に形成された第２の酸化膜と、
前記ソース領域上及び前記ドレイン領域上に前記第１の
酸化膜を介して形成された二酸化珪素膜と、前記チャネ
ル領域上に前記第２の酸化膜を介して形成されたゲート
電極とを具備し、前記第２の酸化膜は前記第１の酸化膜
とは異なる膜であることを特徴とする半導体装置。
【請求項２】前記二酸化珪素膜上面と前記ゲート電極上
面とがほぼ同一の平坦面をなしていることを特徴とする
請求項１に記載の半導体装置。
【請求項３】半導体基板と、前記半導体基板上面に互い
に離間して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成された
チャネル領域と、前記ソース領域及び前記ドレイン領域
上に形成された第１の酸化膜と、前記チャネル領域上の
前記対向する側面の間に形成された第２の酸化膜と、前
記ソース領域上及び前記ドレイン領域上に前記第１の酸
化膜を介して形成された二酸化珪素膜と、前記チャネル
領域上に形成されたゲート電極とを具備し、前記ソース
領域上及び前記ドレイン領域上の前記第１の酸化膜の対
向する側面にそれぞれ形成された側壁を更に有すること
を特徴とする半導体装置。
【請求項４】前記第２の酸化膜は前記対向する側壁の間
のみに形成されていることを特徴とする請求項３に記載
の半導体装置。
【請求項５】前記ゲート電極はアルミニウムで有ること
を特徴とする請求項１乃至請求項２の何れか１項に記載
の半導体装置。
【請求項６】半導体基板と、前記半導体基板上面に互い
に離間して形成されたソース領域及びドレイン領域と、
前記ソース領域上及び前記ドレイン領域上に形成された
二酸化珪素膜と、前記ソース領域と前記ドレイン領域と
の間のチャネル領域上に形成された酸化膜と、前記チャ
ネル領域上に前記酸化膜を介して形成されたゲート電極
とを具備し、前記ゲート電極と前記二酸化珪素膜との界
面及び前記ゲート電極と前記酸化膜との界面全面に連続
したチタンナイトライド膜が形成されていることを特徴
とする半導体装置。
【請求項７】前記ゲート電極はタングステンで形成され
ていることを特徴とする請求項６に記載の半導体装置。