KR100276123B1 - 반도체소자및그것의실리사이드형성방법 - Google Patents

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Abstract

반도체 소자의 제조 공정에서 금속막의 증착을 위한 콘택 홀 형성시 실리사이드가 식각되는 것을 방지하도록 한 것으로, 소자 분리와 게이트 산화막의 형성 및 다결정 실리콘 증착으로 게이트 전극의 형성과 소오스 및 드레인 전극의 형성, 측벽에 스페이스 산화막 형성후 티타늄의 증착을 통해 티타늄 실리사이드를 형성한 다음 다결정 실리콘을 증착한 다음 티타늄 실리사이드와 다결정 실리콘을 반응시켜 식각 선택도가 높은 다결정 실리콘 티타늄 실리사이드를 형성하여, 확산 방지막 및 금속막 증착을 위한 콘택 홀 형성시 실리사이드의 식각이 배제되어 금속막과 접합층의 낮은 접촉 저항이 유지되어 소자의 전기적 특성이 향상된다.

Description

반도체 소자 및 그것의 실리사이드 형성방법
본 발명은 반도체 제조에 관한 것으로, 보다 상세하게는 소자의 제조 공정에서 금속막의 증착을 위한 콘택 홀(contact hole) 형성시 실리사이드가 식각되는 것을 방지하도록 한 반도체 소자 및 그것의 실리사이드 형성방법에 관한 것이다.
일반적으로, 반도체 제조 공정에서 불순물의 이온 주입, 확산을 통해 형성한 소오스 및 드레인 전극에 산화막으로 절연막을 형성한 다음 상기 소오스 및 드레인 전극의 부분에 콘택 홀을 형성하고, 콘택 홀에 금속막을 증착하여 소자의 전극을 연결한다. 이때 금속막의 증착을 위한 콘택 홀 형성 과정에서 금속막이 실리콘과 집적적으로 접촉되는 것을 방지하여 주기 위하여 각 전극의 상부면에 티타늄 실리사이드(Ti-silicide)를 형성하여 콘택 저항을 최소화한다.
종래 트랜치(trench) 구조의 소자에서 실리사이드층을 형성시키는 공정은 도 1에서 알 수 있는 바와 같이, P형 또는 N형의 반도체 기판(1)상에 초기 산화막의 형성과 질화막을 증착한 다음 감광막을 도포하고, 소정의 패턴이 형성된 마스크를 이용하여 감광막을 노광 현상한 다음 질화막 및 초기 산화막을 식각한다. 이후, 식각으로 노출되는 부분에 감광막을 도포한 다음 노광 현상하여 소정의 깊이로 식각하여 소자 분리 영역인 트랜치(T)를 형성한다.
이어서 감광막을 제거하고 트랜치(T)가 형성된 반도체 기판(1)의 상부면에 절연막을 두껍게 증착하고 마스크를 이용한 노광 현상 및 식각으로 트랜치 절연막 패턴을 형성한 다음 기계 화학적 연마방법을 통해 트랜치 절연막을 평탄화한다.
이후, 활성영역에 형성되어 있는 질화막과 초기 산화막을 제거한 다음 반도체 기판(1)을 세척하고, P형 또는 N형의 불순물을 이온 주입, 확산시켜 불순물 농도의 균일성이 높은 P웰 또는 N웰(2)을 형성한다. 이어서, 웰(2)의 소정의 영역에 게이트 산화막(3)을 형성하고, 게이트 산화막(3)의 상부에 다결정실리콘을 증착하여 게이트 전극(4)을 형성한 다음 게이트 전극(4)을 마스크로 하여 트랜치(T)와 게이트 전극(4) 사이에 웰(2)과 반대의 도전성을 갖는 도펀트 물질의 이온 주입을 통한 확산층의 형성으로 소오스 및 드레인 전극(5)을 형성한다.
이후, 게이트 전극(4)과 소오스 및 드레인 전극(5)을 전기적으로 격리하기 위하여 상기 반도체 기판(1)의 상부 전면에 걸쳐 절연막을 저압 화학 기상 증착법(LPCVD)으로 증착한 다음 이방성 식각을 통해 게이트 전극(4)의 측벽에 스페이스 절연막(6)을 형성한다.
스페이스 절연막(6)의 형성이 완료되면 소자의 전극 연결과 소자와 소자간의 연결 과정에서 발생되는 콘택 저장과 게이트 전극의 저항을 최소화하기 위하여 상기 반도체 기판(1)의 상부 전면에 티타늄(Ti) 막을 상압 화학 기상 증착법(APCVD)으로 고르게 증착한 다음 저온 RTA(rapid thermal annealing) 공정을 통해 실리콘과 티타늄을 반응시켜 티타늄 실리사이드로 형성한 다음 암모니아(NH4OH)와 과산화수소(H2O2)및 물(H2O)이 소정의 비율, 바람직하게는 1 : 1 : 5의 비율로 희석되는 식각용액을 통해 티타늄 막을 선택 식각하여 소오스와 드레인 전극(5) 및 게이트 전극(4)의 상부면에 티타늄 실리사이드(7)가 형성되도록 한다.
전술한 바와 같은 공정을 통해 형성시키는 실리사이드(7)는 후속 공정, 즉 금속막 증착을 위한 콘택 홀 형성시 티타늄 실리사이드가 식각되어 전극이 형성되는 접합층 즉, 소오스 및 게이트 전극(5)이 노출되므로 금속막을 증착하게 되는 경우 금속막이 전극면과 직접적으로 접촉된다. 따라서, 접합 저항을 증가시키게 소자의 전기적 특성을 저하시키는 문제점을 발생시키게 된다.
이는 도 2a에서 알 수 있는 바와 같이, 전술한 바와 같은 공정을 통해 실리사이드(7)가 형성된 반도체 기판(1)에 확산 방지막을 형성시키기 위한 패턴을 형성하기 위하여 상부면에 절연막인 산화막(8)을 증착한 다음 기계 화학적 연마 공정을 통해 도 2c에서 알 수 있는 바와 같이 평탄화한다.
이후, 확산 방지막을 형성하기 위하여 마스크 패턴을 형성한 다음 도 2d에서 알 수 있는 바와 같이, 소오스와 드레인 전극(5)의 영역을 접촉 식각하여 콘택 홀을 형성한다.
이때, 도면에서 알 수 있는 바와 같이 티타늄 실리사이드(7)와 산화막(8)의 식각 선택도가 서로 상이하여 접촉 식각을 통한 콘택 홀 형성시 실리사이드(7)가 함께 식각되어 접합층을 형성된 소오스 및 드레인 전극(5)이 노출되어 진다.
상기와 같이 소오스 및 드레인 전극(5)이 노출된 상태에서 도 2e에서 알 수 있는 바와 같이 형성된 콘택 홀에 티타늄(9)과 질화티타늄(10)을 증착한 다음 금속막(11), 일예를 들어 알루미늄(Al)막을 증착하고, 기계 화학적 연마 공정을 통해 상기 확산 방지막인 티타늄(9)과 질화티타늄(10) 및 금속막(11)을 평탄화하여 도 2f에서 알 수 있는 바와 같이 전극 연결을 위한 금속막 단자를 형성한다.
이때, 상기한 공정을 통한 구조에서 알 수 있는 바와 같이 콘택 홀 형성을 위한 접촉 식각에서 실리사이드가 함께 식각되어 접촉층인 소오스와 드레인 전극이 노출되므로, 금속막의 증착에서 금속막이 소오스와 게이트 전극으로 침입하게 되어 소자의 특성을 저하시키며, 전극과 금속막이 직접적으로 접촉하게 되어 접촉 저항을 증가시키는 문제점이 있었다.
본 발명은 전술한 바와 같은 제반적인 문제점을 감안하여 안출한 것으로, 그 목적은, 반도체 소자의 제조 공정중에 금속막과 전극의 접촉 저항을 감소시키기 위한 티타늄 실리사이드를 접합 형성 이후에 산화막 보다 식각 선택도가 큰 다 결정 실리콘(poly-Si)을 상기 티타늄 실리사이드 상부에 접합 형성하여 확산 방지막 증착을 위한 콘택 홀 식각의 공정에서 실리사이드가 식각되지 않도록 하여 금속막 증착을 통한 전극이나 소자의 연결시 접촉 저항을 안정화시켜 소자의 특성을 향상시키도록 한 것이다.
도 1은 종래 반도체 소자의 실리사이드 형성구조를 보이는 단면도이고,
도 2a 내지 도 2f는 종래 반도체 소자의 제조 공정에서 실리사이드 형성후 금속막 증착 과정을 보이는 공정 단면도이며,
도 3은 본 발명에 따른 반도체 소자의 실리사이드 형성구조를 보이는 단면도이며,
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 제조 공정에서 실리사이드 형성 과정을 보이는 공정 단면도이며,
도 5a 내지 도 5f는 본 발명에 따른 반도체 소자의 제조 공정에서 실리사이드 형성후 금속막 증착 과정을 보이는 공정 단면도이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명은 소자 분리영역과, 활성영역에 형성된 게이트 전극과, 게이트 전극의 측벽에 형성된 스페이스 산화막과, 게이트 전극과 필드 산화막 사이에 불순물의 매입으로 형성된 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극과 게이트 전극의 상부에 형성된 실리사이드와, 상기 티타늄 실리사이드의 상부면에 다결정 실리콘 티타늄 실리사이드를 더 형성한 것을 특징으로 한다.
상기한 구조의 반도체 소자는 실리콘 웨이퍼 상부면에 소자 분리하고, 활성 영역에 게이트 산화막을 형성한 이후 게이트 산화막 상부에 다결정 실리콘을 증착하여 게이트 전극을 형성하며, 게이트 전극을 마스크로 하여 도펀트 물질 주입을 통해 소오스 및 드레인 전극을 형성한 다음 게이트 전극의 측벽에 스페이스 산화막을 형성하고, 티타늄의 증착후 열 반응을 통해 티타늄 실리사이드를 형성한다.
이후, 티타늄 실리사이드의 상부에 다결정 실리콘을 증착한 다음 열 반응을 통해 티타늄 실리사이드와 다결정 실리콘을 반응시켜 다결정 실리콘 티타늄 실리사이드를 형성하는 공정으로 이루어진다.
상기한 바와 같이 바와 같은 공정은 통해 형성된 다결정 실리콘 티타늄 실리사이드는 확산 방지막 및 금속막 증착을 위한 콘택 홀 형성시 실리사이드의 식각이 배제되어 증착되는 금속막이 전극이 형성되는 접합층의 상부에 형성되므로 낮은 접촉 저항이 유지되어 소자의 전기적 특성이 향상된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예를 상세히 설명하면 다음과 같다.
도 3에서 알 수 있는 바와 같이 본 발명에 따른 반도체 소자는, 반도체 기판(100)에 소자 분리하는 트랜치(102)가 형성되고, 활성 영역에 도펀트 물질이 주입되어 웰(101)이 형성되어 있으며, 웰(101)의 상부 소자 영역에 게이트 산화막(103)과 게이트 전극(104)이 형성되며, 상기 게이트 전극(104)의 측벽에 스페이스 산화막(106)이 형성된다. 또한, 게이트 전극(104)과 필드 산화막(103) 사이에 웰(101)과 반대의 전도성을 갖는 불순물이 매입된 소오스와 드레인 전극(105)이 형성되고, 상기 소오스와 드레인 전극(105) 및 게이트 전극(104)의 상부에 실리사이드(107)가 매입되며, 실리사이드(107)의 상부에는 다결정 실리콘 티타늄 실리사이드(113)가 형성된다.
상기한 구조를 갖는 반도체 소자의 실리사이드 형성 공정을 도 4a 내지 도 4c를 참조하여 설명하면 다음과 같다.
P형 또는 N형의 반도체 기판(100)상에 초기 산화막의 형성과 질화막을 증착한 다음 감광막을 도포하고, 소정의 패턴이 형성된 마스크를 이용하여 감광막을 노광 현상한 다음 질화막 및 초기 산화막을 식각한다. 이후, 식각으로 노출되는 부분에 감광막을 도포한 다음 노광 현상한 다음 소정의 깊이로 식각하여 소자 분리 영역인 트랜치(102)를 형성한다.
이어서 감광막을 제거하고 트랜치(102)가 형성된 반도체 기판(100)의 상부면에 절연막을 두껍게 증착하고 마스크를 이용한 노광 현상 및 식각으로 트랜치 절연막 패턴을 형성한 후 기계 화학적 연마 공정을 통해 트랜치 절연막을 평탄화한다.
이후, 활성영역에 형성되어 있는 질화막과 초기 산화막을 제거한 다음 반도체 기판(100)을 세척하고, P형 또는 N형의 불순물을 이온 주입, 확산시켜 불순물 농도의 균일성이 높은 P웰 또는 N웰(101)을 형성한다. 이어서, 웰(101)의 소정의 영역에 게이트 산화막(103)을 형성하고, 게이트 산화막(103)의 상부에 다결정실리콘을 증착하여 게이트 전극(104)을 형성한 다음 게이트 전극(4)을 마스크로 하여 트랜치(102)와 게이트 전극(104) 사이에 웰(101)과 반대의 도전성을 갖는 도펀트 물질의 이온 주입을 통한 확산층의 형성으로 소오스 및 드레인 전극(105)을 형성한다.
이후, 게이트 전극(104)과 소오스 및 드레인 전극(105)을 전기적으로 격리하기 위하여 상기 반도체 기판(100)의 상부 전면에 걸쳐 절연막을 저압 화학 기상 증착법(LPCVD)으로 증착한 다음 이방성 식각을 통해 게이트 전극(104)의 측벽에 스페이스 절연막(106)을 형성한다.
상기와 같이 스페이스 절연막(106)의 형성이 완료되면 소자의 전극 연결과 소자와 소자간의 연결 과정에서 발생되는 콘택 저항을 안정화시키기 위하여 반도체 기판(100)의 상부 전면에 티타늄(Ti) 막을 상압 화학 기상 증착법(APCVD)으로 고르게 증착한다. 이후 저온 RTA 공정을 통해 실리콘과 티타늄 막을 반응시킨 다음 암모니아(NH4OH)와 과산화수소(H2O2)및 물(H2O)이 소정의 비율, 바람직하게는 1 : 1 : 5의 비율로 희석되는 식각용액을 통해 티타늄 막을 선택 식각하고, 고온의 RTA 공정을 통해 소오스와 드레인 전극(105) 및 게이트 전극(104)의 상부면에 티타늄 실리사이드(107)가 형성되도록 한다.
상기와 같은 일련의 공정 과정을 통해 실리사이드(107)의 형성이 완료되면 도 4b에서 알 수 있는 바와 같이, 상기 반도체 기판(100)의 상부면에 식각 선택도가 큰 다결정 실리콘(112)을 증착한 다음 800℃ ∼ 950℃ 이상의 분위기가 유지되는 로(爐)에서 RTA 공정을 통한 열처리로 다결정 실리콘(108)과 티타늄 실리사이드(107)가 반응하여 다결정 실리콘 티타늄 실리사이드로 접합되도록 한다.
이후, 질산(HNO3)과 초산(CH3COOH) 및 불산(HF)이 소정의 비율, 바람직하게는 20 : 20 : 1 ∼ 200 : 80 : 1로 조성되는 폴리에칠렌 식각 용액을 사용하여 다결정 실리콘 티타늄 실리사이드로 반응 접합된 부분은 잔존하고, 그 이외의 다결정 실리콘 부분은 제거되는 선택적 식각을 실행하여 도 4c에서 알 수 있는 바와 같이 다결정 실리콘 티타늄 실리사이드(113)를 형성한다.
상기와 같은 구조로 다결정 실리콘 티타늄 실리사이드를 형성하게 되면 후 속의 열공정과 확산 방지막을 형성하기 위한 절연막의 식각 공정에서 티타늄 실리사이드의 식각이 배제되어 확산 방지막 및 금속막의 증착시 낮은 접촉 저항을 유지하게 되어 소자의 전기적 특성이 안정화된다.
이에 대하여 도 5a 내지 도 5f를 참조하여 금속막의 증착에 대한 공정을 설명하면 다음과 같다.
상기와 같은 공정을 통해 다결정 실리콘 티타늄 실리사이드(113)의 접합 형성이 완료되면 후속 공정으로 확산 방지막을 형성하기 위한 콘택 홀을 형성하는데, 이를 위하여 도 5a에서 알 수 있는 바와 같이, 상기 반도체 기판(100) 상부면에 절연막인 산화막(108)을 증착한 다음 기계 화학적 연마 공정을 통해 평탄화하여 산화막(108)을 도 5b에서 알 수 있는 바와 같이 형성한다.
이후, 확산 방지막을 형성하기 위하여 마스크 패턴을 형성한 다음 도 5c에서 알 수 있는 바와 같이, 소오스와 드레인 전극(5)의 영역을 접촉 식각하여 콘택 홀(200)을 형성한다.
이때, 도면에서 알 수 있는 바와 같이 다결정 실리콘 티타늄 실리사이드(113)의 층이 두껍게 형성되어 있으며, 식각 선택도가 크게 유지되는 관계로 인하여 다결정 실리콘 티타늄 실리사이드(113)의 식각이 발생하지 않게 반도체 기판(100)에서 접합층으로 형성되는 소오스 및 드레인 전극(105)이 노출되지 않는다.
상기와 같이 콘택 홀(200)의 형성 완료된 상태에서 금속막 증착시 확산을 방지를 위한 막을 형성하기 위하여 도 5d에서 알 수 있는 바와 같이 티타늄(109)과 질화티타늄(110)을 증착한 다음 도 5e에서 알 수 있는 바와 같이 티타늄(109) 및 질화티타늄(110)의 상부면에 금속막(111)을 확산 증착한다.
이후, 상기 금속막(111)과 확산 방지막인 티타늄(109) 및 질화티타늄(110)을 기계 화학적 연마 공정으로 평탄화하여 도 5f와 같이 형성한다.
이상에서 설명한 바와 같이 본 발명은 티타늄 실리사이드 상부에 다결정 실리콘을 증착 반응시켜 식각 선택도가 높은 다결정 실리콘 티타늄 실리사이드를 형성하므로, 확산 방지막 및 금속막 증착을 위한 콘택 홀 형성시 실리사이드의 식각이 배제되어 금속막이 다결정 실리콘 티타늄 실리사이드 상부면에 형성되므로 낮은 접촉 저항이 유지되어 소자의 전기적 특성이 향상된다.

Claims (4)

  1. 반도체 기판 상부면에 트랜치 산화막으로 소자 분리하는 과정과;
    P형 또는 N형의 불순물 주입을 통해 웰을 형성한 다음 게이트 산화막을 형성한 이후 게이트 산화막 상부에 다결정 실리콘을 증착하여 게이트 전극을 형성하는 과정과;
    게이트 전극을 마스크로 하여 도펀트 물질 주입을 통해 소오스 및 드레인 전극을 형성한 다음 상기 게이트 전극의 측벽에 스페이스 산화막을 형성하고, 티타늄의 증착후 열 반응을 통해 티타늄 실리사이드를 형성하는 과정과;
    상기 티타늄 실리사이드 상부면에 다결정 실리콘을 증착한 다음 열 반응을 통해 다결정 실리콘 티타늄 실리사이드를 형성하며, 선택적 식각을 통해 증착된 다결정 실리콘을 제거하여 다결정 실리콘 티타늄 실리사이드만을 형성시키는 과정을 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  2. 청구항 1에 있어서, 상기 다결정 실리콘 티타늄 실리사이드는 상기 티타늄 실리사이드가 형성된 실리콘 웨이퍼 상부면에 다결정 실리콘을 증착하는 단계와;
    800℃ ∼ 950℃의 열처리 공정으로 상기 티타늄 실리사이드와 다결정 실리콘을 반응시켜 다결정 실리콘 티타늄 실리사이드로 형성하는 과정과;
    식각 용액을 통한 선택된 식각으로 반응되지 않은 다결정 실리콘을 제거하는 과정을 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  3. 청구항 1항 내지 청구항 2에 있어서, 상기 다결정 실리콘의 증착은 화학적 기상 증착방법 또는 물리적 기상 증착방법으로 실행하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  4. 청구항 2에 있어서, 상기 식각 용액은 질산(HNO3)과 초산(CH3COOH) 및 불산(HF)이 20 : 20 : 1 ∼ 200 : 80 : 1 의 비율로 조성되는 것을 폴리 에천트를 사용하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
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