KR20040042913A - Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 - Google Patents

Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 Download PDF

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KR20040042913A
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Abstract

본 발명은 트랜지스터부 및 저항부로 구분된 반도체 기판의 트랜지스터부에 게이트 패턴을 형성한다. 상기 게이트 패턴이 형성된 반도체 기판의 전면에 버퍼 절연막, 제1 절연막 및 제2 절연막을 차례로 형성한다. 상기 제2 절연막을 식각하여 상기 게이트 패턴의 양측벽의 제1 절연막 상에 제거 스페이서를 형성한다. 상기 트랜지스터부의 상기 제거 스페이서에 얼라인된 반도체 기판 및 상기 저항부의 반도체 기판에 깊은 소오스/드레인 영역을 형성한다. 상기 제거 스페이서 및 제1 절연막을 순차적으로 제거한 후, 상기 트랜지스터부의 깊은 소오스/드레인 영역에 인접하여 상기 게이트 패턴의 양측의 반도체 기판에 얕은 소오스/드레인 영역을 형성한다. 상기 버퍼 절연막 상에 제3 절연막 및 제4 절연막을 차례로 형성한다. 상기 제4 절연막, 제3 절연막 및 버퍼 절연막을 패터닝하여 상기 트랜지스터부의 게이트 패턴의 양측벽에 L자형의 스페이서를 형성함과 아울러 상기 저항부에는 실리사이드 형성 방지막 패턴을 동시에 형성한다. 상기 게이트 전극의 상면, 상기 트랜지스터부 및 저항부의 깊은 소오스 및 드레인 영역 상에 금속 실리사이드를 형성한다. 본 발명은 반도체 소자가 열적 부담(thermal budget)과 식각 손상을 많이 받지 않으면서도 숏채널 효과를 효과적으로 억제할 수 있다.

Description

Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법{Method of fabricating semiconductor device having L-type spacer}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 L자형 스페이서를 채용한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자에 있어서 스페이서는 게이트 전극의 양측벽에 형성되어 소오스/드레인 형성을 위한 이온주입마스크(implant mask) 역할을 함과 아울러 실리사이드 공정 진행 중에는 게이트 전극과 소오스/드레인 사이의 전기적 분리(electrical isolation) 역할을 수행한다. 여기서, 미합중국 특허 제5,783,475호(발명의 명칭: 스페이서 형성 방법, 출원인: 모토롤라, 발명자: Shrinath Ramaswami)를 참고로 하여 종래의 L자형 스페이서를 채용한 반도체 소자의 제조방법을 설명한다.
도 1 내지 도 5는 종래 기술에 의한 L자형 스페이서를 채용한 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면들이다.
도 1을 참조하면, 반도체 기판(31), 예컨대 실리콘 기판 상에 게이트 절연막(33)을 형성한다. 이어서, 상기 게이트 절연막(33) 상에 게이트 전극(32)을 형성한다. 상기 게이트 절연막(33)은 산화막이나 질화막으로 형성하고, 상기 게이트 전극(32)은 폴리실리콘막으로 형성한다. 계속하여, 상기 게이트 전극(32)의 표면 및 반도체 기판(31) 상에 제1 절연막(48)을 형성한다. 상기 제1 절연막(48)은 산화막으로 형성한다. 다음에, 상기 게이트 전극(32) 및 제1 절연막(48)이 형성된 반도체 기판(31)의 전면에 불순물을 주입하여 상기 게이트 전극(32) 양측의 반도체 기판(31)에 얕게 도핑된(shallow doped) 소오스 영역(34) 및 드레인 영역(35)을 형성한다.
도 2를 참조하면, 상기 제1 절연막(48) 상에 스페이서용으로 제2 절연막(36) 및 제3 절연막(37)을 형성한다. 상기 제2 절연막(36)은 질화막으로 형성하며, 상기 제3 절연막(37)은 산화막으로 형성한다.
도 3을 참조하면, 상기 제3 절연막(37)을 이방성 식각하여 상기 게이트 전극(32)의 양측벽에 제1 스페이서(37)를 형성한다. 이때, 상기 소오스 영역(34) 및 드레인 영역(35)과 게이트 전극 상부의 제2 절연막(36)은 참조번호 38, 39 및 40으로 표시한 바와 같이 노출된다.
도 4를 참조하면, 참조번호 38, 39 및 40으로 표시한 상기 소오스 영역(34)및 드레인 영역(35)과 게이트 전극 상부의 제2 절연막(36)을 식각하여 상기 게이트 전극의 양측벽 상에 제2 스페이서(36)를 형성한다. 상기 제2 절연막(36)의 식각은 인산을 이용한 습식 식각을 이용하여 수행하며, 제3 절연막(37) 및 제1 절연막(48)으로 마스킹된 부분은 식각되지 않는다. 계속하여, 제1 스페이서(37) 및 제2 스페이서(36)를 마스크로 하여 반도체 기판(31)의 전면에 불순물을 주입한 후, 어닐링하여 깊게 도핑된(deep doped) 소오스 영역(43) 및 드레인 영역(44)을 형성한다. 결과적으로, 깊게 도핑된 소오스 영역(43) 및 드레인 영역(44)에 인접하여 얕게 도핑된 소오스 영역(34) 및 드레인 영역(35)으로 소오스 및 드레인 연장부(source and drain extension)가 형성된다.
도 5를 참조하면, 제1 스페이서(37)와 참조번호 38, 39 및 40으로 표시한 상기 깊게 도핑된 소오스 영역(43) 및 드레인 영역(44)과 게이트 전극(32) 상의 제1 절연막(48)을 제거한다. 상기 제1 절연막(48)의 식각은 HF 용액을 이용하여 수행한다. 이렇게 되면, 게이트 전극(32), 깊게 도핑된 소오스 영역(43) 및 드레인 영역(44)의 표면이 노출된다. 계속하여, 상기 깊게 도핑된 소오스 영역(43), 게이트 전극(32) 및 깊게 도핑된 드레인 영역(44) 상에 살리사이드 콘택들(45, 46, 47)을 형성한다.
이상과 같은 종래의 반도체 소자의 제조방법에 의하면, 깊게 도핑된 소오스 영역(43) 및 드레인 영역(44)을 형성하기 위한 어닐링시 반드시 얕게 도핑된 소오스 영역(34) 및 드레인 영역(35)의 불순물이 확산한다. 이렇게 얕게 도핑된 소오스 영역(34) 및 드레인 영역(35)의 불순물이 깊게 확산하면 고집적화된 반도체 소자에서는 반도체 소자의 숏채널 효과(short channel effect)가 발생하는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 숏채널 효과의 발생을 방지할 수 있는 L자형 스페이서를 채용한 반도체 소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 5는 종래 기술에 의한 L자형 스페이서를 채용한 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면들이다.
도 6 내지 도 13은 본 발명에 의한 L자형 스페이서를 채용한 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 제조방법은트랜지스터부 및 저항부로 구분된 반도체 기판의 트랜지스터부에 게이트 패턴을 형성하는 것을 포함한다. 상기 게이트 패턴 및 반도체 기판의 전면에 버퍼 절연막, 제1 절연막 및 제2 절연막을 차례로 형성한다. 상기 제2 절연막을 식각하여 상기 게이트 패턴의 양측벽의 제1 절연막 상에 제거 스페이서를 형성한다. 상기 트랜지스터부의 상기 제거 스페이서에 얼라인된 반도체 기판 및 상기 저항부의 반도체 기판에 깊은 소오스/드레인 영역을 형성한다. 상기 제거 스페이서 및 제1 절연막을 순차적으로 제거한 후, 상기 트랜지스터부의 깊은 소오스/드레인 영역에 인접하여 상기 게이트 패턴의 양측의 반도체 기판에 얕은 소오스/드레인 영역을 형성한다. 상기 버퍼 절연막 상에 제3 절연막 및 제4 절연막을 차례로 형성한다. 상기 제4 절연막, 제3 절연막 및 버퍼 절연막을 패터닝하여 상기 트랜지스터부의 게이트 패턴의 양측벽에 L자형의 스페이서를 형성함과 아울러 상기 저항부에는 실리사이드 형성 방지막 패턴을 동시에 형성한다. 상기 게이트 전극의 상면, 상기 트랜지스터부 및 저항부의 깊은 소오스 및 드레인 영역 상에 금속 실리사이드를 형성한다.
상기 제4 절연막을 형성한 후 상기 저항부에 마스크 패턴을 형성하여 상기실리사이드막 형성 방지막 패턴 형성시 식각 마스크로 이용할 수 있다. 상기 제2 절연막은 상기 제1 절연막과 식각선택비가 높은 막질을 이용하여 형성할 수 있다. 상기 제2 절연막은 산화막으로 형성하고, 상기 제1 절연막은 질화막으로 형성하는 것이 바람직하다. 상기 제1 절연막은 상기 버퍼 절연막과 식각선택비가 높은 막질을 이용하여 형성할 수 있다. 상기 제1 절연막은 질화막으로 형성하고, 상기 버퍼 절연막은 산화막으로 형성하는 것이 바람직하다.
상기 깊은 소오스/드레인 영역은 상기 제거 스페이서를 마스크로 불순물을 이온주입한 후 상기 주입된 불순물을 어닐닝하여 형성할 수 있다. 상기 깊은 소오스/드레인 영역을 형성하기 위한 어닐링은 상기 얇은 소오스/드레인 영역을 형성하기 전에 수행하는 것이 바람직하다.
상기 얕은 소오스/드레인 영역은 상기 버퍼 절연막이 형성된 반도체 기판의 전면에 불순물을 이온주입한 후 상기 주입된 불순물을 어닐닝하여 형성할 수 있다. 상기 얕은 소오스/드레인 영역은 이온주입방법, 고상 에피택시방법 또는 플라즈마 도핑 방법을 이용하여 형성할 수 있다. 상기 얕은 소오스/드레인 영역을 형성하기 위한 어닐링은 상기 금속 실리사이드를 형성하기 전에 수행하는 것이 바람직하다. 상기 얕은 소오스/드레인 영역을 형성하기 위한 어닐링은 500∼800℃의 저온에서 수행하거나, 900∼1300℃에서 급속 열처리나 스파이크 열처리 방법을 이용하여 수행할 수 있다.
상기 제4 절연막은 상기 제3 절연막과 식각선택비가 높은 막질을 이용하여 형성할 수 있다. 상기 제4 절연막은 산화막으로 형성하고, 상기 제3 절연막은 질화막으로 형성하는 것이 바람직하다.
상기 게이트 패턴의 양측벽에서 상기 깊은 소오스 및 드레인 영역까지의 길이는 상기 제거 스페이서의 길이로 결정되고, 상기 게이트 패턴의 양측벽에서 상기 금속 실리사이드까지의 거리는 상기 스페이서의 길이로 결정될 수 있다.
상술한 본 발명의 반도체 소자의 제조방법은 L자형 스페이서의 형성과 실리사이드 형성 방지막 패턴 형성을 동일 단계에서 수행하여 반도체 소자가 열적 부담과 식각 손상을 많이 받지 않으며, 제거 스페이서들 채용하여 깊은 소오스/드레인 영역을 얕은 소오스/드레인 영역 형성 전에 형성하여 고집적화된 반도체 소자에서 숏채널 효과를 효과적으로 억제할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 6 내지 도 13은 본 발명에 의한 L자형 스페이서를 채용한 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면들이다.
도 6을 참조하면, 트랜지스터부 및 저항부로 구분된 반도체 기판(101)의 트랜지스터부에 게이트 절연막(103) 및 게이트 전극(105)으로 구성된 게이트 패턴(106)을 형성한다. 상기 반도체 기판(101)은 실리콘 기판이나 SOI(silicon on insulator) 기판을 이용한다. 상기 반도체 기판(101)은 트랜지스터가 형성되는 트랜지스터부와, 저항 등이 형성되는 저항부로 구별할 수 있다. 도 6에서, 참조부호 STI는 액티브 영역을 제외한 비액티브 영역인 얕은 트랜치 분리 영역(shallow trench isolation region)이다.
상기 게이트 절연막(103)은 SiO2,Si3N4, SiON, ZrO2, HfO2,Ta2O5또는 Al2O3으로 형성한다. 상기 게이트 전극(105)은 불순물이 도핑된 폴리실리콘, 실리콘 결합물 및 금속의 단일막 또는 다중막으로 형성한다. 상기 게이트 패턴(106)은 반도체 기판(101) 상에 절연막 및 도전막을 형성한 후, 사진식각공정을 이용하여 패터닝함으로써 형성된다. 상기 게이트 패턴(106)의 선폭은 고집적화된 반도체 소자에서는 1㎛이하로 형성한다.
계속하여, 상기 게이트 패턴(106)이 형성된 반도체 기판(101)의 전면에 버퍼 절연막(107)을 형성한다. 상기 버퍼 절연막(107)은 상기 게이트 패턴(106) 형성시발생된 식각 손상을 치유하고 후의 제거 스페이서 형성을 위한 식각공정시 버퍼 역할을 수행한다. 상기 버퍼 절연막(107)은 상기 게이트 패턴(106)이 형성된 반도체 기판(101)을 산화시켜 형성한다. 상기 버퍼 절연막(107)은 산화막으로 형성한다.
도 7을 참조하면, 상기 버퍼 절연막(107) 상에 제1 절연막(109)을 형성한다. 상기 제1 절연막(109)의 두께는 후에 깊은 소오스 및 드레인 영역 형성이 용이하도록 얇게 형성하는 것이 유리하다. 상기 제1 절연막(109)은 후에 버퍼 절연막(107)의 건식 또는 습식 식각시 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 본 실시예에서는 질화막으로 형성한다.
다음에, 상기 제1 절연막(109) 상에 후에 제거 스페이서(disposable spacer)형성을 위한 제2 절연막(111)을 형성한다. 상기 제2 절연막(111)은 상기 제1 절연막(109)에 대하여 식각 선택비가 높은 물질을 이용하여 형성한다. 본 실시예에서, 상기 제2 절연막(111)은 산화막으로 형성한다. 상기 제2 절연막(111)의 두께는 후에 제거 스페이서의 길이를 결정하고, 이에 따라 게이트 패턴(106)의 양측벽에서 깊은 소오스 및 드레인 영역까지의 길이는 제거 스페이서의 길이로 결정된다.
도 8을 참조하면, 상기 제2 절연막(111)을 건식식각하여 상기 게이트 패턴(105)의 양측벽 상부에 형성된 제1 절연막(109) 상에 제거 스페이서(111a)를 형성한다. 상기 산화막으로 구성된 제2 절연막(111)은 질화막으로 구성된 제1 절연막(109)과 높은 식각 선택비가 있기 때문에, 상기 제2 절연막(111)의 건식식각시 식각이 제1 절연막(109) 상에서 멈추게 된다. 상기 제2 절연막(111)은 과도식각(overetch)되어도 무방하나, 액티브 영역 상의 버퍼 절연막(107)이 노출될 정도로 과도식각되면 안된다.
계속하여, 상기 제거 스페이서(111a)를 마스크로 상기 반도체 기판(101)의 전면에 불순물을 고에너지로 이온주입한 후, 주입된 불순물을 활성화시키기 위하여 어닐링 공정을 실시한다. 상기 이온주입되는 불순물은 P형 불순물 또는 N형 불순물이다. 상기 어닐링은 급속 열처리(rapid thermal annealing)방법을 이용하여 수행한다. 이렇게 되면, 상기 제거 스페이서(111a)에 얼라인되면서 상기 게이트 패턴(106) 양측의 반도체 기판(101)에 깊은 소오스/드레인 영역(113)이 형성된다. 본 발명은 후에 설명되는 바와 같이 종래와 다르게 깊은 소오스/드레인 영역(113)을 얕은 소오스/드레인 영역, 즉 소오스/드레인 연장부보다 먼저 형성한다. 이렇게 먼저 깊은 소오스/드레인 영역(113)을 형성할 경우 종래 기술의 문제점, 즉, 얕은 소오스/드레인 영역의 불순물 확산을 방지할 수 있다.
본 실시예에서, 깊은 소오스/드레인 영역(113) 형성을 위한 어닐링 공정은 불순물을 주입한 후 바로 실시하였으나, 후의 얕은 소오스/드레인 영역 형성하기 전이라면 언제 수행해도 무방하다. 그리고, 본 실시예에서, 깊은 소오스/드레인 영역(113) 형성을 이온주입방법을 이용하였으나, 고상 에피택시(solid phase epitaxy) 방법 또는 플라즈마 도핑(plasma doping) 방법을 이용하여 수행할 수 있다.
도 9를 참조하면, 깊은 소오스/드레인 영역(113)을 형성을 위한 마스크로 사용된 상기 제거 스페이서(111a)를 제거한다. 본 실시예에서, 상기 제거 스페이서(111a)의 제거는 불산 용액을 이용하여 습식식각방법으로 수행한다. 이렇게 상기 제거 스페이서(111a)를 습식식각방법으로 제거할 경우, 산화막으로 구성된 제거 스페이서(111a)와 질화막으로 구성된 제1 절연막(109)과의 식각 선택비가 우수하기 때문에 제1 절연막(109)의 하부의 반도체 기판(101)이나 게이트 전극(105)의 하부 모서리 부분 등이 손상되지 않는다.
계속하여, 상기 제1 절연막(109)을 식각하여 제거한다. 본 실시예에서, 상기제1 절연막(109)의 제거는 인산 용액을 이용하여 습식식각방법으로 수행한다. 상기 제1 절연막(109)의 제거시, 질화막으로 구성된 제1 절연막(109)과 산화막으로 구성된 버퍼 절연막(107)간에는 식각 선택비가 40:1 정도로 우수하기 때문에 버퍼 절연막(107)의 하부에 형성된 반도체 기판(101)이나 게이트 전극(105)의 하부 모서리 부분 등이 손상되지 않는다. 이렇게 되면, 반도체 기판(101) 및 게이트 전극(105) 상에는 버퍼 절연막(107)만 형성되어 있는 상태가 된다.
도 10을 참조하면, 버퍼 절연막(107)이 형성된 반도체 기판(101)의 전면에 불순물을 저에너지로 이온주입한 후, 주입된 불순물을 활성화시키기 위하여 어닐링 공정을 실시한다. 상기 이온주입되는 불순물은 P형 불순물 또는 N형 불순물이다. 상기 어닐링은 500∼800℃의 저온에서 수행하거나, 900∼1300℃에서 급속 열처리(rapid thermal annealing)나 스파이크(spike) 열처리 방법을 이용하여 수행한다. 상기 스파이크 열처리 방법은 열처리 로의 온도를 급속 열처리방법보다 빠르게, 예컨대 200℃/초의 승온한 후 수초간 열처리하는 방법을 의미한다. 이렇게 되면, 상기 게이트 패턴(106) 양측의 반도체 기판(101)에 상기 깊은 소오스/드레인 영역(113)과 접하여 얕은 소오스/드레인 영역(115)이 형성된다. 본 발명은 앞에서 설명한 바와 같이 얕은 소오스/드레인 영역(115), 즉 소오스/드레인 연장부(115)를 깊은 소오스/드레인 영역(113)의 형성 후에 형성한다. 이에 따라, 얕은 소오스/드레인 영역(115)의 불순물이 확산할 경우 발생하는 고집적 반도체 소자의 숏채널 효과를 방지할 수 있다.
본 실시예에서, 얕은 소오스/드레인 영역(115) 형성을 위한 어닐링 공정은불순물을 주입한 후 바로 실시하였으나, 후의 금속 실리사이드를 형성하기 전이라면 언제 수행해도 무방하다. 더하여, 얕은 소오스/드레인 영역(115)을 형성하기 위해 어닐링 공정을 생략할 수 도 있다. 그리고, 상기 얕은 소오스/드레인 영역(115)의 형성하기 전에 더욱더 얕은 소오스/드레인 영역(115)을 형성하기 위해 상기 버퍼 절연막(107)을 약간 습식 식각하여 얇게 하는 공정을 추가할 수 있다. 본 실시예에서, 얕은 소오스/드레인 영역(115) 형성을 이온주입방법을 이용하였으나, 고상 에피택시(solid phase epitaxy) 방법 또는 플라즈마 도핑(plasma doping) 방법을 이용하여 수행할 수 있다.
도 11을 참조하면, 상기 버퍼 절연막(107) 상에 제3 절연막(117)을 형성한다. 상기 제3 절연막(117)의 두께는 후속의 스페이서를 형성한 후 식각시 과도식각되는 것을 막기 위하여 얇게 형성하는 것이 바람직하다.
이어서, 상기 제3 절연막(117) 상에 스페이서 형성 및 실리사이드 마스크를 역할을 수행하는 제4 절연막(119)을 형성한다. 상기 제4 절연막(119)의 두께는 후속 공정에서 스페이서의 길이를 최종적으로 결정한다. 상기 제4 절연막(119)은 상기 제3 절연막(117)과 높은 식각 선택비를 갖는 물질로 형성한다. 본 실시예에서, 상기 제3 절연막(117)은 질화막을 이용하여 형성하고, 상기 제4 절연막(119)은 산화막을 이용하여 형성한다.
도 12를 참조하면, 상기 저항부의 제4 절연막(119) 상에 실리사이드 형성 방지 영역을 한정하기 위해 마스크 패턴(121)을 형성한다. 상기 마스크 패턴(121)은 사진식각공정을 이용하여 포토레지스트 패턴(121)으로 형성한다.
이어서, 상기 트랜지스터부 및 저항부의 제4 절연막(119) 및 제3 절연막(117)을 동시에 식각한다. 이때, 저항부의 제4 절연막(119) 및 제3 절연막(117)은 상기 마스크 패턴(121)을 식각 마스크로 하여 식각된다. 이렇게 되면, 상기 트랜지스터부에서는 상기 게이트 패턴(106)의 양측벽에 제4 절연막 패턴(119a) 및 제3 절연막 패턴(117a)으로 L자형의 스페이서(123)가 형성되고, 저항부에서는 제4 절연막 패턴(119b) 및 제3 절연막 패턴(117b)으로 실리사이드 형성 방지막 패턴(125)이 형성된다.
결과적으로, 본 발명은 L자형 스페이서의 형성과 실리사이드 형성 방지막 패턴 형성을 동일 공정 단계에서 수행하여 공정을 단순화했기 때문에 종래 기술에 비해 반도체 소자가 열적 부담(thermal budget)과 식각 손상을 더 받지 않는다. 이와 더불어, 본 발명은 종래 기술과 비교하여 깊은 소오스/드레인 영역을 얕은 소오스/드레인 영역 형성 전에 형성함으로써 고집적화된 반도체 소자에서 숏채널 효과를 효과적으로 억제할 수 있다.
이어서, 상기 반도체 기판(101)의 표면에 남아있는 버퍼 절연막(107)을 식각하여 제거한다. 상기 버퍼 절연막(107)은 상기 스페이서나 실리사이드 형성 방지막 형성을 위한 식각시 제거될 수도 있다. 결과적으로, 상기 게이트 전극(105)의 상부 부분 및 깊은 소오스/드레인 영역(113)의 표면이 노출되고, 후에 게이트 전극(105)의 양측벽에서 금속 실리사이드까지의 거리는 L자형의 스페이서(123)의 길이로 결정된다.
도 13을 참조하면, 상기 게이트 패턴(106)의 상면 및 깊게 도핑된 소오스/드레인 영역(113) 상에 저저항의 콘택 형성을 위하여 금속 실리사이드(127)를 형성한다. 상기 금속 실리사이드(127)는 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드를 사용하여 형성한다. 여기서, 본 발명은 L자형 스페이서(123)를 채택함으로 게이트 패턴(106)의 상부 부분의 노출 면적이 증가되고, 이에 따라 금속 실리사이드(127)의 면적이 증가되어 게이트 패턴(106)의 저항을 낮출 수 있다. 또한, 본 발명은 깊은 소오스/드레인 영역(113)에만 금속 실리사이드(127)가 형성되어 있어 리키지 전류를 감소시킬 수 있다.
계속하여, 상기 트랜지스터부 및 저항부 상에 층간 절연막(128)을 형성한다. 이어서, 상기 금속 실리사이드(128) 상에 금속 콘택홀(129)을 형성한 후 상기 금속 콘택홀(129)에 금속 플러그(131) 및 금속막(133)을 형성한다.
상술한 바와 같이 본 발명의 반도체 소자의 제조방법은 L자형 스페이서의 형성과 실리사이드 형성 방지막 패턴 형성을 동일 공정 단계에서 수행하기 때문에 반도체 소자가 열적 부담(thermal budget)과 식각 손상을 많이 받지 않는다.
더하여, 본 발명은 제거 스페이서를 채용하여 깊은 소오스/드레인 영역을 얕은 소오스/드레인 영역 형성 전에 형성함으로써 고집적화된 반도체 소자에서 숏채널 효과를 효과적으로 억제할 수 있다.
그리고, 본 발명은 L자형 스페이서를 채용하여 게이트 전극의 저항을 낮추고 리키지 전류를 감소시킬 수 있다.

Claims (20)

  1. 트랜지스터부 및 저항부로 구분된 반도체 기판의 트랜지스터부에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 및 반도체 기판의 전면에 버퍼 절연막, 제1 절연막 및 제2 절연막을 차례로 형성하는 단계;
    상기 제2 절연막을 식각하여 상기 게이트 패턴의 양측벽의 제1 절연막 상에 제거 스페이서를 형성하는 단계;
    상기 트랜지스터부의 상기 제거 스페이서에 얼라인된 반도체 기판 및 상기 저항부의 반도체 기판에 깊은 소오스/드레인 영역을 형성하는 단계;
    상기 제거 스페이서 및 제1 절연막을 순차적으로 제거하는 단계;
    상기 트랜지스터부의 깊은 소오스/드레인 영역에 인접하여 상기 게이트 패턴의 양측의 반도체 기판에 얕은 소오스/드레인 영역을 형성하는 단계;
    상기 버퍼 절연막 상에 제3 절연막 및 제4 절연막을 차례로 형성하는 단계;
    상기 제4 절연막, 제3 절연막 및 버퍼 절연막을 패터닝하여 상기 트랜지스터부의 게이트 패턴의 양측벽에 L자형의 스페이서를 형성함과 아울러 상기 저항부에는 실리사이드 형성 방지막 패턴을 동시에 형성하는 단계; 및
    상기 게이트 전극의 상면, 상기 트랜지스터부 및 저항부의 깊은 소오스 및 드레인 영역 상에 금속 실리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제4 절연막을 형성하는 단계 후에 상기 저항부에 마스크 패턴을 형성하여 상기 실리사이드막 형성 방지막 패턴 형성시 식각 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제2 절연막은 상기 제1 절연막과 식각선택비가 높은 막질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 제2 절연막은 산화막으로 형성하고, 상기 제1 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 절연막은 상기 버퍼 절연막과 식각선택비가 높은 막질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 제1 절연막은 질화막으로 형성하고, 상기 버퍼 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 깊은 소오스/드레인 영역은 상기 제거 스페이서를 마스크로 불순물을 이온주입하는 단계와, 상기 주입된 불순물을 어닐닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 깊은 소오스/드레인 영역을 형성하기 위한 어닐링은 상기 얇은 소오스/드레인 영역을 형성하기 전에 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 얕은 소오스/드레인 영역은 상기 버퍼 절연막이 형성된 반도체 기판의 전면에 불순물을 이온주입하는 단계와, 상기 주입된 불순물을 어닐닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 얕은 소오스/드레인 영역을 형성하기 위한 어닐링은 상기 금속 실리사이드를 형성하기 전에 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제9항에 있어서, 상기 얕은 소오스/드레인 영역을 형성하기 위한 어닐링은 500∼800℃의 저온에서 수행하거나, 900∼1300℃에서 급속 열처리나 스파이크 열처리 방법을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제1항에 있어서, 상기 제4 절연막은 상기 제3 절연막과 식각선택비가 높은 막질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 제4 절연막은 산화막으로 형성하고, 상기 제3 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제1항에 있어서, 상기 얕은 소오스/드레인 영역은 이온주입방법, 고상 에피택시방법 또는 플라즈마 도핑 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제1항에 있어서, 상기 게이트 패턴의 양측벽에서 상기 깊은 소오스 및 드레인 영역까지의 길이는 상기 제거 스페이서의 길이로 결정되고, 상기 게이트 패턴의 양측벽에서 상기 금속 실리사이드까지의 거리는 상기 스페이서의 길이로 결정되는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제1항에 있어서, 상기 반도체 기판은 실리콘 기판이나 SOI(silicon on insulator) 기판을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제1항에 있어서, 상기 게이트 패턴은 게이트 절연막 및 게이트 전극이 순차적으로 형성하여 마련되는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 게이트 절연막은 SiO2,Si3N4, SiON, ZrO2, HfO2,Ta2O5또는 Al2O3으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제17항에 있어서, 상기 게이트 전극은 불순물이 도핑된 폴리실리콘, 실리콘 결합물 및 금속의 단일막 또는 다중막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제1항에 있어서, 상기 금속 실리사이드는 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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