KR20010078326A - 확대된 소스/드레인 접속구역을 갖는 실리사이드소스/드레인 모스 트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은, 매우 얇은 접합구역을 갖는, 실리사이드화된 소스/드레인 전극들을 능동형 소자내에 형성하는 방법을 제공한다. 본 발명에 있어서, 통상적으로 LOCOS 격리화, 트렌치 격리화 또는 SOI/SIMOX 격리화에 의해 인접한 활성영역들을 분리한다. 접속물질, 바람직하기로는 실리사이드를, 웨이퍼 위에 그리고 게이트전극 및 상호접속전극을 포함하는 하부구조체 위에 침적한다. 그 다음, CMP 또는 다른 적당한 평탄화 공정을 이용하여, 그 두께가 가장 높은 구조체의 높이에 근접한 높이가 되도록 실리사이드를 평탄화한다. 이어서, 에치 백 공정 또는 다른 적당한 공정을 이용하여, 실리사이드의 높이가 게이트전극 또는 상호접속전극보다 낮도록, 전극들로부터 실리사이드를 전기적으로 격리한다. 다음으로, 웨이퍼를 패터닝하고 에칭하여 원치 않는 실리사이드를 제거한다. 남아 있는 실리사이드는 실리사이드화된 소스구역 및 실리사이드화된 드레인구역을 형성하는데, 이들은 인접한 격리구역 부분 위로 연장됨으로써, 실리사이드화된 소스/드레인 구역들이 아래에 있는 소스/드레인 구역들에 비해 넓어지도록 하여, 보다 넓은 접속영역을 제공한다.

Description

확대된 소스/드레인 접속구역을 갖는 실리사이드 소스/드레인 모스 트랜지스터 및 그의 제조방법{Raised silicide source/drain MOS transistors having enlarged source/drain contact regions and method}
본 발명은 통상적인 반도체 기술에 관한 것으로서, 보다 상세하게는 MOS 트랜지스터와 같은 능동형(active) 반도체 소자내에 실리사이드 전극을 형성하는 방법에 관한 것이다.
반도체 산업분야에서 진행되어온 연구에서 중요한 주제중 하나는 집적회로에 사용되는 소자의 크기를 줄이는 것이다. 금속산화물 반도체(MOS(metal oxide semiconductor)) 트랜지스터와 같은 플레이너 트랜지스터(planar transistor)는 고밀도 집적회로에 사용되기에 특히 적합하다. MOS 트랜지스터 및 다른 능동형 소자의 크기가 축소됨에 따라, 소스, 드레인 및 게이트 전극의 크기와 각각의 소자의 채널구역도 축소되고 있다.
짧은 채널을 갖는, 보다 소형의 플레이너 트랜지스터를 설계하기 위해서는, 매우 얇은 소스/드레인 접합구역을 제공하여야 한다. 얇은 접합부는, 어닐링 및 다른 공정단계 동안에, 주입 도펀트가 채널내로 측방 확산(lateral diffusion)되는 것을 방지하는데 필요하다. 측방 확산이 바람직하지 않은 이유는, 이로 인해 전류 누출이 많아지고 또한 브레이크다운(breakdown) 성능이 떨어지기 때문이다. 짧은 채널형 소자가 만족스러운 성능을 발현하도록 하기 위해서는, 예를 들어 1000 Å 미만, 바람직하기로는 500 Å 미만의 얇은 소스/드레인 구역을 필요로 한다.
접합부가 얇은 전극이 트랜지스터에 사용될 경우, 그 소자의 소스/드레인 구역에 안정적이면서 저항이 낮은 접속부를 제공한다는 것은 더욱 어려워진다. 금속-실리사이드 접속부(contact)는 소스/드레인 전극에 그러한 접속부를 제공하기 위한통상적 수단이다. 종래 기술에서는, 도전성 금속을 실리콘 전극 위에 침적하고 어닐링하여 그 전극의 표면 위에 금속-실리콘 화합물을 형성시킨다. 일명 실리사이드(silicide)로 일컬어지는 상기 화합물은 전기적 및 물리적으로 전극에 결합되고, 그 화합물이 형성되어 있는 도핑된 실리콘 보다도 실질적으로 더 낮은 시트 저항(sheet resistance)을 갖는다. 소형 소자 위에 이와 같은 방법으로 실리사이드 접속부를 형성할 경우의 중요한 장점은, 침적된 금속이 실리콘과 접촉되는 곳에서만 실리사이드가 형성된다는 것이다. 선택적인 에칭을 통해, 실리사이드화되지 않은 영역으로부터 금속이 쉽게 제거된다. 따라서, 상기 실리사이드 구역은, 아래에 있는 실리콘이 소스/드레인 영역 위에 노출되도록 되어 있는 전극 표면 위에서만 자동적으로 정렬된다. 이러한, 자기-정렬(self-aligned) 실리사이드 공정은 통상적으로 "살리사이드(salicide)" 공정으로 일컬어진다.
불행히도, 상기 살리사이드 공정은 아래에 있는 소스/드레인을 형성하는 표면 실리콘의 일부를 소모시킨다. 이는, 어닐링 단계 동안에, 침적된 금속이 그 아래에 있는 실리콘과 화학반응함으로써 금속-실리사이드를 형성하기 때문이다. 매우 얕은 접합부 깊이를 갖는 전극들은 실리사이드를 형성시키는데 필요한 실리콘을 적게 가지고 있으므로, 아주 얇은 실리사이드 층만을 형성시킴에 그친다. 그러나, 실리사이드 박막은 열적으로 불안정하고 또한 바람직하지 않을 정도로 높은 시트 저항을 갖는 것으로 알려져 있다. 또한, 접합부 깊이가 극히 얕은, 즉 500 Å 미만의 경우에는, 아래에 있는 접합부로부터 실리콘이 소모됨으로써 접합부의 성능을 현저하게 열화시킨다.
초박형(ultra-thin) 접합부에 사용될 수 있는 개선된 실리사이드 공정이 개발된다면 매우 유리할 것이다.
또한, 소스/드레인 영역 위에 형성되게 될 이후의 접속부를 위한 보다 넓은 영역을 실리사이드 층이 제공할 수 있다면 유리할 것이다.
따라서, 본 발명은, 실리콘 기판 위에 MOS 트랜지스터 구조체를 형성하는 방법이 제공된다. 본 방법은, 하나 이상의 활성영역 격리화 구역을 형성시켜 기판 위에 복수개의 활성 영역을 구획함으로써 인접한 활성영역들을 상호 격리시키는 단계를 포함한다. 각각의 활성영역내에는 소스 및 드레인 구역을 형성한다. 또한, 전극과 측벽을 갖는 전극 구조체를 기판 위에 형성한다. 상기 전극 구조체는, 전극이 게이트 절연층 위에 놓여져 있는 게이트 전극 구조체일 수도 있고 또는 활성 영역들을 접속시키는 상호접속전극(interconnecting electrodes)일 수도 있다.
상기 구조체를 형성한 후, 접속물질을 기판과 전극 구조체 위에 침적한다. 상기 접속물질로서 바람직한 것은 침적된 실리사이드이다. 그러나, 상기 접속물질은 처음에는 다결정성 실리콘일 수 있다.
접속물질을 그 과잉량이 제거될 때까지 평탄화시킨다. 그 다음에, 접속물질을 전극들로부터 전기적으로 격리시킨다. 선택적인 에치 백 공정(etch back process) 또는 지속적인 평탄화(planing)를 소정의 정도까지 행함으로써 전기적으로 격리시킬 수 있다.
바람직한 방법중 하나는, 하나 이상의 활성영역 격리화 구역을 형성시켜 기판 위에 활성 영역들을 구획함으로써 인접한 활성영역들을 상호 격리시키는 단계를 포함한다. 각각의 활성영역내에 소스 및 드레인 구역을 형성한다. 각각의 활성영역내에 게이트전극을 포함하는 전극 구조체와 상호접속전극을 기판 위에 형성한다. 상기 전극 구조체는 전극캡을 포함하는 것이 바람직하다. 실리사이드를, 적어도 가장 높은 구조체의 높이와 동일한 정도의 두께에 다다를 때까지, 전체 웨이퍼 위에 침적한다. 그 다음으로, 실리사이드를 레벨에 이를 때까지 평탄화시킨다. 이어서, 전극캡보다 실리사이드를 더 빨리 에칭하는 에칭액으로 상기 실리사이드를 선택적으로 에칭한다. 실리사이드가 가장 낮은 전극의 꼭대기보다 높지 않게 되는 레벨에 이를 때까지 상기 선택적 에칭을 계속한다.
본 방법은, MOS 트랜지스터와 같은 소자가 형성되는 반도체기판 위에 실리사이드화된 전극을 형성하는데 적합하다. MOS 트랜지스터 구조체는, 기판 위에 형성되어 있으며, 격리화 구역(isolation regions)에 의해 인접한 활성영역들로부터 격리되어 있는 복수개의 활성영역들을 포함한다. 통상적으로, 소스구역과 드레인구역은 게이트전극의 각 대향면 위의 활성영역내에 있다. 소스 실리사이드 구역은 소스구역을 덮고 있으며, 인접한 격리화 구역 위로 적어도 일부가 연장되어 있다. 이와 유사하게, 드레인 실리사이드 구역은 드레인 구역을 덮고 있고, 인접한 격리화 구역 위로 적어도 일부가 연장되어 있다. 실리사이드 구역이 격리화 구역 위로 연장되어 있음으로 인해, 이후의 전기적 접속부를 위한 보다 넓은 영역들이 제공되게 된다. 실리사이드 구역을 인접한 격리화 구역 위로 연장시켜 보다 넓은 영역을 제공하게 되면, 전기적 접속부를 위한 충분한 영역이 유지되는 한편, 소스/드레인 구역은 보다 작아지게 된다. 소스/드레인 구역이 좁아진다는 것은, 환언하면 용량이 낮아진다는 것과 전류 누출이 적어진다는 것을 뜻한다.
MOS 트랜지스터 구조체를 형성하기 위하여 침적되는 실리사이드 물질로서는, 내열성 금속 및 귀금속으로 이루어진 군으로부터 선택된 하나 이상의 금속과 실리콘의 결합체가 바람직하다. 본 발명에 사용되는 실리사이드 물질로서 적당한 예로서, TiSi2, TaSi2, WSi2, CoSi2, NiSi2또는 그들의 결합물을 들 수 있는데, 이들에 한정되는 것은 아니다. 바람직하기로는, 실리사이드 물질을 화학기상증착(chemical vapor depostion(CVD)) 공정을 이용하여 대략 2000 Å 내지 5000 Å의 두께로, 기판의 전체 영역 위에 침적한다.
상기 실리사이드를 평탄화하는 단계는 화학기계연마(chemical mechanical polish(CMP)) 공정을 이용하여 수행하는 것이 바람직하다. CMP 공정은 전극 구조체가 가장 높은 레벨에 이를 때 중단시키는 것이 바람직하다. 그 다음에, 상기 실리사이드를 선택적으로 에칭하고, 이어서 게이트전극들을 노광시킨다. 바람직하기로는, 가장 낮은 게이트전극보다 높지 않게 될 때까지 실리사이드를 에칭한다. 에칭액은, 실리사이드가 전극 캡보다 빨리 에칭될 수 있도록 선택적이어야 하며, 그럼으로써 모든 전극에서 충분한 부분이 남게 되어, 이후의 에칭 공정 종료후 접속될 수 있도록 한다. 실리사이드가 바람직한 높이만큼 에칭되면, 소자를 마스킹하여 실리사이드를 필요로 하는 면적을 보호한다. 다음으로, 실리사이드를 패터닝하여 남아 있는, 원치 않는 실리사이드를 에칭한다. 통상적으로는, 이 과정에서 소스구역및 드레인구역 위에 실리사이드가 남게 된다. 바람직하기로는, 실리사이드를 격리화 구역 위로 연장하여, 보다 넓은 소스/드레인 접속구역을 형성시킨다. 이어서, 표준적인 공정을 채용하여 원하는 소자의 형성을 완료한다.
비록 실리사이드가 바람직하기는 하지만, 다결정성 실리콘을 처음에 침적하고, 평탄화, 격리화, 패터닝 그리고 침적된 실리사이드에 대하여 에칭 단계를 수행한 후, 이어서 실리사이드화 물질을 침적한 다음, 어닐링 하여 폴리사이드(policide)를 형성시키는 것 역시 가능하다.
도 1은, LOCOS 격리화된 기판 위에 MOS 트랜지스터 구조체를 형성함에 있어서 예비적 단계의 것을 나타내는 개략 단면도이다(종래 기술).
도 2는, 도 1에서, 기판 및 트랜지스터 구조체 위에 접속물질을 침적시킨 것을 나타내는 개략 단면도이다.
도 3은, 도 2에서, 접속물질을 평탄화시킨 것을 나타내는 개략 단면도이다.
도 4는, 도 3에서, 접속물질을 에칭한 것을 나타내는 개략 단면도이다.
도 5는, 도 4에서, 원치않는 구역에서 접속물질을 선택적으로 제거한 것을 나타내는 개략 단면도이다.
도 6은, 도 5의 기판 및 트랜지스터 구조체의 상면도로서, 소스 및 드레인 구역에 인접한 격리화 구역 위로 일부가 연장되어 있는 접속물질, 게이트전극 구조체 및 상호접속 전극구조체를 나타내고 있다.
도 7은, 후속 공정을 수행하여, 불활성층 및 전기적 접속부가 형성된 것을 나타내는 개략 단면도이다.
도 8은, 스핀-온 글래스를 이용한 다른 평탄화 방법을 나타내는 개략 단면도이다.
도 9는, 본 발명의 다른 일실시예를 트렌치 격리화된 구조체에 적용한 것을 나타내는, 도 2와 유사한 개략 단면도이다.
도 10은, 평탄화 공정을 계속하여 전기적으로 격리시킨 후에 선택적인 패터닝과 에칭을 수행한 것을 나타내는, 도 5와 유사한 개략 단면도이다.
도 11은, 본 발명의 다른 일실시예를 전극 캡이 없는 SOI/SIMOX 격리화된 구조체에 적용한 것을 나타내는, 도 2와 유사한 개략 단면도이다.
도 12는, 접속물질을 평탄화시킨 것을 나타내는, 도 4와 유사한 개략 단면도이다.
도 13은, 접속물질과 전극을 에칭하여 전기적으로 격리시킨 것을 나타내는 개략 단면도이다.
도 14는, 접속물질과 전극을 에칭하여 전기적으로 격리시킨 후에 선택적인 패터닝과 에칭을 수행한 것을 나타내는, 도 5와 유사한 개략 단면도이다.
도 15는, 다결정성 실리콘 접속물질 위에 실리사이드화 물질을 침적한 것을 나타내는 개략 단면도이다.
도 16은, 급속 열적 어닐링을 수행하여 다결정성 실리콘 접속물질을 실리사이드로 전환시킨 것을 나타내는, 도 5와 유사한 개략 단면도이다.
도 17은, 본 발명의 방법을 수행하는 단계를 요약한 순서도이다.
도 1(종래 기술)은, 실리콘 기판(12) 위에 금속산화물 반도체(MOS) 트랜지스터 구조체를 형성함에 있어서, 공지되어 있는 몇가지 예비적 단계를 수행한 결과를 나타내고 있다. 실리콘 기판(12)의 처리에 있어서는, 하나 이상의 격리화 구역(16)으로 활성영역(14)을 구획하여 활성 영역을 격리시키는 것을 포함한다. 격리화 구역을 형성하기 위한 바람직한 구조체중 하나는 LOCOS(local-oxidation of silicon) 구조체이다.
추가적인 처리를 통해서 게이트전극 구조체(19)를 형성한다. 게이트전극 구조체(19)는 통상적으로, 실리콘 기판(12) 위에 놓인 게이트 절연층(18)을 포함한다. 게이트 절연층(18) 위에 게이트전극(20)이 놓여져 있다. 게이트전극(20)의 양쪽 측면 위에, 제1 측벽(22)과 제2 측벽(24)이 격리되어 형성되어 있다.
공지된 바대로, n+ 또는 p+ 인 불순물이 주입됨으로써, 소스 구역(26) 및 드레인 구역(28)이 형성된다. 또한, 소스구역(26)과 드레인구역(28)이 형성되기 전에또는 그 형성과 함께, 살짝 도핑된 드레인/소스(lightly doped drain/source(LDD)) 구역들(미도시)이 형성될 수도 있다. 비록 다양한 도면들이 n-채널형 소자만을 나타내고 있기는 하지만, MOS 트랜지스터 구조체(10)로서 n-채널형 또는 p-채널형의 어느 것도 가능하다.
활성영역(14)내의 구조체에 추가하여, 대표적인 상호접속 전극구조체(29)가 격리화 구역(16) 위에 형성되어 기판 위의 다른 활성영역들과 접속시킨다(미도시). 상호접속 전극구조체(29)는, 예를 들어 인접한 트랜지스터(미도시)의 게이트 구조체에 접속되고 또한 그 게이트 구조체의 일부가 될 수 있는 도전성 접속 배선 및 유사 구조를 도시하기 위한 것이다. 상호접속 전극구조체(29)는 게이트 전극구조체(19)와 유사하게 형성되며, 상호접속전극(30), 제1 측벽(31) 및 제2 측벽(33)을 포함한다.
통상적으로, 게이트 전극구조체(19)와 상호접속 전극구조체(29) 양자는 모두 전극구조체라 일컬어질 수 있다. 마찬가지로, 게이트전극(20) 및 상호접속전극(30) 양자 역시 통상적으로 전극이라 일컬어질 수 있다. 도 1 내지 3에 나타낸 전극구조체(19 및 29)는, 전극(20 및 30) 위에 있는 전극캡(32)을 포함한다. 전극캡(32)은, 산화물로 알려져 있는 이산화 실리콘 또는 질화 실리콘을 침적시키고, 포토리소그래픽 패터닝한 후 에칭함으로써 형성된다. 전극캡(32)은, 이후의 처리과정 동안, 아래에 놓인 게이트전극(20)과 상호접속전극(30)을 보호하기 위한 것이다. 비록 전극캡(32)이 바람직하긴 하지만, 특히 LOCOS 격리화된 구조체와 관련해서는, 이하 설명하듯이, 모든 경우에 전극캡을 필요로 하는 것은 아니다.
도 2에서 보면, 접속물질층(34)이 침적되어 있다. 침적된 접속물질로서는, 내열성 금속 및 귀금속으로 이루어진 군으로부터 선택된 하나 이상의 금속과 실리콘을 결합하여 형성한, 일명 실리사이드(silicide)라고 알려져 있는 내열성 금속 실리콘 화합물이 바람직하다. 본 발명에서 사용되는 실리사이드 물질로서 적당한 예는, TiSi2, TaSi2, WSi2, CoSi2, NiSi2또는 그들의 결합체를 들 수 있다. 용이한 처리를 도모하기 위해서, 접속물질(34)이 전체 웨이퍼 위에 침적된다. 그러나, 접속물질을 웨이퍼의 선택된 부분 위에만 적용하는 것도 가능하다. 접속물질(34)은, 실리콘 기판(12) 위에 있는 가장 높은 전극구조체의 높이와 적어도 동일한 두께로 침적된다. 도 2에서, 상호접속 전극구조체(29)는 가장 높은 전극구조체인 꼭대기부(35)를 포함하고 있는데, 이는 다른 어떤 구조체보다도 기판 표면으로부터 멀리 떨어져 있는 것이다. 비록 간명하게 도시하기 위한 목적에서, 참조부호가 구조체의 기판에 대한 높이 또는 구조체의 기판에 대한 상대적 위치를 나타내고 있으나, 기판 및 구조체는 작동시에 어떠한 배향이라도 취할 수 있다. LOCOS 구조체의 경우, 도시된 바와 같이, 그 두께는 소스/드레인 구역 위에 있는 게이트 절연층(18), 게이트전극(20) 및 전극캡(32)의 두께를 합한 것과 적어도 동일하다. 접속물질(34)은 모든 종류의 화학기상증착을 포함하는 공지의 방법을 이용하여 침적된다.
도 3은, 접속물질(34)을 레벨링(일명 평탄화(planing))한 후의 MOS 트랜지스터 구조체(10)를 나타내고 있다. 화학기계연마(CMP) 기법을 포함하는 적절한 평탄화 또는 에칭 공정을 이용하여 접속물질(34)을 레벨링할 수 있다. 바람직하기로는, 도 3에 나타낸 바와 같이, 실리콘 기판(12) 위에 있는 구조체 중에서 가장 높은 상호접속 전극구조체(29)의 꼭대기부(35)와 실질적으로 레벨이 맞춰질 때까지, CMP를 이용하여 접속물질(34)을 평탄화시킨다. 비록 통상적으로는 게이트 전극구조체 아니면 상호접속 전극구조체가 가장 높겠지만, 소자 설계에 따라서는, 다른 구조체가 더 높은 경우도 있을 수 있다.
MOS 트랜지스터 구조체(10)의 전기적 성능을 적정화하기 위해서, 전극(20 및 30)은 접속물질(34)과 전기적으로 격리되어 있어야 한다. 전극과 접속물질을 전기적으로 격리시키는 방법으로서 바람직한 것은, 게이트전극 또는 상호접속전극중 어느 하나의 가장 낮은 전극보다 높지 않도록, 접속물질을 에칭하는 것이다. 이러한 공정은 종종 "에치 백(etch back)"이라 일컬어진다. 에칭액을 기판 위에 사용하여 통상적으로는 모든 물질의 표면을 에칭하지만, 물질의 종류에 따라서 에칭속도를 달리한다.
접속물질(34)를 에칭하는 방법으로서 바람직한 것은, 전극캡 물질보다 접속물질에 대해서 선택도를 갖는 에칭액을, 접속물질(34)을 에치 백하기에 충분할 정도로 사용하고, 모든 게이트전극(20) 및 상호접속전극(30)에서 충분한 부분을 남기는 것이다. 바람직하기로는, 전극캡(32)의 약간만이 남게 될 정도의 레벨로 접속물질(34)을 에치 백시키게 된다. 도 4에서 도시한 LOCOS 격리화된 구조체의 경우, 전극캡(32)을 완전히 제거하지 않으면서, 실리콘 기판(12) 위에 있는 격리구역(16)의 높이와 어느 하나의 전극캡(32)의 두께의 합산치와 적어도 동일한 정도로접속물질(34)의 두께를 제거하기에 충분할 만큼의 선택도를 갖는 것이 바람직하다. 그 결과, 접속물질(34)은 게이트전극(20)의 꼭대기부보다 높지 않게 된다. 전극캡(32)의 에칭 속도에 대한 접속물질의 에칭 속도의 비율인, 선택도 비율(즉, 산화물 또는 질화 실리콘에 대한 실리사이드의 에칭속도)의 최소값은 본 실시예에서는 적어도 1이지만, 바람직하기로는 5 이상이다.
접속물질(34)을 평탄화한 후 에치 백시키게 되면, 접속물질(34)이 남아서 실질적으로 전체 웨이퍼를 덮게 된다. 그 다음에, 접속물질(34)을 선택된 영역으로부터 부분적으로 제거하여, 마치 개별적인 능동형 소자처럼, 인접한 구조체들을 전기적으로 격리시킨다. 선택된 영역으로부터 접속물질(34)을 제거하는 적절한 방법은, 공지된 바와 같이, 실리콘 기판(12)에 포토레지스트를 적용하는 것이다. 포토레지스트를 패터닝시켜서, 이후의 추가공정 후에 남겨져야 할 접속물질(34)의 영역을 보호한다. 이어서, 원치 않는 접속물질을 선택적으로 에칭하여 제거시킨다. 다음으로, 도 5 및 6에서 나타낸 바와 같이, 남아 있는 포토레지스트를 스트리핑하여 필요로 하는 부분만이 접속물질(34)로 덮여지도록 남긴다.
도 6에서 나타낸 바와 같이, 남아 있는 접속물질(34)은, 바람직하기로는 소스구역(26) 및 드레인구역(28)을 덮고, 또한 인접한 격리화 구역(16) 위에 연장됨으로써, 소스 접속구역(36)과 드레인 접속구역(38)을 형성한다. 격리화 구역(16) 위에 접속물질(34)의 일부를 보유함에 의해서, 이후의 처리단계에 있어서, 소스구역(26)과 드레인구역(28) 어느 것으로든 사용될 수 있는 보다 넓은 접속영역이 형성되는 것이다.
도 7은 완성된 소자의 단면도를 나타내고 있는데, 여기서 전기적 접속부(40)는, 불활성층(42)을 통해서, 소스 접속구역(36), 드레인 접속구역(38), 게이트전극(20) 그리고 상호접속전극(30)과 접속되어 있다.
도 8은, 접속물질을 레벨링하는 다른 방법을 나타내고 있다. 도 8에서 나타낸 단계는 상기 언급한 도 2 및 3 단계들의 중간에 수행되게 된다. 글래스층(50)을 접속물질(34) 위에 스핀 코팅한다. 글래스는 접속물질에 의해 남겨진 트로프(trough)내에 채워진다. 그 다음, 도 3에서 도시한 것과 유사하게, 글래스 및 접속물질이 가장 높은 구조체의 레벨에 근접하도록 표면을 에칭한다. 이 단계에서는, 접속물질에 대한 글래스의 에칭 비율이 가능한한 1에 가까운 에칭액이 사용되어야 한다. 접속물질에 대한 글래스의 에칭 비율이 정확하게 1이 되는 에칭액은 알려져 있지 않으므로, 이러한 대안적 방법을 사용하여 얻은 표면은, 앞에서 언급한 바와 같은 바람직한 CMP 평탄화 방법에서처럼 레벨링되어 있지 않거나 또는 균일하지 않게 된다. 즉, 그 표면은 웨이브된 형태이고 또한 평탄하지 않다. 이러한 표면이 이상적인 것은 아니지만, 본 발명의 추가적인 공정에 여전히 적당하다. 비록 매끄러운 면이 제조되지는 않으나, 본 발명의 목적을 위해서, 비록 매끄러운 면이 제조되지 않는다 하더라도, 글래스를 적용한 후, 그 글래스와 접속물질을 에칭하는 것이 평탄화 공정에서 고려된다. 이와 유사하게, 용어 "레벨(level)"은, 완전한 평면 또는 매끄러운 면을 요구하는 것은 아니며, 원하는 높이 위에 있는 접속물질을 제거하는 것을 뜻한다. 본 발명의 나머지 단계들은, 이하 언급하는 바와 같이, 도 4,5,6 및 7은 물론, 도 10,13,14,15 및 16에 나타나 있다.
비록 상기 설명이 LOCOS 격리화된 구조체에 관한 것이긴 하나, 본 발명의 방법은, 트렌치 격리화된 벌크 실리콘 소자(trench isolated bulk silicon devices), 절연체 위의 실리콘(silicon on insulator(SOI))을 이용한 메사 구조체(mesa structure) 또는 주입된 산소에 의해 분리화된 구조체(separation by implanted oxygen(SIMOX) structures)를 포함한, 다양한 격리화 구조체가 조립된 소자에서도 수행될 수 있다.
다른 격리화 구조체, 예를 들어 트렌치 격리화 또는 SOI/SIMOX 메사 소자와 같이 전극 높이의 편차가 적은 격리화 구조체의 경우, 전극캡에 대한 접속물질의 에칭 비율이, 도 1 내지 7의 제1 실시예에서보다 낮은 에칭액으로 접속물질을 에치 백함으로써 전기적으로 격리시킬 수 있다. 경우에 따라서는, 접속물질을 전극캡의 두께보다 약간 두꺼운 정도로만 에칭시킬 필요가 있다. 전극구조체의 높이의 편차가 미미한 경우에, 선택도 비율(selectivity ratio), 즉 전극캡 대 접속물질의 에칭 속도의 비율은 대략 1 또는 그 이상이 될 수 있다.
트렌치 격리화 또는 SOI/SIMOX 격리화 구조체와 같이, 전극구조체를 포함하는 다양한 구조체들이 기판 위에서 비슷한 높이를 갖도록 형성되는 경우, 전극구조체의 원래 높이의 아래로 평탄화 공정을 계속함으로써 전극과 접속물질을 상호 전기적으로 격리시킬 수 있다. 본 발명의 다른 처리 실시예는 도 9 및 10에 나타나 있다. 트렌치 격리화 구역(116)에 의해 구획된 활성영역(114)을 갖는 기판(112) 위에, MOS 트랜지스터 구조체(110)가 형성되어 있다. 도 9는 도 2와 유사한데, 침적된 접속물질(134)에 의해 덮여진 전극구조체(119)를 나타내고 있다.전극구조체(119)는, 전극(120)의 양쪽 측면 위에 있는 테이퍼화된 측벽(122 및 124)을 포함한다. 상기 테이퍼화된 측벽(122 및 124)은 기판을 향해서 두꺼워져 있다. 평탄화 공정이 계속됨에 따라, 측벽은 접속물질과 함께, 전극과 접속물질을 적절하게 전기적으로 격리시키기에 충분한 두께에 이를 때까지 평탄화된다. 따라서, 전극구조체의 높이와 동일하게 접속물질을 침적시킬 필요는 없으며, 오히려 평탄화 공정이 중단되어야 하는 바로 그 높이와 동일하게 또는 보다 더 침적시킨다. 비록 전극캡(132)이 나타나 있긴 하지만, 본 발명의 실시예의 평탄화 공정에서 전극캡(132)을 제거하고 있으므로, 그것은 본 발명에서 필수적인 것은 아니다.
도 10은 도 5와 유사한 것으로서, 접속물질을 평탄화시키고, 전극구조체(119)와 접속물질(134)의 평탄화를 계속 수행하여 접속물질(134)과 전극(120)을 전기적으로 격리시킨 다음, 남아 있는 접속물질(134)의 일부를 선택적으로 에칭하여 소스 접속구역(136)과 드레인 접속구역(138)을 형성한 것을 나타내고 있다.
도 11에서 보면, 실리콘 기판(212) 위에 있는 격리화층(216)을 갖는 SOI/SIMOX 격리화된 구조체 위에, MOS 트랜지스터 구조체가 형성되어 있다. 실리콘층을 격리화층(216) 위에 침적하고, 공지된 바와 같이, 필요로 하는 영역을 도핑시켜 형성된 활성영역(214) 내에, 소스구역(226)과 드레인구역(228)이 형성되어 있다. 본 발명의 목적을 위해서는, 통상적으로 SOI/SIMOX 격리화된 구조와 트렌치 격리화된 구조를 상호 교환적으로 사용할 수 있는데, 이는 그 전극구조체들의 높이가 대략 동일하기 때문이다. 전극캡은 가지고 있지 않으면서, 전극(220)의 양 측면 위에 측벽(222 및 224)을 갖는 전극구조체(219)가 나타나 있다. 도 11 내지 16에서, 전극(220)은 게이트전극을 나타낸다. 격리화층(216) 위에 있는 전극구조체(219)의 높이와 적어도 동일한 두께로 접속물질(234)이 침적되어 있다. 그 다음에, CMP 또는 본 명세서에서 언급된 다른 평탄화 방법을 이용하여 레벨에 이를 때까지 접속물질(234)를 평탄화시키는데, 바람직하기로는, 접속물질이 도 12에서 나타낸 바와 같이 전극구조체(219)의 꼭대기부에 이를 때 평탄화를 중단한다.
평탄화 후에, 측벽에 대한 접속물질의 에칭 비율이 적어도 1 이상인 에칭액을 이용하여, 전극(220) 및 접속물질(234)을 선택적으로 에칭하여 전기적으로 격리한다. 비록, 상기 언급한 바와 같이, 침적된 실리사이드를 접속물질(234)로 할 수 있으나, 설명의 편의상, 접속물질(234)과 전극(220) 양자 모두 다결정성 실리콘 또는 폴리실리콘으로 한다. 이하에서 언급하는 실리사이드화 공정을 수행시킨다는 전제하에서는, 상기 언급한 다른 실시예들 역시 다결정성 실리콘을 사용할 수 있다. 전극(220)과 접속물질(234)이 동일하게 폴리실리콘으로 되어 있으므로, 에칭 비율은 1이 될 것이다. 그러나, 측벽에 대한 접속물질의 에칭 비율은 1보다 커야 한다. 측벽(222 및 224)이 전기적 격리를 제공할 수 있을 정도로 접속물질(234)의 높이가 충분히 낮아질 때까지, 에칭을 계속적으로 수행하여야 한다. 도 13에서 보듯이, 측벽이 접속물질보다 높아짐으로써 접속물질들을 전기적으로 격리시킨다. 에칭 공정에 있어서, 접속물질(234)과 함께 측벽(222 및 224)도 에칭되기 때문에, 도 13에서 보듯이, 측벽(222 및 224)의 윗부분이 제거되어 있다. 대안으로서, 도 10에서 나타낸 형태와 유사하게, 측벽(222 및 224)의 두께를 접속물질(234)의 레벨로 맞춤에의해서 전기적으로 격리한다.
접속물질(234)을 평탄화시킨 후 에치 백을 수행하면, 접속물질(234)이 남게 되고, 전체 기판을 덮을 수 있게 된다. 통상적으로, 접속물질(234)을 선택된 영역에서 부분적으로 제거해야 하며, 그럼으로써 인접한 구조체들을 전기적으로 격리한다. 공지된 바대로, 포토레지스트를 실리콘 기판에 적용시키고 패터닝할 수 있다. 그 다음으로, 원치 않는 접속물질을 선택적으로 에칭하여 제거한다. 이어서, 남아 있는 포토레지스트를 스트리핑하여, 도 14에서 보듯이, 필요로 하는 부분만이 접속물질로 덮여지도록 남긴다. 바람직하기로는, 남아 있는 접속물질(234)이 소스구역(226)과 드레인구역(228)을 덮고, 또한 인접한 격리화 구역(216) 위로 연장되어, 소스 접속구역(236) 및 드레인 접속구역(238)을 형성한다. 격리화 구역(216) 위에 접속물질(234)의 일부를 보유함으로써, 보다 넓은 접속영역이 형성되어, 보다 축소된 소스/드레인이 사용가능하게 되는 한편, 전기적 접속부를 위한 적정한 영역을 제공할 수 있게 된다. 소스/드레인 구역이 축소되면 용량이 낮아지고 전류 누출이 적어진다.
접속물질이 다결정성 실리콘일 경우, 통상적으로는, 양호한 전기적 접속을 가능케 하기 위해서 추가적인 실리사이드화 공정을 필요로 한다. 도 15에서 보듯이, 접속물질(234)로 덮여져 있는 영역 위에 실리사이드화 물질층(260)을 침적한다. 통상적으로 공정의 편의를 위해서, 실리사이드화 물질을 전체 기판 위에 침적한다. 실리사이드화 물질로는, Co, Ti, Ni, W, Pt, Pd, Mo, Ta를 포함하는 내화성 금속 및 귀금속 또는 그의 결합체를 들 수 있다. 그 다음 단계는 급속 열적어닐링(rapid thermal annealing)이다. 기판은 적당한 어닐링 챔버내에서 어닐링되는데, 이 어닐링은 실리사이드화 물질과 그 아래에 놓여 있는 다결정성 실리콘 물질을 반응시켜 실리사이드층(270)을 형성시킴에에 충분한 시간과 온도 조건에서 수행된다. 온도 및 시간 조건은 당업자에게 공지되어 있다. 실리사이드화 물질이 실리콘 위에 놓여 있지 않은 부분에서는 실리사이드화가 일어나지 않는다.
실리사이드층(270)이 형성되면, 남아있는 실리사이드화 물질을 제거한다. 다결정성 실리콘인 접속물질(234) 위에 실리사이드층(270)이 남게 된다. 아래에 놓여 있는 다결정성 실리콘층 위에 실리사이드층이 결합된 결합체를 폴리사이드(polycide)라 한다. 폴리사이드는 소스 접속구역(236), 드레인 접속구역(238) 및 전극(220)을 형성한다. 비록, 전극(220)이 게이트전극으로 도시되어 있지만, 동일한 공정을 상호접속전극(미도시)에도 적용할 수 있다. 도 16은 실리사이드화 공정에서 얻은 구조체를 나타내고 있다.
본 발명의 방법의 단계들을 도 17에서 개략적으로 나타내고 있다. 첫번째 단계(310)는 적절한 트랜지스터 구조체를 갖춘 기판을 제공하는 것이다.
단계(320)는, 기판과 구조체 위에 접속물질을 침적하는 것이다. 상기 언급한 바와 같이, 접속물질로서는, 침적된 실리사이드 물질, 다결정성 실리콘(후속 실리사이드화 공정을 필요로 함) 또는 기타의 적합한 물질이 사용될 수 있다.
단계(330)는, 침적된 접속물질과 경우에 따라서는 다른 구조체를 평탄화시키는 것이다. CMP 공정을 이용하여 평탄화 공정을 수행하는 것이 바람직하지만, 글래스층을 접속물질 위에 스핀 코팅한 후, 글래스와 접속물질을 에칭하는 것 역시 본발명의 범위에 속한다.
단계(340)는, 접속물질로부터 전극들을 전기적으로 격리하는 것이다.이 단계는, 에칭에 의해 또는 계속적인 평탄화에 의해 수행될 수 있는데, 이는 전극구조체의 높이의 편차에 따라 좌우된다.
단계(350)는, 패터닝 그리고 접속물질을 제거하기 위한 최종 에칭 단계로서 인접한 구조체들 또는 활성영역들을 격리시킨다. 상기 패터닝 및 최종 에칭에 의해 소스구역 및 드레인구역 위에 접속물질이 남아서, 소스 접속구역 및 드레인 접속구역을 형성하게 된다.
본 발명의 범위를 벗어나지 않는 한, 대안적인 다른 실시예들도 적용가능하다. 도시된 실시예들로부터 분명하듯이, 평탄화 방법과 인접한 구조체들을 전기적으로 격리화하는 방법에 있어서의 각종 다양한 방법들을 이용해서, 전극캡을 갖고 있거나 또는 갖고 있지 않은(구조체의 높이의 편차에 따라 좌우됨) 다양한 전극구조체를 이용하는 다양한 기판 격리 구조체에 대해서 본 발명이 적용될 수 있다. 당업자라면, 다양하게 변형된 방법들을 본 발명의 범위내에서 도출해낼 것이다. 따라서, 이상의 개시 내용 및 그에 대한 설명들은 단지 예시를 위한 것일 뿐, 본 발명의 범위를 제한하는 것이 아님은 물론이다. 본 발명은 청구범위에 의해 정의된다.
실리콘 기판 위에 MOS 트랜지스터 구조체를 형성하기 위한 본 발명의 방법에 따르면, MOS 트랜지스터 구조체에 있어서, 격리화 구역(216) 위에 접속물질(234)의 일부를 보유함으로써, 접속영역을 보다 넓게 형성하고, 이에 따라 보다 축소된 소스/드레인이 사용될 수 있게끔 되며, 전기적 접속부를 위한 적정한 영역이 제공될 수 있다. 소자에 있어서, 소스/드레인 구역이 축소되면, 용량이 낮아지고 전류 누출이 적어진다는 장점을 발휘하게 된다.

Claims (22)

  1. a) 하나 이상의 활성영역 격리화 구역을 형성시켜 기판 위에 복수개의 활성 영역을 구획함으로써 인접한 활성영역들을 상호 격리시키는 단계;
    b) 각각의 활성영역내에 소스 및 드레인 구역을 형성하는 단계;
    c) 전극과 절연측벽을 포함하는 전극구조체를 기판 위에 형성하는 단계;
    d) 기판 및 구조체 위에 접속물질을 침적하는 단계;
    e) 평탄화시키는 단계; 및
    f) 각각의 활성영역내에서, 전극들을 침적된 접속물질로부터 전기적으로 격리시키는 단계를 포함하는, 실리콘 기판 위에 MOS 트랜지스터 구조체를 형성하는 방법.
  2. 제1항에 있어서, 측벽을 테이퍼화시켜서 꼭대기부를 더 가늘게 하고, 전기적으로 격리시키기에 충분할 만큼 측벽이 두꺼워질때까지 평탄화 공정을 계속적으로 수행하여 소스구역, 드레인구역 및 전극을 전기적으로 격리시키는 방법.
  3. 제1항에 있어서, 접속물질을 선택적으로 에칭함으로써 소스구역, 드레인구역 및 전극을 전기적으로 격리시키는 방법.
  4. 제3항에 있어서, 전기적으로 격리시키기에 충분할만큼 측벽이 두꺼워질때까지, 적어도 측벽만큼 빠르게 접속물질을 에칭하는 에칭액으로, 접속물질을 선택적으로 에칭하는 방법.
  5. 제3항에 있어서, 측벽보다 접속물질을 더 빨리 에칭하는 에칭액으로 접속물질을 에칭함으로써, 측벽 부분을 접속물질보다 높게 하여 전기적으로 격리시키는 방법.
  6. 제3항에 있어서, 상기 전극구조체는 전극 위에 전극캡을 추가로 포함하며, 접속물질이 가장 낮은 전극보다도 높지 않도록 될 때까지, 적어도 전극캡만큼 빠르게 접속물질을 에칭하는 에칭액으로, 접속물질을 선택적으로 에칭하는 방법.
  7. 제6항에 있어서, 에칭 단계에서, 전극캡에 대한 접속물질의 에칭 비율이 적어도 1인 방법.
  8. 제6항에 있어서, 격리구역을 LOCOS 격리화된 구조체에 의해 형성하는 방법.
  9. 제8항에 있어서, 에칭 단계에서, 전극캡에 대한 접속물질의 에칭 비율이 5보다 큰 방법.
  10. 제8항에 있어서, 에칭 단계에서, 전극캡에 대한 접속물질의 에칭 비율을, 어떤 전극도 완전히 에칭시키지 않으면서, 실리사이드를 포함하는 접속물질을 가장 낮은 전극캡보다 아래의 깊이로 에칭하기에 충분하도록 하는 방법.
  11. 제10항에 있어서, 폴리실리콘을 포함하는 접속물질 위에 실리사이드화 물질을 침적하고, 남아 있는 폴리실리콘의 선택된 영역을 제거하는 단계, 급속 열적 어닐링을 수행하여 폴리실리콘으로 덮여진 구역에 실리사이드를 형성시켜서, 폴리실리콘으로 덮여진 구역 위에 폴리사이드를 형성하는 단계 및 남아있는 실리사이드화 물질을 제거하는 단계를 추가로 포함하는 방법.
  12. 제1항에 있어서, 실리사이드화 물질이 적어도 하나의 내화성 금속인 방법.
  13. 제12항에 있어서, 실리사이드화 물질이, Co, Ti, Ni, W, Pt, Pd, Mo 및 Ta로 이루어진 군으로부터 선택되는 적어도 하나의 내화성 금속인 방법.
  14. 제1항에 있어서, 남아 있는 접속물질의 선택된 영역을 제거하여 각각의 활성영역에 소스/드레인 접속구역을 제공하는 방법.
  15. 제14항에 있어서, 접속물질이 폴리실리콘인 방법.
  16. 제14항에 있어서, 각각의 소스/드레인 접속구역을 인접한 격리구역 부분 위로 연장시킴으로써, 각각의 소스/드레인 접속구역의 면적을 각각의 소스/드레인 구역보다 넓도록 하여, 이후의 상호접속을 촉진하는 방법.
  17. 제1항에 있어서, 접속물질을 전체 기판 위에 적용하는 방법.
  18. 제1항에 있어서, 접속물질이 적어도 하나의 내화성 금속 실리콘 화합물인 방법.
  19. 제18항에 있어서, 접속물질은, TiSi2, TaSi2, WSi2, CoSi2및 NiSi로 이루어진 군으로부터 선택된 적어도 하나의 금속 실리콘 화합물인 방법.
  20. 제1항에 있어서, 화학기계연마에 의해 평탄화를 수행하는 방법.
  21. a) 하나 이상의 활성영역 격리화 구역을 형성시켜 기판 위에 복수개의 활성 영역을 구획함으로써 인접한 활성영역들을 상호 격리시키는 단계;
    b) 각각의 활성영역내에 소스 및 드레인 구역을 형성하는 단계;
    c) 각각의 활성영역내에 게이트전극을 포함하는 전극 그리고 상호접속전극을 기판 위에 형성하는 단계;
    d) 게이트전극을 따라서 절연측벽을 형성하는 단계;
    e) 질화 실리콘 전극캡을 전극 위에 형성하는 단계;
    f) 실리사이드를, 그 실리사이드 층을 이후에 평탄화시킬 수 있기에 충분한 두께로 전체 기판 위에 침적하는 단계;
    g) 실리사이드 층을 평탄화시키는 단계;
    h) 어떤 전극도 완전히 제거하지 않으면서, 실리사이드를 선택적으로 에칭하여 실리사이드 두께를 적어도 게이트전극의 레벨까지 감소시키는 단계;
    i) 각각의 활성영역내의 소스 및 드레인 구역, 상호접속부 및 소스 및 드레인 구역과 인접한 격리구역 부분을 포함하여, 실리사이드가 남아 있는 영역을 마스크 패턴으로 구획한 다음, 마스크되지 않은 실리사이드를 제거함으로써, 실리사이드를 소스 및 드레인 구역으로부터, 인접하는 격리구역 위로 연장하여, 이후의 전기적 접속을 위한 보다 넓은 영역을 제공하는 단계를 포함하는, 실리콘 기판 위에 MOS 트랜지스터 구조체를 형성하는 방법.
  22. a) 격리구역에 의해서, 인접한 활성영역으로부터 격리된, 기판 위의 복수개의 활성영역;
    b) 활성영역내에 있는 소스구역, 드레인구역 및 게이트전극;
    c) 소스구역 위에 있으면서 그 소스구역에 인접한 격리구역 위로 연장되어 있는 소스 실리사이드 구역; 및
    d) 드레인구역 위에 있으면서 그 드레인구역에 인접한 격리구역 위로 연장되어 있는 드레인 실리사이드 구역을 포함하고,
    e) 소스 실리사이드 구역 및 드레인 실리사이드 구역이 게이트전극 위로 연장되지 않도록 된, 실리콘 기판 위에 형성된 MOS 트랜지스터 구조체.
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