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GEBIET DER
VORLIEGENDEN ERFINDUNG
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Die
vorliegende Erfindung betrifft im Allgemeinen Techniken zum Testen
von Halbleiterbauelementen und betrifft insbesondere Techniken zum Testen
integrierter Schaltungen, die Logikschaltungsbereiche und eingebettete
Speicherbereiche mit entsprechenden Abtastketten und eingebauten
Selbsttestlogikschaltungen, die damit verbunden sind, aufweisen.
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Bei
der Herstellung von Halbleiterbausteinen mit relativ komplexen Schaltungen
repräsentiert
das Testen des Bauteils einen Teil des Herstellungsprozesses, der
häufig
in Hinblick auf die Gesamtkosten und den Aufwand, der zum Erhalten
zuverlässiger Daten
im Hinblick auf die korrekte Funktion und Zuverlässigkeit des Bauteils erforderlich
ist, unterschätzt
wird. Ein Grund für
das Nichterreichen von Leistungsspezifizierungen der integrierten
Schaltung kann in Entwurfsfehlern liegen, die durch eine Schaltungsverifizierung
auf der Grundlage von Softwaresimulation und/oder eines Prototypentests
vor der Massenproduktion der betrachteten integrierten Schaltungen
identifiziert und behoben werden können. Eine nicht korrekte Funktion
der integrierten Schaltung kann ferner durch den Herstellungsprozess
selbst hervorgerufen werden, wenn die fertiggestellte Schaltung
nicht dem verifizierten Schaltungsentwurf auf Grund von Prozessfluktuationen
in einem oder mehreren einer großen Anzahl von Prozessschritten
entspricht. Obwohl Mess- und Testverfahren an vielen Punkten im
Herstellungsablauf enthalten sind, ist es dennoch äußerst wichtig,
die korrekte Funktion der fertiggestellten Halbleiterbauelements zu
verifizieren, da einer allgemeinen Faustregel nach die durch defekte
Chips hervorgerufenen Kosten in jeder Montagestufe um ungefähr eine
Größenordnung
anwachsen. Beispielsweise sind die durch eine defekte Schaltungsplatine
mit einem fehlerhaften Chip hervorgerufenen Kosten typischerweise
deutlich höher
als das Erkennen eines defekten Chips vor dem Ausliefern des Chips
und der Montage der Schaltungsplatine. Das gleiche gilt für ein System, wenn
dessen Fehlfunktion durch eine oder mehrere fehlerhafte Schaltungsplatinen
hervorgerufen wird, da eine Standzeit eines industriellen Systems
zu durchschnittlichen Kosten von ungefähr mehreren 100 Dollar pro
Minute führen
kann im Vergleich zu einem Preis von wenigen Dollar für einen
integrierten Schaltungschip, der den Fehler hervorgerufen hat.
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Somit
gibt es ein großes
Interesse bei der Entwicklung von Testverfahren, um möglichst
viele Defekte in fertiggestellten integrierten Schaltungen zu erkennen,
ohne dadurch über
Gebühr
die Gesamtherstellungskosten zu erhöhen. Insbesondere mit der Nachfrage
für eine
höhere
Anzahl an Schaltungselementen und geringen Kosten der Schaltungen
gibt es eine Bestrebung, mehrere unterschiedliche Schaltungsbereiche
in einen einzelnen Chip zu integrieren, um damit ein komplettes
System auf einem Chip (SOC) bereitzustellen. Ein Halbleiterbauelement
mit diversen funktionellen Blöcken
kann typischerweise zusätzlich
zu einem oder mehreren Logikblöcken
einen oder mehrere eingebettete Speicherbereiche aufweisen, wie
sie beispielsweise als chipinterner Arbeitsspeicher für CPU's oder als Puffer
für Datenpakete
verwendet werden, die zwischen unterschiedlichen Taktsignalbereichen
ausgetauscht werden.
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Wie
zuvor erläutert
ist, zwingen ökonomische
Rahmenbedingungen Halbleiterhersteller nicht nur zur Minimierung
der Fehlerrate des gesamten Herstellungsprozesses, sondern auch
zum Bereitstellen in Verbindung mit einer reduzierten Fehlerrate einer
hohen Fehlerursachenabdeckung, um die Auslieferung fehlerhafter
Chips bei vernünftigen
Kosten für
angemessene Testverfahren und Techniken zu reduzieren. Für moderat
komplexe integrierte Schaltungen ist es ein standardmäßiges Verfahren,
den grundlegenden Entwurf der Schaltung zu entwickeln, wobei eine
Reihe von Rahmenbedingungen in Betracht gezogen werden, die durch
wirksame Testverfahren vorgegeben sind. Ferner werden typischerweise
zusätzliche
Hardwarekomponenten auf dem Chip vorgesehen, die die Erkennung fehlerhafter Schaltungskomponenten
für viele
Betriebsbedingungen ermöglichen,
wobei die zusätzlichen
Hardwarekomponenten in Verbindung mit Entwurfseigenheiten der grundlegenden
Schaltung und anspruchsvollen Testverfahren und Testmustern im Wesentlichen
die Fehlerursachenabdeckung des Testverfahrens bestimmen.
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In
vielen Schaltungsentwürfen
wird der funktionale Logikbereiche durch sogenannte Abtast- bzw. Scannketten
getestet, die eine Kette bzw. Reihe aus Flip-Flops repräsentieren,
die mit einem speziellen Bereich der funktionalen Logik so verbunden
sind, dass die funktionale Logik oder ein spezifizierter Bereich
davon mit einem gewünschten
Zustand initialisiert werden kann, der zuvor in die Abtastkette
eingegeben wurde. Durch Bereitstellen eines oder mehrerer Taktsignale
für die
funktionale Logik kann sodann der Zustand der Logik, d. h. der Zustand
jedes Logikgatters, das mit einem zugeordneten Flip-Flop der Abtastkette
verbunden ist, in der Abtastkette gespeichert und durch das Zuführen entsprechender
Schiebetaktsignale zu der Abtastkette aus dieser herausgeschoben
werden. Abhängig
von dem Bitmuster oder dem Eingangsvektor, der in die Abtastkette
zum Initialisieren der funktionalen Logik eingegeben wird, können sodann
entsprechende fehlerhafte Logikgatter identifiziert werden. Die
Fehlerursachenabdeckung, d. h. das Potential zum Identifizieren
eines Fehlers innerhalb der funktionalen Logik hängt wesentlich von dem Entwurf,
der Auswahl und der Anzahl geeigneter Abtastketten und geeigneter
Eingabevektoren ab. Im Prinzip können
derartige Abtasttestverfahren auch so modifiziert werden, dass das Testen
von Speicherbereichen darin enthalten ist, wobei jedoch lediglich
für kleine
Speicher geeignete Abtasttestmuster, d. h. die Anzahl und die Größe geeigneter
Eingangsvektoren, eine entsprechende Größe aufweisen, die das Testen
von Speicherbereichen innerhalb akzeptabler Zeitdauern ermöglicht.
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Aus
diesem Grunde wird häufig
eine sogenannte eingebaute Speicherselbsttestlogik (MBIST) als eine
zusätzliche
Hardwarekomponente innerhalb eines Chips vorgesehen, um damit eine
Speichertestprozedur einzurichten, die weniger Taktzyklen erfordert
und das Testen wichtiger erweiterter Fehlermodelle unterstützt, die
speziell für
die Speicher gedacht sind. Mit Bezug zu den 1a und 1b werden der
Aufbau und die Testverfahren für
ein repräsentatives
konventionelles Halbleiterbauteil mit funktionaler Logik und einem
Speicherbereich detaillierter beschrieben, um die damit in Beziehung
stehenden Probleme deutlicher darzustellen.
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1a zeigt schematisch ein
Schaltbild eines Halbleiterbauelements 100 mit einer funktionalen Logikschaltung 110,
die mit einem Speicherbereich 120 über Schreibleitungen, Leseleitungen
und Steuerleitungen, die gemeinsam als Leitungen 121 bezeichnet
sind, verbunden ist. Das Bauelement 100 umfasst ferner
eine Abtastkette 140, die mit der Logikschaltung 110 verbunden
ist, wobei, wie zuvor erläutert
ist, die Abtastkette 140 mehrere Flip-Flops enthält, die
mit der Logikschaltung 110 so verbunden sind, dass zugeordnete
Logikgatter durch die Abtastkette initialisiert werden können und
sich ergebende Zustände
der zugeordneten Logikgatter können
dann nach einem oder mehreren Taktzyklen zum Betreiben der Logik 110 in
der Abtastkette 140 gespeichert und von dieser an einem
Ausgang 141 ausgelesen werden. Das Bauelement 100 umfasst
ferner eine MBIST-Logik 130 mit beispielsweise einer finiten
Zustandsmaschine 131 zum Implementieren eines gewünschten
Algorithmus zum Testen des Speicherbereichs 120. Die MBIST-Logik 130 umfasst
ferner alle Komponenten, die zum Abkoppeln des Speicherbereichs 120 von
der funktionalen Logik 110 erforderlich sind, um damit
den Betrieb des Speicherbereichs 120 vollständig unter
der Steuerung der MBIST-Logik 130 zu ermöglichen,
wenn die Logik 130 im Speichertestmodus betrieben wird.
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Wenn
andererseits die MBIST-Logik 130 nicht aktiviert ist, so
ist diese „durchsichtig" für die Leitungen 121,
um damit eine korrekte Funktion der Logikschaltung 110 in
Kombination mit dem Speicherbereich 120 zu ermöglichen.
Die MBIST-Logik 130 umfasst einen ersten Steuereingang 132,
der auch als MBIST-Start bezeichnet ist, und einen zweiten Steuereingang 133,
der in der Zeichnung auch aus MBIST-Freigabe bezeichnet ist. Ferner
sind ein erster Ausgang 134, der in der Zeichnung auch
als MBIST-Gut und ein zweiter Ausgang 135, der als MBIST-Fertig
bezeichnet ist, in der MBIST-Logik 130 vorgesehen. Es sollte
beachtet werden, dass der Einfachheit halber weitere zusätzliche
Eingänge
oder Ausgänge
der Logik 130, etwa Takteingänge, Reset-Eingänge
und andere Steuerleitungen nicht gezeigt sind.
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Wenn
das Bauelement 100 in einem Speichertestmodus betrieben
wird, wird die MBIST-Logik 130 aktiviert,
indem ein entsprechendes Signal an den Eingang 133 (MBIST-Freigabe) zugeführt wird, um
damit den Speicherbereich 120 von der umgebenden Logikschaltung 110 abzukoppeln.
Durch Zuleiten eines entsprechenden Signals an den Eingang 132 (MBIST-Start),
wird der Schaltungsbereich 130 gestartet, um Adressenwerte
zu erzeugen und Daten in den Speicherbereich 120 zu schreiben.
Die Schaltung 130 kann ferner einen Komparator aufweisen, der
so gestaltet ist, um zu prüfen,
ob die in den Speicher 120 geschriebenen Daten in korrekter
Weise wieder aus den Speicher ausgelesen werden und der einen entsprechenden
Wert an dem Ausgang 134 (MBIST-Gut) bereitstellt. Beispielsweise
kann der Wert des Ausgangs 134 bei logisch „1" bleiben, solange
beim Schreiben von Daten in den Speicher 120 und beim Auslesen
der Daten kein Fehler auftritt, während der Ausgang 134 auf
eine logische „0" zurückgesetzt
wird, wenn ein Fehler erkannt wird. Nachdem der Test des Speichers 120 abgeschlossen ist,
kann ein entsprechendes Signal an dem Ausgang 135 (MBIST-Fertig)
bereitgestellt werden, beispielsweise kann der Ausgang 135 von
logisch „0" auf logisch „1" umgeschaltet werden,
wenn der Test beendet ist.
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Wie
zuvor erläutert
ist, ermöglicht
das Einbauen der MBIST-Logik 130 ein effizienteres Testen des
Speichers 120 im Vergleich zum Testen des Bauelements 100 durch Modifizieren
der Abtastkette 140 und der erforderlichen Abtastmuster.
Nach einem erfolgreichen Speichertest kann dann die Logik 110 durch
Initialisieren der Logik 110 mit einem entsprechenden Eingangsvektor
getestet werden, der in die Abtastkette 140 über den
Eingang 142 eingegeben wird, indem die Logik 110 in
Gang gesetzt wird, d.h. indem die Logik 110 durch Zuleiten
entsprechender Abtasttaktsignale zu der Logik 110 abgetastet
wird, und indem der Zustand der Abtastkette nach einer vordefinierten
Anzahl an Abtasttaktsignalen ausgelesen wird, indem die Zustände der
Abtast-Flip-Flops entsprechend herausgeschoben werden, während der
Betrieb der Logik 110, d.h. die Abtasttaktsignale unterbrochen
werden. Auf der Grundlage des Ausgangsvektors, der sequenziell an
dem Ausgang 141 erhalten wird, kann die Funktion der Logik 110 zu
einem Maße
verifiziert werden, das durch den Abtasttestalgorithmus und die
Konfiguration der Abtastkette 140 bestimmt ist. Auf Grund
der Bauweise des Bauteils 100 müssen der Abtasttest und der
Speichertest nacheinander ausgeführt
werden, wodurch relativ viel Testzeit erforderlich ist. Ferner ist
der Abtasttest des Bauelements 100 nicht unabhängig von
dem Speichertest, da ohne eine intensive Verifizierung der korrekten
Funktion des Speichers 120 ein durch den Abtasttest erkannter
Fehler nicht eindeutig einer fehlerhaften Komponente in Logikschaltung 110 zugewiesen
werden kann. Ferner können
der Schaltungsbereich 131, der die MBIST-Logik 130 steuert,
und vorzugsweise alle anderen Flip-Flops der MBIST-Logik 130 in
der Abtastkette 140 enthalten sein, um damit die korrekte
Funktion der Logik 130 während des Speichertests sicherzustellen.
Das bloße
Bereitstellen zusätzlicher
Abtast-Flip-Flops für
die MBIST-Logik 130 und
das Einbauen dieser zusätzlichen
Abtast-Flip-Flops in die Abtastkette 140 kann jedoch die Situation
während
des Testens des Bauelements 100 deutlich verkomplizieren,
da der Abtasttest und der Speichertest voneinander abhängig sind.
Daher kann es vorteilhaft sein, weitere Schaltungen hinzuzufügen, um
einen Bypass für
den Speicherbereich 120 während des Abtastens der Logik 110 und
der MBIST-Logik 130 zu bilden.
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1b zeigt schematisch ein
Schaltbild, das im Prinzip das Halbleiterbauelement 100 mit
einer Bypass-Logik 150 darstellt, die eine erhöhte Flexibilität beim Ausführen von
Abtasttests und Speichertests bietet. Die Bypass-Logik 150 kann
eine Funktion bereitstellen, die Werte von Adress-, Schreib- und Steuerleitungen
Werten der Leseleitungen des Speicherbereichs 120 zuordnet.
Vorteilhafterweise unterstützt
die eingerichtete Funktion die Fehlerausbreitung und ermöglicht das
Erzeugen aller möglichen
Ausgangswerte, so dass beliebige Logik-Komponenten zwischen den
Eingängen
und Ausgängen des
Speicherbereichs 120 sowie die benachbarten Abtast- Flip-Flops in einfacher
Weise getestet werden können.
In anderen Lösungen
wurde vorgeschlagen, den Speicherbereich zu emulieren oder diesen
mit abtastfähigen
Registern zu umgeben, um damit eine erhöhte Flexibilität beim Abtasten
der Logik 110 und beim Testen des Speicherbereichs 120 bereitzustellen.
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Während des
Abtasttest muss die MBIST-Logik 130 deaktiviert werden,
so dass die MBIST-Logik 130 „durchsichtig" ist, während die
Bypass-Logik 150 für
die korrekte Funktion der Logik 110 sorgt, wodurch der
Betrieb des Speicherbereichs 120 nicht erforderlich ist.
Somit beeinflussen fehlerhafte Speicherzellen nicht das Ergebnis
des Abtasttests. Wenn andererseits ein Speichertest läuft, d.
h., wenn die MBIST-Logik 130 aktiv ist, muss ein Abtasttest
deaktiviert sein, um die Bypass-Logik 150 „durchsichtig" zu machen, so dass
ein ungestörter Testablauf
der Speicherzellen in dem Speichebereich 120 möglicht ist.
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Obwohl
also die mit Bezug zu 1b beschriebenen
Lösungen
eine erhöhte
Flexibilität
beim Durchführen
von Abtasttestläufen
und Speichertestläufen
im Vergleich zu dem grundlegenden Schaltungsentwurf, der in 1a gezeigt ist, bieten,
muss dennoch großer
Aufwand beim Durchführen
zuverlässiger
Testprozeduren betrieben werden, da die Abtasttestdurchläufe separat
zu den Speichertestdurchläufen
auszuführen
sind. Ferner ist die mit Bezug zu den 1a und 1b beschriebene konventionelle
Technik nicht sehr effizient während
Belastungstestdurchgängen,
in denen eine hohe Schaltungsaktivität in der kombinatorischen Logik
erforderlich ist, d.h. in dem Logikschaltungsbereich 110,
während
Testdaten in den Speicher geschrieben und aus diesem ausgelesen
werden, um eine korrekte Funktion des Speichers während spezifizierter
Belastungsbedingungen zu verifizieren.
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Angesichts
der zuvor erkannten Probleme besteht ein Bedarf für eine verbesserte
Technik, die ein effizienteres Testen von Halbleiterbauelementen ermöglicht,
während
der Aufwand für
zusätzliche Hardware-
und Softwarekomponenten, die zum Ausführen von Testprozeduren erforderlich
sind, gering bleibt.
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ÜBERBLICK ÜBER DIE
ERFINDUNG
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die ein gleichzeitiges Durchführen
eines Abtasttests eines Logikschaltungsbereichs und eines Speichertests
eines eingebetteten Speichers ermöglicht, wobei im Vergleich
zu einem konventionellen Halbleiterbauteil zusätzliche Eingangsleitungen und
Ausgangsleitungen für
testspezifische Hardwarekomponenten auf dem Chip vermieden werden.
Dazu beruht die vorliegende Erfindung auf dem Konzept, dass mindestens
ein Abtast-Flip-Flop ausgewählt
wird zum Steuern beispielsweise des Startens und Stoppens einer MBIST-Logik, wenn die Schaltung
sich im Abtasttestmodus befindet. Somit kann die zum Testen einer spezifizierten
Schaltung erforderliche Zeit deutlich reduziert werden, wobei vorteilhafterweise
die erhöhte Schaltungsaktivität während des
Abtasttestmodus eine hohe Effizienz während Belastungstestdurchläufen bietet,
da Testdaten in jede Speicherzelle geschrieben und aus dieser ausgelesen
werden, während
die hohe Schaltungsaktivität
in dem kombinatorischen Logikbereich der Schaltung dennoch andauert.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement einen
Speicherbereich und eine eingebaute Speicherselbsttest (MBIST)-Logik,
die mit dem Speicherbereich verbunden ist, wobei die MBIST-Logik
einen Steuereingang zum Steuern eines Speicherselbsttestmodus aufweist.
Des weiteren umfasst das Halbleiterbauelement einen Logikschaltungsbereich
und eine Abtastkette, die mit dem Logikschaltungsbereich verbunden
ist, wobei die Abtastkette mehrere sequenziell angeordnete Flip-Flops,
einen Abtasteingang und einen Abtastausgang aufweist. Ferner ist
ein Ausgang mindestens eines der mehreren Flip-Flops so angeschlossen, um den Steuereingang
der MBIST-Logik zu setzen.
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Gemäß einer
weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Schieben eines
Eingangsvektors in eine Abtastkette, die mit einem Logikschaltungsbereich
verbunden ist, wobei der Eingangsvektor mindestens ein Steuerbit
für ein
zugeordnetes Flip-Flop der Abtastkette aufweist. Ferner wird das
Steuern eines eingebauten Speicherselbsttests (MBIST) einer MBIST-Logik,
die mit einem Speicherbereich verbunden ist, auf der Grundlage des
mindestens einen Steuerbits gesteuert.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird; es zeigen:
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1a und 1b schematisch
Schaltbilder von Halbleiterbauelementen, mit einer konventionellen
Schaltung für
einen Abtasttestmodus und einen Speichertestmodus;
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2a schematisch
ein Halbleiterbauelement mit einer Abtastkette und einer MBIST-Logik, die gleichzeitig
gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung betrieben werden können;
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2b und 2c schematisch
Schaltbilder, die ein Halbleiterbauelement mit zusätzlichen Flip-Flops
zeigen, um zwei oder mehrere Steuereingänge einer MBIST-Logik zu steuern,
und ein Halbleiterbauelement mit mehreren MBIST-Logikschaltungen,
die mit einer einzelnen Abtastkette verknüpft sind; und
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3 schematisch
ein Halbleiterbauelement mit einem eingebetteten Speicherbereich
und einer Abtastbypasslogik zum gleichzeitigen Ausführen eines
Abtasttests und eines Speichertests gemäß weiterer anschaulicher Ausführungsformen
der vorliegenden Erfindung.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen Ausführungsformen
stellen lediglich beispielhaft die diversen Aspekte der vorliegenden
Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Die
vorliegende Erfindung beruht auf dem Konzept, dass ein Abtasttest
für eine
kombinatorische Logik und ein Speicherselbsttest gleichzeitig während der
Abtastphase ausgeführt
werden können,
wobei die MBIST-Logik, die den Speichertest verwaltet, durch den
Zustand eines zugeordneten Flip-Flops innerhalb der Abtastkette
der kombinatorischen Logik gesteuert werden kann. Beispielsweise sind
für einen
gegebenen Entwurf eines Halbleiterbauelements mit Abtast-Flip-Flops
und einer MBIST-Logik
lediglich minimale Änderungen
des Entwurfs erforderlich, um die Möglichkeit eines gleichzeitigen
Abtasttests und Speichertests mit der Möglichkeit der Steuerbarkeit
des Speichertests ohne die Erfordernis zusätzlicher Eingangsleitungen und
Ausgangsleitungen bereitzustellen. Folglich können gut etablierte ATPG-(automatische
Testmustererzeugungs-) Hilfsmittel weiterhin vorteilhaft verwendet
werden, um geeignete Abtasttestmuster zu erzeugen, wodurch ein hohes
Maß an
Kompatibilität mit
konventionellen Lösungen
erreicht wird. Mit Bezug zu den 2a, b,
c und 3 werden nunmehr weitere anschauliche Ausführungsformen
der vorliegenden Erfindung detaillierter beschrieben.
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2a zeigt
schematisch ein Schaltbild, das ein Halbleiterbauelement 200 entsprechend
anschaulicher Ausführungsformen
der vorliegenden Erfindung darstellt. Das Halbleiterbauelement 200 umfasst
einen Speicherbereich 220, der mit einer MBIST-Logik 230 verbunden
ist, die wiederum mindestens einen Steuereingang 238 enthält, der
in der gezeigten Ausführungsform
als ein Start-Eingang (MBIST-Start) vorgesehen und so ausgebildet
ist, um die MBIST-Logik 230 zu starten und damit den Speicherselbsttestmodus
zu aktivieren. Wie zuvor erläutert
ist, kann es vorteilhaft sein, Abtast-Flip-Flops für die MBIST-Logik 230 vorzusehen
und daher ist in einigen Ausführungsformen
eine Abtastkette 243, die mit der MBIST-Logik 230 verbunden
ist, enthalten, um die Möglichkeit
zu bieten, die MBIST-Logik 230 in den Abtasttest mit einzubeziehen.
Das Bauelement 200 umfasst ferner einen Logikschaltungsbereich 210,
der mit einer Abtastkette 240 verbunden ist, die einen
Abtasteingang 242 und einen Abtastausgang 241 aufweist.
Die Abtastkette 240 umfasst ferner mindestens ein Abtast-Flip-Flop 245,
dessen Ausgang 245a so angeschlossen ist, um das Steuern
des mindestens einen Steuereingangs 238 der MBIST-Logik 230 auf
der Grundlage des Zustands des Ausgangs 245a zu ermöglichen.
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In
der speziellen Ausführungsform,
die in 2 dargestellt ist, ist das
Flip-Flop 245 als ein separates Flip-Flop vorgesehen, das
nicht mit dem Logik-Schaltungsbereich 210 verbunden ist,
um damit zu gewährleisten,
dass der Ausgangszustand des Flip-Flops 245 ausgewählt und
beibehalten werden kann, ohne von dem Zustand des Logikschaltungsbereichs 210 beeinflusst
zu werden. In anderen Ausführungsformen
wird es als geeignet erachtet, ein oder mehrere Flip-Flops der Abtastkette 240 auszuwählen, die
mit dem Logikschaltungsbereich 210 verbunden sind, und
eine entsprechende Verbindung zu dem einzelnen oder den mehreren
ausgewählten Flip-Flops
herzustellen – möglicherweise über zusätzliche
Logikgatterkomponenten –,
um die Steuerung des Steuereingangs 238 zu ermöglichen.
Somit kann in einer derartigen Konfiguration das Flip-Flop 245 weggelassen
werden. Es sollte jedoch beachtet werden, dass in diesen Falle die
Steuerbarkeit des Steuereingangs 238 von dem Logikschaltungsbereich 210 abhängt, da
die Flip-Flops der Abtastkette 240 den Zustand der entsprechenden
Logik-Komponenten
speichern, die mit den Abtast-Flip-Flops verknüpft sind, so dass die Steuerung
der MBIST-Logik 230, beispielsweise das Starten und Stoppen,
von der Logik 210 beeinflusst wird, wodurch es erforderlich
ist, dass dieser Effekt berücksichtigt
wird, wenn geeignete Abtasttestmuster entworfen werden.
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In
einer speziellen Ausführungsform
ist, wie gezeigt, das Flip-Flop 245 vor den restlichen
Abtast-Flip-Flops, die mit der Logik 210 verbunden sind, vorgesehen,
wohingegen in anderen Ausführungsformen
das Flip-Flop 245 innerhalb der Abtastkette 240 so
angeordnet sein kann, dass ein oder mehrere andere Flip-Flops vorgeschaltet
sind, die mit der Logik 210 verbunden sind.
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Das
Halbleiterbauelement 200 umfasst ferner eine Eingangsleitung 236,
die auch als Schiebefreigabeleitung bezeichnet ist, die im gesetzten
Zustand das Halbleiterbauelement 200 zum Schieben einer
Reihe spezifizierter Bits, d. h. eines Eingangsvektors, in die Abtastkette 240 und,
falls diese vorgesehen ist, in die Abtastkette 243 vorbereitet.
Eine weitere Eingangsleitung 232, die auch als EX-MBIT-Start bezeichnet
ist, ist vorgesehen und ist mit dem Steuereingang 238 über einen
ersten Multiplexer 260 verbunden. Eine Eingangsleitung 246,
die auch als Abtastfreigabe bezeichnet ist, ist mit einem Steuereingang
des Multiplexer 260 verbunden. Des weiteren ist eine Eingangsleitung 233,
die auch aus MBIST-Freigabe gekennzeichnet ist, mit einem Steuereingang
eines zweiten Multiplexers 261 verbunden, wovon ein erster
Eingang mit einem Ausgang der Abtastkette 243 verbunden
ist. Ferner ist ein erstes Logikgatter 270 mit einem Eingang
mit dem Ausgang 245a des Flip-Flops 245 und mit
einem zweiten Eingang mit einem Inverter 270a verbunden,
der wiederum mit dem Schiebefreigabeeingang 236 verbunden
ist. Das erste Logikgatter 270 ist als ein UND-Gatter vorgesehen,
um eine logische „1" dem ersten Multiplexer 260 zuzuleiten,
wenn das Flip-Flop 245 gesetzt ist und der Schiebefreigabeeingang 236 eine
logische „0" aufweist.
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Das
Halbleiterbauelement 200 umfasst ferner ein zweites Logikgatter 271,
das in der vorliegenden Ausführungsform
als ein exklusives ODER-Gatter mit einem Inverter 271 ausgebildet
ist, der mit einem Ausgang 234, der auch als MBIST-Gut
bezeichnet ist, der MBIST-Logik 230 verbunden ist. Ein
weiterer Eingang des zweiten Logikgatters 271 ist mit einem
Ausgang 241 der Abtastkette 240 verbunden. Ein
Ausgang des zweiten Logikgatters 271 ist mit dem zweiten
Multiplexer 261 verbunden, dessen anderer Eingang mit dem
Abtastausgang 247 der MBIST-Abtastkette 243 verbunden
ist.
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Während des
Betriebs des Bauelements 200 in dem Abtasttest, ist der
Abtastfreigabeeingang 246 hochpeglig gesetzt, um die gesamte
Abtastlogik in dem Bauelement 200 zu aktivieren. Ferner
wird die Schiebefreigabeeingangsleitung 236 gesetzt, um
die Abtastkette 240 und die MBIST-Abtastkette 243 für das Eingeben
eines geeigneten Eingangsvektors, d. h. eines geeigneten Bitmusters,
das zum Initiieren des Logikschaltungsbereichs 210 und
falls gewünscht
der MBIST-Logik 230 während
eines Abtasttests, erforderlich ist, vorzubereiten. Erfindungsgemäß enthält der Eingangsvektor
mindestens ein spezielles Steuerbit, um den Ausgang 245a des Flip-Flops 245 zu
setzen oder zurückzusetzen.
In einer speziellen Ausführungsform
ist das Flip-Flop 245 vor den weiteren Flip-Flops der Abtastkette 240 angeordnet,
die mit der Logikschaltung 210 verbunden sind. Abhängig von
den Entwurfseigenheiten kann es in anderen Ausführungsformen geeignet sein,
das Flip-Flop 245 an einer beliebigen Stelle, die im Hinblick
auf eine Entwurfsmodifizierung, auf die Chipplatzausnutzung, etc.
vorteilhaft ist, anzuordnen. Wie zuvor erläutert ist, kann in einigen
Ausführungsformen
das Flip-Flop 245 auch mit einer zugeordneten Komponente
der Logikschaltung 210 verbunden sein, d.h. das Flip-Flop
kann auch als ein Abtast-Flip-Flop dienen, das den Zustand einer
Komponente der Logik 210, die mit dem Flip-Flop verbunden ist,
speichert. In diesem Falle müssen
der ausgewählte
Abtasttestalgorithmus und die Eingangsvektoren entsprechend an die Änderungen
im Ausgang 245a, die durch eine Zustandsänderung
der zugeordneten Komponente der Schaltung 210 hervorgerufen werden,
angepasst werden. Beispielsweise kann während einer Abtasttestsequenz,
während
welcher keine Änderung
der mit dem Flip-Flop 245 verbundenen Logikkomponente erwartet
wird, der Ausgang 245a in wirksamer Weise die MBIST-Logik 230 steuern.
In ähnlicher
Weise können
mehrere Flip-Flops der Abtastkette 240 mit dem Steuereingang 238 entsprechend
einer gewünschten
Logikfunktion, beispielsweise entsprechend einer UND-Funktion, verbunden
sein, um die Logik 230 auf der Grundlage eines Bit-Musters
der Flip-Flops, die mit der Logik 210 und dem Eingang 238 verbunden
sind, zu steuern. Auf diese Weise kann eine Änderung eines einzelnen Flip-Flops
auftreten und muss unter Umständen
nicht den Zustand des Steuereingangs beeinflussen, solange nicht
das Bit-Muster als ganzes nach dem Durchlaufen der verdrahteten
Logikfunktion geändert wird.
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Im
Folgenden wird jedoch angenommen, dass das Flip-Flop 24 unabhängig von
der Logik 210 betrieben wird.
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Nach
dem Setzen der Schiebefreigabeeingangsleitung 236 stellt
das erste Logikgatter 270 sicher, dass unabhängig vom
Zustand des Ausgangs 245a eine logische „0" dem ersten Multiplexer 260 zugeleitet
wird, während
sich die Abtastfreigabeeingangsleitung 246 noch in einem
logischen Hoch-Zustand befindet, wodurch der Steuereingang 238 zurückgesetzt
wird, was in dem vorliegenden Beispiel zu einem Anhalten der MBIST-Logik 230 führt. Danach
wird eine geeignete Anzahl an Schiebetaktsignalen (nicht gezeigt)
der Abtastkette 240 und möglicherweise der MBIST-Abtastkette 243 zugeleitet,
um damit den vorgewählten
Eingangsvektor einschließlich
des Steuerbits für
das Flip-Flop 245 einzuspeisen.
Nachdem der Eingangsvektor in die Abtastkette 240, 243 eingegeben
ist, kann der Abtastmodus aktiviert werden, indem die Abtastfreigabeeingangsleitung 246 gesetzt
und der Schiebefreigabeeingang 236 deaktiviert wird. Abhängig von
dem Wert des in dem Ausgang 245a gespeicherten Steuerbits
bleibt die MBIST-Logik 230 inaktiv, wenn eine logische „0" an dem Ausgang 245a anliegt,
oder die MBIST-Logik 230 wird aktiviert, wenn das Flip-Flop 245 eine
logische „1" speichert. Folglich
kann während
des Abtastmodus das Flip-Flop 245 die MBIST-Logik 230 steuern.
Wenn die MBIST-Logik 230 aktiviert ist, kann ein Speichertest
durchgeführt
werden, wie dies zuvor beschrieben ist, während gleichzeitig der Logikschaltungsbereich 210 entsprechend
den Abtasttaktsignalen (nicht gezeigt) betrieben werden kann, um
entsprechende Zustände
der Logik 210 in der Abtastkette 240 zu speichern.
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Wenn
der Abtasttest und der Speicherselbsttest freigegeben sind und der
Speicherselbsttest durch den Zustand des Flip-Flops 245 aktiviert
ist, kann ein entsprechendes Ausgangssignal an dem Ausgang MBIST-Gut 234 das
Auftreten einer fehlerhaften Speicherzelle anzeigen. Beispielweise
bleibt der MBIST-Gut-Ausgang 234 auf einer logischen „1", solange kein Fehler
erkannt wird, und wird auf eine logische „0" bei der Erfassung einer fehlerhaften Speicherzelle
gesetzt. In diesem Falle modifiziert das zweite Logikgatter 271,
d. h. das exklusive ODER-Gatter, Werte, die an dem Ausgang 241 während des
Sammelns von Werten von dem Schaltungsbereich 210 in der
Abtastlinie 240 und während des
Herausschiebens der Zustände
der Abtastkette 240 bereitgestellt werden. Somit werden
alle Bits, die von der Abtastkette 240 während des
Betriebs, beispielsweise einer Schiebeoperation, während welcher
die MBIST-Logik durch den Schiebefreigabeeingang 236 gestoppt
wird, oder während
eines Speichervorgangs der Abtastkette 240, invertiert
und repräsentiert
daher eine Anzeige für
einen Fehler in dem Speicherbereich 220. Wenn der Startpunkt
des Speicherselbsttests und der in der MBIST-Logik 230 implementierte
Algorithmus bekannt sind, kann die Speicherzelle, die den ersten
Fehler erzeugt, d. h. die die Inversion der Bitsequenz hervorruft,
die von der Abtastkette 240 geliefert wird, bestimmt werden.
Zusätzlich
kann ein einzelner Abtasttestdurchlauf oder ein einzelner MBIST-Durchlauf
ausgeführt
werden, um die Fehlerdiagnose, die durch die Modifizierung des Ausgangssignals
der Abtastkette 240 während des
gleichzeitigen Betriebs des Abtasttests und des Speicherselbsttests
angezeigt wurde, zu bestätigen. Es
sollte beachtet werden, dass selbst, wenn die Fehlerdiagnose, die
durch das Modifizieren des Ausgangssignals der Abtastkette 240 geliefert
wird, nicht so betrachtet wird, dass diese eine 100%ige Erkennung
von Fehlern in der Logik 210- eine 100%ige Fehlererkennung
ist im Prinzip mittels der Abtastkette 240 erreichbar – und in
dem Speicherbereich 220 ermöglicht, so wird zumindest ein
sehr deutlicher Hinweis erhalten, um Fehler in der Logik 210 und
in dem Speicherbereich 220 zu orten, wodurch deutlich Testzeit
eingespart wird im Vergleich zu einer konventionellen Lösung, in
der ein aufeinanderfolgender Betrieb des Abtasttests und des Speichertests
erforderlich ist.
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Wenn
der Abtastmodus durch Zurücksetzen des
Abtastfreigabeeingangs 246 deaktiviert ist, kann die MBIST-Logik 230 durch
den EX-MBIST-Start-Eingang 232 aktiviert werden, da der
erste Multiplexer 260 den Eingang 232 mit dem
Steuereingang 238 verbindet. Ein entsprechender Fehler
in dem Speicherbereich 220 kann dann an dem Ausgang des
zweiten Multiplexers 261 erfasst werden, da das exklusive
ODER-Gatter 271 in diesem Falle seinen Ausgangszustand ändert.
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In
einem weiteren Betriebsmodus wird der Abtasttest freigegeben und
die MBIST -Logik 230 wird deaktiviert, beispielsweise durch
geeignetes Setzen des Flip-Flops 245, so dass die MBIST-Abtastkette 243 mit
der Abtastkette 240 verbunden ist, wodurch das Testen der
MBIST-Logik 230 möglich ist,
wobei entsprechende Eingangsvektoren und Abtastalgorithmen ausgewählt werden
können,
die eine effiziente Prüfung
der MBIST-Logik 230 ermöglichen.
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Wie
zuvor erläutert
ist, ist es häufig
wünschenswert,
einen Bauteiltest unter spezifizierten Belastungsbedingungen, etwa
erhöhten
Temperaturen und anspruchsvollen Umweltbedingungen einschließlich spezieller
Bedingungen zum Hervorrufen eines beschleunigten Alterns des Bauteils,
etwa eine erhöhte
Versorgungsspannung möglicherweise
in Kombination mit erhöhten
Temperaturen, erhöhten Strahlungspegeln
und dergleichen, durchzuführen, wobei
eine erhöhte
Schaltungsaktivität
in der Logik erforderlich ist, während
häufig
Daten in den Speicherbereich 220 geschrieben werden und
aus diesem ausgelesen werden. Zum Beispiel kann das Bauelement 200 eine
große
Anzahl schnell schaltender Transistorelemente aufweisen, die die
Speicherzellen in dem Speicherbereich 220 beeinflussen
können,
insbesondere wenn sie gewissen Umweltbedingungen ausgesetzt sind,
etwa erhöhten
Strahlungswerten und dergleichen. Somit ermöglicht die vorliegende Erfindung
eine effiziente Prüfung
unter anspruchsvollen Umweltbedingungen, wenn dies gewünscht ist,
da der gleichzeitige Betrieb des Abtasttests und des Speichertests
für die
erforderliche hohe Schaltaktivität
sorgt, während
gleichzeitig Fehler oder zumindest Anzeichen davon in der Logik
und dem Speicherbereich erfasst werden können.
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2b zeigt
schematisch ein Schaltbild einer weiteren anschaulichen Ausführungsform,
in der das Bauelement 200 die MBIST-Logik 230 aufweist, die
einen weiteren Steuereingang 239 besitzt, der als Reset-Eingang
dargestellt ist. Das Bauelement 200 umfasst mindestens
ein weiteres Flip-Flop 255, dessen Ausgang 255a mit
dem Reset-Eingang 239 über ein
weiteres Logikgatter 272 verbunden ist, wobei ein zweiter
Eingang davon mit dem Schiebefreigabeeingang 236 über einen
Inverter 272a verbunden ist.
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Somit
kann während
des Schiebens eines Eingangsvektors in die Abtastkette 240 der
Eingangsvektor so ausgewählt
werden, dass er ein weiteres Steuerbit entsprechend dem weiteren
Flip-Flop 255 aufweist, so dass während des Abtasttestmodus der
Steuereingang 239 von dem Ausgang 255a des Flip-Flops 255 gesteuert
werden kann. Somit kann durch Zuordnung des Flip-Flops 255 zu
der Steuerung des Steuereingangs 239 ein höheres Maß an Flexibilität im Ausführen des
Speichertests erreicht werden. Hinsichtlich der weiteren Betriebsmodi
sowie der Konfiguration und der Platzierung des zusätzlichen
Flip-Flops 255 gelten die gleichen Kriterien, wie sie zuvor
mit Bezug zu dem Flip-Flop 245 dargelegt sind. Ferner kann
man leicht erkennen, dass mehr als zwei Flip-Flops innerhalb der Abtastkette 240 vorgesehen
werden können,
wenn die MBITS-Logik 230 mehr als zwei Steuereingänge aufweist,
die während
des Abtasttestmodus gesteuert werden müssen.
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2c zeigt
schematische eine weitere anschauliche Ausführungsform, wobei die Flip-Flops 245 und 255 so
angeschlossen sind, um die MBIST-Logik 230 und eine zweite
MBIST-Logik 230a zu steuern, die jeweils mit einem entsprechenden Speicherbereich (nicht
gezeigt) verbunden sind. Des weiteren kann ein dritter Multiplexer 262 in ähnlicher Weise
zu dem ersten Multiplexer 260 vorgesehen sein, der mit
einem Steuereingang 238a der zweiten MBIST-Logik 230a verbunden
ist. Daher kann in dem Abtasttestmodus das Starten und Stoppen der MBIST-Logik 230, 230a von
den Flip-Flops 255 und 245 gesteuert werden. In
anderen Ausführungsformen
kann die zweite MBIST-Logik 230a mit dem Flip-Flop 245 verbunden
sein, wodurch das Steuern der MBIST-Logiken 230, 230a mit
einem einzelnen Bit möglich
ist. In diesem Falle kann das Flip-Flop 255 weggelassen
werden oder kann einem weiteren Steuereingang in der MBIST-Logik 230 oder 230a zugeordnet
werden.
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Wie
gezeigt, kann die Abtastkette 243 mit ihrem Ausgang 247 mit
einer Abtastkette 243a verbunden sein, deren Ausgang 247a mit
dem Multiplexer 261 verbunden ist. In einigen Ausführungsformen kann
der MBIST-Gut-Ausgang 234a der MBIST-Logik 230a kombiniert
und mit dem Logikgatter 271, wie es beispielsweise in 2a für den Ausgang 234 gezeigt
ist, verbunden werden. Somit sind der Ausgang 234 und 234a durch
eine UND-Funktion verknüpft, was
gegebenenfalls die Fehlerverfolgungsmöglichkeiten zu einem gewissen
Maße einschränken kann, wenn
der Abtasttest und der Speichertest gleichzeitig ausgeführt werden.
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In
der in 2c gezeigten Ausführungsform umfasst
die Abtastkette 240 ein zusätzliches Flip-Flop 265,
das mit dem MBIST-Gut-Ausgang 234 verbunden ist, und ein
Flip-Flop 275, das mit dem MBIST-Gut-Ausgang 234a verbunden
ist. Somit werden während
eines gleichzeitigen Ablaufs eines Abtasttests und eines Speichertests
der MBIST-Logik 230 und der MBIST-Logik 230a die
entsprechenden Ausgangszustände
des Ausgangs 234 und/oder 234a in den Flip-Flops 265 und 275 gespeichert.
Somit transportieren beim Herausschieben der Bits aus der Abtastkette 240 diejenigen
Bits, die die Flip-Flops 265, 275 repräsentieren,
die Information, ob ein Fehler während
des Betriebs der MBIST-Logik 234 und/oder
der Logik 234a aufgetreten ist. Falls ein Fehler in einer
oder beiden Speicherbereichen erfasst wird und mittels der Flip-Flops 265 und 275 angezeigt
wird, kann ein separater Speichertestlauf sodann durchgeführt werden.
In anderen Ausführungsformen
können
die Ausgänge 234 und 234a durch eine
UND-Verknüpfung
kombiniert werden und können
einem exklusiven ODER-Gatter zusammen mit dem Ausgang der Abtastkette 240 zugeleitet
werden, wie dies beispielsweise in den 2a und 2b für den einzelnen
MBIST-Gut-Ausgang 234 gezeigt ist, so dass auf der Grundlage
des Auftretens einer Inversion der aus der Abtastkette 240 herausgeschobenen
Werte auf der Grundlage der Kenntnis des Beginns der entsprechenden
Speichertestdurchläufe und
der darin verwendeten Algorithmen zusätzlich Information über fehlerhafte
Speicherzellen gesammelt werden kann.
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Es
sollte erwähnt
werden, dass mehr als zwei Speicherbereiche mit entsprechenden MBIST-Logiken
gesteuert werden können,
indem eine entsprechende Anzahl an Flip-Flops bereitgestellt wird, wobei bei
Bedarf eine oder mehrere der MBIST-Logiken zwei oder mehrere Flip-Flops
in der Abtastkette 240 für eine verbesserte Prozesssteuerung
erfordern können.
Beispielsweise können
zwei Flip-Flops für
eine einzelne MBITS-Logik vorgesehen werden, wenn beispielsweise
eine Steuerung des Starts und des Zurücksetzens der MBIST-Logik gewünscht wird.
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In
anderen Ausführungsformen
können
mehrere Abtastketten und mehrere Speicherbereiche vorgesehen sein,
wobei mindestens einige der Speicherbereiche den Abtastketten so
zugeordnet sind, dass eine eins-zu-eins Relation entsteht, so dass
ein Aufbau, wie er in 2a gezeigt ist, für jedes
Paar aus einer Abtastkette und einer MBIST-Logik erreicht wird.
Des weiteren können
einige der mehreren verbleibenden MBIST-Logiken einer einzelnen
Abtastkette zugeordnet werden, so dass sich eine Konfiguration in ähnlicher
Weise ergibt, wie sie in 2c gezeigt
ist. In jedem Falle kann durch eine lediglich geringe Modifizierung
der entsprechenden Abtastketten eine Kombination einer oder mehrerer Abtastketten
mit einer oder mehreren MBIST-Logiken erfolgen, wobei ein gleichzeitiger
Betrieb eines Abtasttests und eines Speicherselbsttests ausgeführt werden
kann. Vorteilhafterweise wird der Algorithmus des Speicherselbsttests
und/oder die Eingangsvektoren und/oder der Abtastalgorithmus so
angepasst, dass der Speichertest beendet ist, bevor der Abtasttestmodus
deaktiviert wird. Auf diese Weise wird eine Erfassung oder Anzeige
fehlerhafter Speicherzellen mit hoher Zuverlässigkeit für allen Speicherzellen gewährleistet.
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3 zeigt
schematisch ein Halbleiterbauelement 300 mit einer Logikschaltung 310,
einem Speicherbereich 320, einer MBIST-Logik 330,
die mit dem Speicherbereich 320 verbunden ist, und einer Abtastbypasslogik 350.
Die Konfiguration des Bauelements ist ähnlich zu jener des Bauelements 100, das
in 1b gezeigt ist, wobei jedoch die Bypasslogik 350 so
umgestaltet ist, um einen gleichzeitigen Betrieb der Logik 310 und
der MBIST-Logik 330 auf der Grundlage des Konzepts zu ermöglichen,
das mit Bezug zu den 2a bis 2c beschrieben
ist. D.h. die Logikschaltung 310 und die Bypasslogik 350 können einer
entsprechenden Abtastkette zugeordnet sein, etwa beispielsweise
der Abtastkette 240, die in den 2a bis 2c gezeigt
ist, wohingegen die MBIST-Logik 330 einer entsprechenden
Abtastkette zugeordnet ist, die mit der Logikabtastkette in der gleichen
Weise verbunden ist, wie dies zuvor erläutert ist. Somit kann während eines
gleichzeitigen Betriebs eines Abtasttest und eines Speichertests
die Bypasslogik 350 den Speicherbereich 320 umgehen und
ein korrektes „Verhalten" des Speichers 320 simulieren,
wobei tatsächlich
der Speicherbereich 320 von der Logik 310 entkoppelt
wird. Gleichzeitig kann die MBIST-Logik 330 einen Speicherselbsttest
in der zuvor beschriebenen Weise ausführen.
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In
einer weiteren Ausführungsform
(nicht gezeigt) kann die vorliegende Erfindung auf eine Schaltungskonfiguration
angewendet werden, wie sie in 1b gezeigt
ist, wobei jedoch die Bypasslogik 150 und/oder die MBIST-Logik 130 so
modifiziert sind, dass die Bypasslogik 150 „durchsichtig" ist für Daten und
Signale, die von der MBIST-Logik 130 während eines gleichzeitigen
Abtasttest und Speicherselbsttests geliefert werden. Wenn ein Teil
der Logik 110 auf der rechten Seite aus 1b auch
mit einer entsprechenden Abtastkette verbunden ist, können Bits, die
diesem Teil der Logik 110 zugeordnet sind, von einer Bewertung
des Abtasttests ausgeschlossen sein, da diese Bits durch die MBIST-Logik 130 bestimmt sind.
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Es
gilt also: die vorliegende Erfindung stellt eine neue Lösung dar,
die das Durchführen
eines Abtasttest und eines Speicherselbsttest in paralleler Weise
ermöglicht.
Dazu sind lediglich geringe Änderungen
an konventionellen Konzepte erforderlich, so dass ATPG-Hilfsmittel in der
Lage sind, geeignete Abtasttestmuster zu erzeugen. Somit sind lediglich minimale
Modifizierungen zum Erstellen eines Satzes von Abtasttestvektoren
erforderlich, um gleichzeitig den Speicherselbsttest während des
Ausführens
eines Abtasttests zu beginnen. Für
diesen Zweck kann in einigen Ausführungsformen ein einzelnes
Bit für
jede MBIST-Logik ausreichend sein, oder ein einzelnes Bit kann gesetzt
werden, um einen Speicherselbsttest für mehrere Speicherbereiche
in paralleler Weise zu ermöglichen.
Ferner kann die MBIST-Logik deaktiviert werden und es kann zusätzlich ein
kurzer Abtasttest ausgeführt
werden, der sich im Wesentlichen auf Fehler in Hinblick auf die MBIST-Logik
konzentriert, wodurch die Zuverlässigkeit
der Testergebnisse verbessert wird, wenn beide Testdurchläufe gleichzeitig
ausgeführt
werden. Auf Grund der Möglichkeit,
Abtasttestläufe
und Speichertestläufe
zumindest teilweise gleichzeitig durchzuführen, können die Testzeit und damit
die Herstellungskosten deutlich verringert werden im Vergleich zu konventionellen
Vorgehensweisen, die separate Durchläufe für den Abtasttest und dem Speicherselbsttest
erfordern. Des weiteren wird die Effizienz von Belastungstestläufen deutlich
erhöht,
indem gleichzeitig Abtasttests und MBIST-Tests durchgeführt werden,
da eine hohe Schaltaktivität
in der funktionalen Logik erreicht wird, während Daten in jede Speicherzelle
geschrieben und aus dieser ausgelesen werden. Ferner können zusätzliche
Eingangs- oder Ausgangsleitungen vermieden werden und in vielen
Fällen
wird die Länge
der Abtastkette lediglich um ein einzelnes Flip-Flop vergrößert oder
Abtast-Flip-Flops können
zusätzlich
so verdrahtet werden, um die Steuerfunktion bereitzustellen, wobei
lediglich ein geringe zusätzliche
Fläche
auf dem Chip erforderlich ist, wobei dennoch die Fehlerdiagnose unterstützt wird.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.