DE10196635B4 - Speichermodul und in eine Speicherkomponente eingebaute Selbstprüfung - Google Patents

Speichermodul und in eine Speicherkomponente eingebaute Selbstprüfung Download PDF

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Abstract

Speicherkomponente mit eingebautem Selbsttest, mit folgenden Merkmalen:
eine Eingangs/Ausgangs-Schnittstelle, die mit einer Speicheranordnung gekoppelt ist und eine Rückkopplungsschleife aufweist;
eine Steuereinrichtung zum Übertragen von Eingangs/Ausgangs-Testdaten an die Eingangs/Ausgangs-Schnittstelle und zum Empfangen der Eingangs/Ausgangs-Testdaten von der Rückkopplungsschleife der Eingangs/Ausgangs-Schnittstelle; und
ein Vergleichsregister zum Vergleichen der zu der Eingangs/Ausgangs-Schnittstelle übertragenen Eingangs/Ausgangs-Testdaten mit den von der Eingangs/Ausgangs-Schnittstelle empfangenen Eingangs/Ausgangs-Testdaten.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft im allgemeinen Speichersysteme und spezieller Speichermodule und Speicherkomponenten, wie eine Speichereinrichtung oder einen Speicherpuffer, mit einer eingebauten Selbstfunktion.
  • 2. Erörterung des verwandten Standes der Technik
  • Integrierte Schaltkreis-Einrichtungen, wie Direktzugriffsspeicher (RAM; random access memory) werden üblicherweise während der Herstellung überprüft und getestet. Solche Überprüfungen sind dazu konzipiert, sowohl statische als auch dynamische Fehler in einer Speicheranordnung zu erfassen. Statische Fehler umfassen z. B. unterbrochene Leitungen und Kurzschlüsse in dem integrierten Schaltkreis. Dynamische Fehler umfassen solche Fehler wie schwache Pull-up- oder Pull-down-Transistoren, die zeitsensible Störungen erzeugen.
  • Eine spezialisiserte Testeinrichtung für integrierte Schaltkreise wird normalerweise dazu verwendet, die Überprüfung und Testung während der Herstellung durchzuführen. Eine solche Testeinrichtung für integrierte Schaltkreise kann z. B. dazu verwendet werden, Tests mit Lese/Schreib-Überprüfungszyklen an der Speicheranordnung auszuführen. Testeinrichtungen für integrierte Schaltkreise mit relativ geringer Geschwindigkeit (z. B. 20 mHz), die kostengünstig sind, sind üblicherweise ausreichend, statische Fehler in der Speicheranordnung zu erfassen. Extrem teure Testeinrichtungen für integrierte Schaltkreise werden jedoch benötigt, um dynamische Fehler in sehr schnellen Speicheranordnungen festzustellen. Solche teuren Hochgeschwindigkeits-Testeinrichtungen für integrierte Schaltkreise erhöhen die gesamten Herstellungskosten für solche Einrichtungen. Zusätzlich nimmt bei integrierten Schaltkreisen, welche große Speicheranordnungen aufweisen, die zum Durchführen solcher Lese-/Schreib-Tests erforderliche Zykluszeit im Verhältnis zur Größe der Speicheranordnung zu.
  • Versuche zur Überwindung einiger der Schwierigkeiten, die mit dem Testen integrierter Schaltkreise einhergehen, umfassen die Realisierung eingebauter Selbsttest-Schaltkreise (BIST-Schaltkreise; built-in self-test). Eine Cachespeicheranordnung eines integrierten Schaltkreises kann z. B. eine Schaltung zum Durchführen eines üblichen 13N-March-Prüfalgorithmus für einen statischen Direktzugriffsspeicher (SRAM) mit der Speicheranordnung ausführen. Üblicherweise wird eine Ablaufsteuer-Einrichtung dazu verwendet, den 13N-March-Prüfalgorithmus zusammen mit der Schaltung zu erzeugen, um Datenausgangssignale abzutasten und eine Signatur der Ergebnisse zu erzeugen. Die Signatur wird dann mit einem erwarteten Wert verglichen, um zu ermitteln, ob die Speicheranordnung Fehler aufweist. Eine solche BIST-Schaltung ermöglicht üblicherweise eine Hochgeschwindigkeitsprüfung und vermeidet teure Hochgeschwindigkeits-Testeinrichtungen.
  • Unglücklicherweise waren die BIST-Routinen im allgemeinen nur dazu geeignet, eine vorprogrammierte Prüfsequenz an die Speicheranordnung anzulegen. Mit der fortschreitenden Entwicklung des Herstellungsprozesses für solche Speicheranordnungen haben die Herstellungs-Prüfingenieure üblicherweise verbesserte Strategien zum Erfassen sowohl statischer als auch dynamischer Fehler in der Speicheranordnung entwickelt.
  • Ferner können solche verbesserten Strategien zur Erfassung von Fehlern nur auf Prüfvorgänge angewandt werden, die erfolgen, während der Schaltkreis in eine teure Testeinrichtung für integrierte Schaltkreise eingesetzt ist. Den Entwicklungsingenieuren war es daher nicht möglich, die Vorteile der verbesserten Prüfstrategien ohne Verwendung einer teuren Testeinrichtung oder Neudesign des integrierten Schaltkreises zu erreichen. Aufgrund des Fortschreitens in der Speichertechnik und insbesondere auf dem Gebiet schmaler Hochgeschwindigkeitsbusse, die üblicherweise mit Geschwindigkeiten von ungefähr 1,6 GHz arbeiten, zur Verwendung mit dynamischen Direktzugriffsspeichern (DRAM), ist es sehr teuer, eine Hochgeschwindigkeits-Testeinrichtung zu erhalten, die ein Speichermodul oder eine Speicherkomponente mit solchen hohen Betriebsgeschwindigkeiten prüfen kann. Die zusätzliche Verwendung von teuren Hochgeschwindigkeits-HardwareTesteinrichtungen erhöht somit die Zeit, welche notwendig ist, um Hardwarefehler zu bestätigen, wobei hierbei noch die starke Erhöhung der gesamten Herstellungskosten dieser Speichermodule und Speicherkomponenten unberücksichtigt ist.
  • Aus der US 5 982 681 ist eine Speicherkomponente mit eingebautem Selbsttest bekannt. Diese ist jedoch mit den oben genannten Nachteilen behaftet, insbesondere mangelnder Flexibilität hinsichtlich der Überprüfung von Ergebnissen eines Tests.
  • Die der vorliegenden Erfindung zugrundeliegende Aufgabe besteht somit darin, eine Testvorrichtung sowie ein Testverfahren für Schaltkreis-Einrichtungen bereitzustellen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt ein Speichermodul mit einem eingebauten Selbsttest gemäß einer Ausführungsform der Erfindung; und
  • 2 zeigt eine Speicherkomponente mit einem eingebauten Selbsttest gemäß einer Ausführungsform der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • 1 zeigt ein Speichermodul mit einem eingebauten Selbsttest (BIST) gemäß einer Ausführungsform der Erfindung. Durch Verwendung des Speichermoduls 100 der 1 ist keine teure externe Hochgeschwindigkeits-Testeinrichtung zum Prüfen des Speichermoduls 100 notwendig. Das Speichermodul 100 ist so konfiguriert, daß es den BIST ohne externe Einrichtungen einsetzt.
  • Das in 1 gezeigte Speichermodul 100 verwendet eine Gruppe Puffer 130, 140, 150, um eine Schnittstelle zu einer Prozessorkomponente, wie einem Speichercontroller (nicht gezeigt) vorzusehen, die bei einer anderen Spannung und/oder Frequenz arbeiten kann als die Speichereinrichtungen 110, 120, z. B. die dynamischen Direktzugriffsspeicher (DRAM). In der Ausführungsform der 1 wird eine Konfiguration mit drei Puffern für das Speichermodul 100 verwendet: Zwei Datenpuffer. Nr. 1 130 und Nr. 2 140 und ein Adreß- und Befehlspuffer 150. Der erste und der zweite Datenpuffer 130, 140 und der Adreß- und Befehlspuffer 150 können jedoch in eine einzelne Puffereinrichtung integriert sein, oder es können auch zusätzliche Pufferkomponenten verwendet werden.
  • In einer Ausführungsform sind die Logik und der Schaltkreis des eingebauten Selbsttests (BIST) in dem Adreß- und Befehlspuffer 150 integriert. Der Adreß- und Befehlspuffer umfaßt vorzugsweise einen Adreß- und Befehlsgenerator 154 zum Erzeugen der Adressen und Befehle und der Testdaten, die für die Prüfung an die Speichereinrichtung 110, 120 übertragen werden sollen. Anstelle der Erzeugung von Testdaten kann die BIST-Logik jedoch auch vorhandene Daten verwenden, die durch den Speichercontroller dem Datenbus als die Testdaten entnommen werden. Zusammen mit der Erzeugung der Testdaten erzeugt der Adreß- und Befehlsgenerator 154 auch Vergleichstestdaten, die dazu verwendet werden, die aus den Speichereinrichtungen 110, 120 gelesenen Daten mit den Testdaten (die zu den Vergleichstestdaten identisch sind), welche ursprünglich von dem Adreß-/Befehlsgenerator 154 an die Speichereinrichtung 110, 120 zur Speicherung gesandt wurden, zu vergleichen.
  • In einer Ausführungsform werden die von dem Adreß-/Befehlsgenerator 154 erzeugten Testdaten an die Speichereinrichtungen 110, 120 zur Speicherung darin übertragen. Dann werden die in den Speichereinrichtungen 110, 120 gespeicherten (geschriebenen) Daten aus den Speichereinrichtungen 110, 120 gelesen und mit den Vergleichstestdaten verglichen, welche zu den Testdaten identisch sind, die auch von dem Adreß-/Befehlsgenerator 145 erzeugt werden. Ein Vergleich 145, wie ein „Exklusiv ODER”(XOR)-Vergleicher, kann in jedem der Datenpuffer 130, 140 vorgesehen werden, um die aus den Speichereinrichtungen 110, 120 gelesenen Testdaten mit den Vergleichstestdaten, die von dem Adreß-/Befehlsgenerator 154 geliefert werden, zu vergleichen. Von dem Vergleicher 154 wird ermittelt, ob der Vergleich eine Übereinstimmung oder eine Abweichung ergibt, und ein Ergebnis wird dann vorzugsweise an ein Testergebnis/Status-Register 156 übertragen, das innerhalb des Adreß- und Befehls-Puffers 150 vorgesehen sein kann. Das Testergebnis/Status-Register 156 kann dann ein Teststatus- oder Ergebnissignal an eine externe Einrichtung, wie einen Speichercontroller, liefern. Das Teststatus/Ergebnis-Signal, das von dem Testergebnis/Status-Register 156 erzeugt wird, kann ein Zwei-Bit-Paket verwenden, das z. B. die folgenden Zustände angibt: BIST nicht aktiviert (00); BIST wird ausgeführt (01); BIST gescheitert (10); und BIST erfolgreich (11). Obwohl 1 ein Speichermodul 100 mit zwei Speichereinrichtungen 110, 120 zeigt, ist das Speichermodul 100 nicht auf zwei Speichereinrichtungen beschränkt, sondern kann jede geeignete Anzahl von Speichereinrichtungen verwenden.
  • Anstatt eines Hochgeschwindigkeits-Taktsignals zur Durchführung der Tests kann ferner das Speichermodul 100 ein langsames Taktsignal verwenden, das nur einen Takt erzeugt, in Verbindung mit einem Takt-Multiplizierer 152 innerhalb des Adreß- und Speicherpuffers 150, um das Taktsignal zu multiplizieren und an die Speichereinrichtungen 110, 120 weiterzuleiten. Bei der Verwendung des in 1 gezeigten Speichermoduls 100 kann somit das Speichermodul 100 unabhängig von anderen Systemen geprüft werden, und es sind keine teuren Hochgeschwindigkeits-Testeinrichtungen zum Testen der Speichereinrichtungen 110, 120 und ihren Verbindungen innerhalb des Speichermoduls 100 selbst notwendig.
  • 2 zeigt eine Speicherkomponente mit einem BIST gemäß einer Ausführungsform der Erfindung. Wie in 2 gezeigt, kann eine BIST-Logik vollständig innerhalb einer einzelnen Speicherkomponente, wie einem Puffer 210 und einer Speichereinrichtung 220, vorgesehen werden. Das heißt, jede Speicherkomponente kann unabhängig von anderen Komponenten herangezogen und eigenständig getestet werden. Der Puffer 210 kann ein Adreß- und Befehlspuffer 150 oder ein Datenpuffer 130, 140 sein, wie oben in Bezug auf 1 erläutert.
  • Die BIST-Logik umfaßt eine Steuereinrichtung (Controller) 260 zur Durchführung der BIST-Operation. Die Steuereinrichtung 260 empfängt vorzugsweise ein Taktsignal und liefert auch Testergebnissignale von den Speicherkomponenten, wie einem Puffer 210 oder einer Speichereinrichtung 220. Die Steuereinrichtung 260 kann, ähnlich wie der Adreß- und Befehlsgenerator 154 der 1, Testdaten und Vergleichstestdaten erzeugen, um die Funktionslogik oder die Speicheranordnung 250 (abhängig von der Art der Speicherkomponente, z. B. Puffer oder Speichereinrichtung) der Pufferkomponente 210 oder der Speichereinrichtung 220 zu prüfen. Die Testdaten werden vorzugsweise an die Funktionslogik oder die Speicheranordnung 250 geliefert und dann an eine Eingangs/Ausgangs-Schnittstelle 230, 240 übertragen. Die Testdaten können auch direkt an die Eingangs/Ausgangs-Schnittstelle 230, 240, von der Steuereinrichtung 260 zu der Eingangs/Ausgangs-Schnittstelle 230, 240, übertragen werden.
  • Die Eingangs/Ausgangs-Schnittstelle 230, 240 ist mit einer Rückkopplungsschleife konfiguriert, so daß die Testdaten von einer Eingangs/Ausgangs-Verbindung zu einem Vergleichsregister 270 zurückgerichtet werden können, um die Testdaten von der Eingangs/Ausgangs-Schnittstelle 230, 240 zu vergleichen, und schließlich zurück zur Funktionslogik oder Speicheranordnung 250. Die Steuereinrichtung 260 kann Vergleichstestdaten erzeugen und an das Vergleichsregister 270 liefern, so daß das Vergleichsregister 270 die von der Eingangs/Ausgangs-Schnittstelle 230, 240 empfangenen Testdaten mit den Vergleichstestdaten vergleichen kann, um zu ermitteln, ob es eine Übereinstimmung gab und ob der Test erfolgreich war. Das Vergleichsregister 270 bewertet somit die Ergebnisse des Tests, und die Testergebnisse werden berichtet, vorzugsweise von der Steuereinrichtung 260. Das Vergleichsregister 270 und die Steuereinrichtung 260 können in einer einzelnen Einrichtung oder in einem gemeinsamen Schaltkreis verkörpert sein.
  • Durch Versehen der Speicherkomponenten, wie der Puffer 210 und die Speichereinrichtung 220, mit dem BIST kann somit eine örtliche Selbstprüfung durchgeführt werden, nachdem der Puffer 210 und die Speichereinrichtung 220 hergestellt wurden. Der eingebaute Selbsttest auf Komponentenebene kann jedoch während verschiedener Stufen der Herstellung und Verpackung durchgeführt werden, einschließlich der Waferteststufe, während einer Nachverpackungsstufe und sogar während der Nachmontage. Die Speicherkomponenten 210, 220 der 2 können somit unabhängig von anderen Komponenten getestet werden, und es sind keine teuren Hochgeschwindigkeits-Testeinrichtungen zum Prüfen der Speicherkomponenten 210, 220 notwendig.

Claims (33)

  1. Speicherkomponente mit eingebautem Selbsttest, mit folgenden Merkmalen: eine Eingangs/Ausgangs-Schnittstelle, die mit einer Speicheranordnung gekoppelt ist und eine Rückkopplungsschleife aufweist; eine Steuereinrichtung zum Übertragen von Eingangs/Ausgangs-Testdaten an die Eingangs/Ausgangs-Schnittstelle und zum Empfangen der Eingangs/Ausgangs-Testdaten von der Rückkopplungsschleife der Eingangs/Ausgangs-Schnittstelle; und ein Vergleichsregister zum Vergleichen der zu der Eingangs/Ausgangs-Schnittstelle übertragenen Eingangs/Ausgangs-Testdaten mit den von der Eingangs/Ausgangs-Schnittstelle empfangenen Eingangs/Ausgangs-Testdaten.
  2. Speicherkomponente nach Anspruch 1, wobei die Speicherkomponente ein dynamischer Direktzugriffsspeicher (DRAM) ist.
  3. Speicherkomponente nach Anspruch 1, wobei die Speicherkomponente ein Puffer ist.
  4. Speicherkomponente nach Anspruch 3, wobei der Puffer ein Adress- und Steuer-Puffer ist.
  5. Speicherkomponente nach Anspruch 3, wobei der Puffer ein Datenpuffer ist.
  6. Speicherkomponente nach Anspruch 3, wobei der Puffer ein Adress- und Befehls- und Datenpuffer ist.
  7. Speicherkomponente nach Anspruch 1, wobei das Vergleichsregister ein Testergebnis, gestützt auf die zu der Eingangs/Ausgangs-Schnittstelle übertragenen Eingangs/Ausgangs-Testdaten, die mit den von der Eingangs/Ausgangs-Schnittstelle empfangenen Eingangs/Ausgangs-Testdaten verglichen werden, erzeugt.
  8. Speicherkomponente nach Anspruch 1, wobei die Steuereinrichtung Speicheranordnung-Testdaten an eine Speicheranordnung senden kann, um die Testdaten darin zu speichern, und die Speicheranordnung-Testdaten aus der Speicheranordnung lesen kann, und wobei das Vergleichsregister die Speicheranordnung-Testdaten, die an die Speicheranordnung übertragen wurden, mit den Speicheranordnung-Testdaten, die von der Speicheranordnung gelesen wurden, vergleichen kann.
  9. Verfahren zum Testen einer Speicherkomponente mit einem eingebauten Selbsttest, mit folgenden Verfahrensschritten: Übertragen von Eingangs/Ausgangs-Testdaten an eine Eingangs/Ausgangs-Schnittstelle mit einer Rückkopplungsschleife; Empfangen der Eingangs/Ausgangs-Testdaten von der Rückkopplungsschleife der Eingangs/Ausgangs-Schnittstelle; und Vergleichen der Eingangs/Ausgangs-Testdaten, welche an die Eingangs/Ausgangs-Schnittstelle übertragen wurden, mit den Eingangs/Ausgangs-Testdaten, die von der Eingangs/Ausgangs-Schnittstelle empfangen wurden.
  10. Verfahren nach Anspruch 9, wobei die Speicherkomponente ein dynamischer Direktzugriffsspeicher (DRAM) ist.
  11. Verfahren nach Anspruch 9, wobei die Speicherkomponente ein Puffer ist.
  12. Verfahren nach Anspruch 11, wobei der Puffer ein Adress- und Befehls-Puffer ist.
  13. Verfahren nach Anspruch 11, wobei der Puffer ein Datenpuffer ist.
  14. Verfahren nach Anspruch 11, wobei der Puffer ein Adress- und Befehls und Datenpuffer ist.
  15. Verfahren nach Anspruch 9, wobei das Vergleichsregister ein Testergebnis, gestützt auf die an die Eingangs/Ausgangs-Schnittstelle übertragenen Eingangs/Ausgangs-Testdaten, die mit den von der Eingangs/Ausgangs-Schnittstelle empfangenen Eingangs/Ausgangs-Testdaten verglichen werden, erzeugt.
  16. Verfahren nach Anspruch 9, mit folgenden weiteren Verfahrensschritten: Übertragen von Speicheranordnung-Testdaten an eine Speicheranordnung; Speichern der Speicheranordnung-Testdaten in der Speicheranordnung; Lesen der Speicheranordnung-Testdaten aus der Speicheranordnung; und Vergleichen der an die Speicheranordnung übertragenen Speicheranordnung-Testdaten mit den aus der Speicheranordnung gelesenen Speicheranordnung-Testdaten.
  17. Speichermodul mit eingebautem Selbsttest, mit folgenden Merkmalen: wenigstens eine Speicherkomponente; ein Adress- und Befehlspuffer, der Adress- und Befehlsdaten und Testdaten an die wenigstens eine Speicherkomponente übertragen kann, wobei der Adress- und Befehlspuffer ein Register zum Empfangen eines Testergebnisses aufweist; und wenigstens ein Datenpuffer zum Empfangen der Testdaten von dem Adress- und Befehlspuffer, zum Empfangen der Testdaten von der wenigstens einen Speicherkomponente und zum Vergleichen der von dem Adress- und Befehlspuffer empfangenen Testdaten mit den von der wenigstens einen Speicherkomponente empfangenen Testdaten, um das Testergebnis zu erzeugen.
  18. Speichermodul nach Anspruch 17, wobei der Adress- und Befehlspuffer und der Datenpuffer innerhalb eines einzelnen Puffer-Chips realisiert sind.
  19. Speichermodul nach Anspruch 17, wobei die wenigstens eine Speicherkomponente ein dynamischer Direktzugriffsspeicher (DRAM) ist.
  20. Speichermodul nach Anspruch 17, wobei der Adress- und Befehlspuffer einen Takt-Multiplizierer aufweist, der ein Taktsignal empfängt und das Taktsignal zur Übertragung an die wenigstens eine Speicherkomponente und den wenigstens einen Datenpuffer multipliziert.
  21. Speichermodul nach Anspruch 17, wobei der Adress- und Befehlspuffer einen Adress- und Befehlserzeuger zum Erzeugen der Adress- und Befehlsdaten aufweist.
  22. Speichermodul nach Anspruch 17, wobei die Testdaten von einem Datenbus über einen Speichercontroller erhalten werden.
  23. Speichermodul nach Anspruch 17, wobei das Register das Testergebnis von dem wenigstens einen Datenpuffer empfängt und das Testergebnis als eine der folgenden Bedingungen berichtet: eingebauter Selbsttest nicht aktiviert, eingebauter Selbsttest aktiviert, eingebauter Selbsttest gescheitert und eingebauter Selbsttest erfolgreich.
  24. Speichermodul nach Anspruch 17, wobei der wenigstens eine Datenpuffer einen Exklusiv-ODER(XOR)-Vergleicher verwendet, um die von dem Adress- und Befehlspuffer empfangenen Testdaten mit den von der wenigstens einen Speicherkomponente empfangenen Testdaten zu vergleichen.
  25. Verfahren zum Testen eines Speichermoduls mit eingebautem Selbsttest, mit folgenden Verfahrensschritten: Übertragen von Adress- und Befehlsdaten und Testdaten an eine Speicherkomponente von einem Adress- und Befehlspuffer; Empfangen der Testdaten von dem Adress- und Befehlspuffer; Empfangen der Testdaten von der Speicherkomponente; und Vergleichen der von dem Adress- und Befehlspuffer empfangenen Testdaten mit den von der Speicherkomponente empfangenen Testdaten, um ein Testergebnis zu erzeugen.
  26. Verfahren nach Anspruch 25, wobei das Empfangen der Testdaten von dem Adress- und Befehlspuffer, das Empfangen der Testdaten von der Speicherkomponente und das Vergleichen der Testdaten in einem Datenpuffer ausgeführt werden.
  27. Verfahren nach Anspruch 26, wobei der Datenpuffer und der Adress- und Befehlspuffer innerhalb eines einzelnen Puffer-Chips realisiert sind.
  28. Verfahren nach Anspruch 25, wobei die Speicherkomponente ein dynamischer Direktzugriffsspeicher (DRAM) ist.
  29. Verfahren nach Anspruch 25, mit den weiteren Verfahrensschritten: Empfangen eines Taktsignals durch einen Takt-Multiplizierer des Adress- und Befehlspuffers; Multiplizieren des Taktsignals; und Übertragen des Taktsignals an die Speicherkomponente und einen Datenpuffer.
  30. Verfahren nach Anspruch 25, mit dem weiteren Verfahrensschritt: Erzeugen der Adress- und Befehlsdaten von einem Adress- und Befehlsdatenerzeuger des Adress- und Befehlspuffers.
  31. Verfahren nach Anspruch 25, mit dem weiteren Verfahrensschritt: Erhalten der Testdaten von einem Datenbus über einen Speichercontroller.
  32. Verfahren nach Anspruch 25, mit den weiteren Verfahrensschritten: Empfangen des Testergebnisses in einem Register des Adress- und Befehlspuffers; und Berichten des Testergebnisses aus dem Register als eine der folgenden Bedingungen: eingebauter Selbsttest nicht aktiviert; eingebauter Selbsttest aktiviert; eingebauter Selbsttest gescheitert; und eingebauter Selbsttest erfolgreich.
  33. Verfahren nach Anspruch 25, wobei das Vergleichen der von dem Adress- und Befehlspuffer empfangenen Testdaten mit den von der Speicherkomponente empfangenen Testdaten durch einen Datenpuffer durchgeführt wird, der einen Exklusiv-ODER (XOR) Vergleicher verwendet.
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