DE4243592A1 - Paralleltestschaltung für Halbleiter-Speichervorrichtung - Google Patents
Paralleltestschaltung für Halbleiter-SpeichervorrichtungInfo
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Description
Die vorliegende Erfindung betrifft Halbleiter-Speichervorrich
tungen, und insbesondere eine Paralleltestschaltung zur Prü
fung der Speichervorrichtungen.
Im allgemeinen werden mehrere Speicherzellen auf einem Wafer
hergestellt, und dann voneinander getrennt, um jeweils mit ei
nem Gehäuse versehen zu werden. Die Testschaltung zur Prüfung
der Leistung der Speicherzellen ist ebenfalls in der Halblei
ter-Speichervorrichtung vorgesehen.
Die Prüfung der Halbleiter-Speichervorrichtungen erfolgt
im allgemeinen in zwei Schritten. Der erste Schritt wird im
Waferzustand durchgeführt (nachstehend als Wafer-Test bezeich
net), und der zweite Schritt im Zustand mit fertigem Gehäuse
(nachstehend als Gehäuse-Test bezeichnet). Der Wafer-Test
wird durchgeführt, bevor die auf dem Wafer hergestellten
Speicherzellen voneinander getrennt werden, um defekte Zel
len zu reparieren oder zu entfernen. Zu diesem Zweck ist ei
ne externe Meßklemme direkt mit der Anschlußfläche der Test
schaltung verbunden, die in der Speichervorrichtung vorgese
hen ist, die auf dem Wafer hergestellt wurde. Wenn sie den
Wafer-Test überstanden haben, werden die Speicherzellen dem
Gehäuseausbildungsvorgang unterzogen, wodurch schließlich die
Endprodukte erhalten werden. Der Gehäuse-Test wird nachdem
Gehäuseausbildungsvorgang durchgeführt, um defekte Speicher
zellen zu entfernen, die während des Gehäuseausbildungsvor
gangs erzeugt wurden. Da die Eingangs/Ausgangs-Stifte der
Speichervorrichtung an die Ausgangsanschlußfläche der Test
schaltung angeschlossen sind, wird eine Testplatine dazu ver
wendet, die Eingangs/Ausgangs-Stifte mit der externen Meß
klemme zu verbinden, um den Gehäuse-Test durchzuführen. So
wohl beim Wafer-Test als auch beim Gehäuse-Test wird ein
Paralleltestverfahren eingesetzt, wodurch mehrere Speicher
zellen gleichzeitig geprüft werden können.
Fig. 4 zeigt schematisch eine konventionelle Paralleltest
schaltung mit 16 Bit für Speichervorrichtungen, die in einem
2 Mega ×8 (also 16 Mega) DRAM verwendet wird. In diesem Fall
wird der Datenausgangsweg durch Zugriff auf 16 Datenleitungen
DBi/ (i=0 bis 15) gebildet, durch acht 2-Bit-Komparatoren,
ein ΦFTE-Signal, 8 Ausgangspuffer, und 8 Ausgangsanschluß
flächen. Fig. 3 zeigt den Betriebstakt des Signals ΦFTE,
welches an die Schaltung von Fig. 4 angelegt wird, um den
Paralleltest durchzuführen. Wenn das Zeilenadressen-Taktsig
nal vom hohen Logikpegel in den niedrigen Logikpegel
übergeht, nachdem das Spaltenadressentaktsignal und das
Schreibfreischaltsignal mit niedrigem Logikpegel angelegt
wurden, wird das Paralleltestsignal ΦFTE als logisch hoch
vom niedrigen Logikpegel aus getriggert. Dann werden die von
der Speichervorrichtung ausgegebenen Testdaten parallel an
die acht 2-Bit-Komparatoren angelegt, um die Prüfung durch
zuführen. Das Paralleltestsignal ΦFTE dient als das Frei
schaltsignal der 2-Bit-Komparatoren. Die Ausgangssignale der
Komparatoren werden über die Ausgangspuffer an die Ausgangs
anschlußfläche übertragen.
Fig. 5 zeigt die Logikschaltung eines konventionellen 2-Bit-
Komparators, wobei der Ausgang Dcom auf logisch hohem Pegel
liegt, wenn die beiden Eingänge DB0, DB1 denselben Pegel auf
weisen, und der Ausgang Dcom logisch auf niedrigem Pegel
liegt, wenn die Eingänge unterschiedliche Pegel aufweisen.
Da die geprüften Ergebnisse in sämtlichen Ausgangsanschluß
flächen der Speichervorrichtungen auftreten, sowohl bei dem
Wafer- als auch bei dem Gehäuse-Test, ist es bei einer der
artigen konventionellen Testschaltung, wie sie in Fig. 4 ge
zeigt ist, erforderlich, sämtliche Ausgangsanschlußflächen
zu prüfen. In dem Wafer-Test ist es nur dann möglich, defekte
Zellen zu reparieren, wenn die Adressen der defekten Zellen
identifiziert werden, und daher müssen sämtliche Ausgangsan
schlußflächen, die das Prüfausgangssignal übertragen, geprüft
werden. Da jedoch die Gesamtfunktion der Speichervorrichtung
in dem Gehäuse-Test nach dem Wafer-Test geprüft wird, ist es
nicht erforderlich, sämtliche Ausgangsanschlußflächen zu prü
fen. Da jedoch das Ausgangssignal bei der konventionellen
Schaltung über sämtliche Ausgangsanschlußflächen verteilt ist,
sollten sämtliche Ausgangsanschlußflächen geprüft werden. Dies
führt dazu, daß dann, wenn mehrere Gehäuse einem simultanen
Paralleltest unterzogen werden, die Anzahl der Speicherzellen,
die gleichzeitig in einem Prüfinstrument geprüft werden kön
nen, welches eine begrenzte Anzahl an Datenausgabestiften auf
weist, sehr begrenzt ist, infolge der zu vielen Datenausgangs
stifte sämtlicher Ausgangsanschlußflächen. Daher erhöhen sich
die Prüfkosten und die Prüfzeit.
Ein Vorteil der vorliegenden Erfindung liegt in der Bereit
stellung einer Paralleltestschaltung, mit welcher eine große
Anzahl an Speicherzellen gleichzeitig geprüft werden kann.
Ein weiterer Vorteil der vorliegenden Erfindung liegt in der
Bereitstellung einer Paralleltestschaltung, die sowohl in dem
Wafer-Test als auch in dem Gehäuse-Test verwendet wird, und
die automatisch die Anzahl der geprüften Ausgangsstifte in
dem Gehäuse-Test verringern kann, um so die Anzahl gleichzei
tig geprüfter Gehäuse zu erhöhen.
Gemäß der vorliegenden Erfindung weist eine Paralleltestschal
tung für eine Halbleiter-Speichervorrichtung einen Begrenzer
zur Begrenzung der Anzahl an Ausgangsanschlußflächen auf, wel
che das Ausgangssignal der Testschaltung durchleiten, sowie
eine Steuerung zur Bereitstellung eines Steuereingangssignals
zum Steuern des Begrenzers, der sowohl in dem Wafer-Test für
sämtliche Ausgangsanschlußflächen und auch in dem Gehäuse-Test
für eine verringerte Anzahl an Ausgangsanschlußflächen verwen
det werden kann.
Die Erfindung wird nachstehend anhand zeichnerisch dargestell
ter Ausführungsbeispiele näher erläutert, aus welchen sich
weitere Vorteile und Merkmale ergeben. Es zeigt:
Fig. 3 das Betriebstaktdiagramm zur Erzeugung eines Paral
leltest-Freischaltsignals ΦFTE;
Fig. 4 ein Blockschaltbild einer konventionellen Parallel
testschaltung von Speichervorrichtungen;
Fig. 5 eine Logikschaltung für einen konventionellen 2-Bit-
Komparator;
Fig. 1 eine Paralleltestschaltung für Speichervorrichtungen
gemäß der vorliegenden Erfindung; und
Fig. 2 ein Schaltbild einer Schaltung zur Erzeugung eines
Wafer-Test-Freischaltsignals ΦWTE gemäß der vorlie
genden Erfindung.
In Fig. 1 weist eine Schaltung zur Erzeugung eines Wafer-Test-
Freischaltsignals ΦWTE gemäß der vorliegenden Erfindung ei
nen ersten NMOS-Transistor 41 auf, der zwischen eine Quellen
spannung Vcc und einen Eingangsknoten N1 so geschaltet ist,
daß ein Gate an die Quellenspannung angeschlossen ist, einen
ersten PMOS-Transistor 42, der zwischen den Eingangsknoten N1
und einen Ausgangsknoten N2 so geschaltet ist, daß ein Gate
an die Quellenspannung Vcc angeschlossen ist, einen zweiten
NMOS-Transistor 43, dessen eine Klemme an den Ausgangsknoten
N2 und dessen Gate an die Quellenspannung angeschlossen ist,
einen dritten NMOS-Transistor 44, der zwischen die andere
Klemme des zweiten NMOS-Transistors und eine Massespannung
geschaltet ist, wobei ein Gate an die Quellenspannung Vcc an
geschlossen ist, eine Ausgangsklemme mit einer Pufferschal
tung, die aus zwei Invertierern in Kaskadenschaltung besteht,
die an den Ausgangsknoten N2 angeschlossen sind, eine Ein
gangsanschlußfläche zum Empfang der von außen angelegten
Spannung, und einen vierten NMOS-Transistor 45, der zwischen
die Eingangsanschlußfläche und den Eingangsknoten N1 geschal
tet ist, und dessen Gate mit der Eingangsanschlußfläche ver
bunden ist.
Nachstehend wird der Betrieb dieser Schaltung beschrieben.
Wird an die Eingangsanschlußfläche eine Superspannung Vcc +
3Vt angelegt (Vt ist die Schwellenspannung der NMOS-Transis
toren), die größer ist als die Quellenspannung Vcc, so wird
der erste NMOS-Transistor 41 ausgeschaltet und der vierte
NMOS-Transistor 45 eingeschaltet, wodurch die Spannung von
(Vcc + 2Vt) an den Eingangsknoten N1 angelegt wird. Daher
wird der erste PMOS-Transistor 42 eingeschaltet. Da die Span
nung des Ausgangsknotens N2 von den Größen des zweiten und
dritten NMOS-Transistors 43 bzw. 44 abhängt, nähert sich in
diesem Falle der Ausgangsknoten N2 dem Pegel der Quellenspan
nung Vcc an, um ein logisch hohes Signal zu erzeugen. Wenn
im Gegensatz hierzu an die Eingangsanschlußfläche keine Span
nung angelegt wird, so wird der Eingangsknoten N1 mit (Vcc -
Vt) versorgt, und daher wird der erste PMOS-Transistor 42
ausgeschaltet. Da der dritte und vierte NMOS-Transistor 43
bzw. 44 durch die Quellenspannung Vcc eingeschaltet wird, er
zeugt inzwischen der Ausgangsknoten N2 ein logisch niedriges
Signal. Die an die Eingangsanschlußfläche angelegte Spannung
wird durch direkten externen Kontakt nur in dem Wafer-Test er
halten. Im Gehäuse-Test ist jedoch die Eingangsanschlußfläche
nicht mit den externen Verbindungsstiften der Speichervorrich
tung verbunden; und daher kann an die Eingangsanschlußfläche
in dem Gehäuse-Test nicht die Spannung angelegt werden.
Fig. 2 zeigt schematisch eine 16-Bit-Paralleltestschaltung,
die bei einem 16-Mega-DRAM verwendet wird; gemäß der vorlie
genden Erfindung wird der Datenausgabepfad durch Zugriff auf
16 Datenleitungen DBi/ gebildet (i=0 bis 15), acht erste
2-Bit-Komparatoren, von denen jeder zwei der Datenleitungen
empfängt und parallel an das Steuersignal ΦFTE angeschlos
sen ist, vier zweite 2-Bit-Komparatoren, die durch das Signal
ΦWTE gesteuert werden, vier Schalter (beispielsweise NMOS-
Transistoren) zur Umgehung der zweiten 2-Bit-Komparatoren,
vier Ausgangspuffer, die mit den ersten 2-Bit-Komparatoren
verbunden sind und durch das Signal ΦWTE gesteuert werden,
weitere vier Ausgangspuffer, die an die zweiten 2-Bit-Kompa
ratoren angeschlossen sind, und acht Ausgangsanschlußflächen,
die jeweils mit den Ausgangspuffern verbunden sind.
Bei dem Wafer-Test wird an die Eingangsanschlußfläche von
Fig. 1 die Spannung (Vcc + 3Vt) angelegt, wodurch das Signal
ΦWTE einen hohen Pegel annimmt, um den Paralleltestzustand
von Fig. 3 zu erreichen. Dann wird das Signal ΦFTE mit lo
gisch hohem Pegel angelegt, um die ersten 2-Bit-Komparatoren
zu treiben. Da die zweiten 2-Bit-Komparatoren mit dem Steuer
signal mit logisch niedrigem Pegel versorgt werden,
werden sämtliche zweite 2-Bit-Komparatoren nicht betrieben,
und sämtliche vier Schalter arbeiten, so daß die Ausgänge der
ersten 2-Bit-Komparatoren, die an die Schalter angeschlossen
sind, umgangen werden und an den Ausgangspuffer übertragen
werden. Daher werden sämtliche Ausgangssignale der ersten 2-
Bit-Komparatoren an die jeweiligen Ausgangspuffer übertragen,
so daß sämtliche Ausgangsanschlußflächen Daten erzeugen. Im
Gehäuse-Test wird jedoch die Eingangsanschlußfläche der
Steuereingangserzeugungsschaltung von Fig. 1 nicht mit einer
Spannung versorgt, und das Steuereingangssignal ΦWTE nimmt
einen logisch niedrigen Pegel an. Wird das Signal ΦFTE mit
logisch hohem Pegel angelegt, so werden die ersten 2-Bit-Kom
paratoren getrieben. Da das Steuereingangssignal ΦWTE mit
logisch niedrigem Pegel, welches an die zweiten 2-Bit-Kompa
ratoren angelegt wird, über den Invertierer einen logisch
hohen Pegel annimmt, werden in diesem Falle die zweiten 2-Bit-
Komparatoren sämtlich betrieben, und sämtliche vier Schalter
werden ausgeschaltet. Die an die ersten 2-Bit-Komparatoren
angeschlossenen Ausgangspuffer sind nicht aktiviert, da das
Steuereingangssignal ΦWTE auf logisch niedrigem Pegel liegt.
Daher erzeugen die Ausgangsanschlußflächen, die an die Aus
gangspuffer der ersten 2-Bit-Komparatoren angeschlossen sind,
die nicht aktiviert sind, keine Signale, so daß die Signale
nur durch die vier Ausgangsanschlußflächen weiter befördert
werden, die an die zweiten 2-Bit-Komparatoren angeschlossen
sind.
Wie voranstehend beschrieben ist die Prüfschaltung gemäß der
vorliegenden Erfindung, wie sie in Fig. 2 gezeigt ist, mit
den zweiten 2-Bit-Komparatoren zur Begrenzung der Anzahl der
Ausgangsanschlußflächen zur Weiterleitung der Daten und mit
Schaltern zur selektiven Umgehung der zweiten 2-Bit-Kompara
toren versehen, wodurch es ermöglicht wird, den Paralleltest
des Wafers und den Gehäuse-Test durchzuführen. Insbesondere
wird eine wesentlich verringerte Anzahl an Ausgangsstiften in
dem Gehäuse-Test verwendet, so daß die Anzahl gleichzeitig
prüfbarer Gehäuse wesentlich vergrößert wird. Darüber hinaus
geht in derselben Testschaltung das Steuersignal ΦWTE in dem
Wafer-Paralleltest automatisch zum logisch niedrigen Pegel
in dem Gehäuse-Test über, wodurch es möglich wird, den Gehäu
se-Test ohne zusätzliche Vorgänge durchzuführen.
Zwar zeigt die Ausführungsform von Fig. 2 eine Verringerung
der Anzahl der Ausgangsanschlußflächen auf vier, jedoch ist
es möglich, diese auf eins zu reduzieren. In diesem Fall sind
der zweite 2-Bit-Komparator und der Schalter sequentiell durch
die Anzahl der erforderlichen Stufen verbunden. Bei einer wei
teren Ausführungsform kann eine Byte/Wort-Breitspeichervor
richtung mit einer großen Anzahl an Eingangs/Ausgangs-Stif
ten (beispielsweise ×16 oder ×32) mit Mehrfachbit-Komparato
ren (beispielsweise 4-Bit- oder 8-Bit-Komparatoren, usw.) als
zweite Komparatoren vorgesehen sein, um so in dem Gehäuse-
Test die Anzahl der Testausgabestifte je nach Wunsch zu ver
ringern, so daß die Anzahl der gleichzeitig geprüften Gehäuse
wesentlich erhöht wird, bei beträchtlicher Verringerung der
Prüfkosten.
Zwar wurde die Erfindung insbesondere unter Bezug auf ihre
bevorzugte bestimmte Ausführungsform gezeigt und beschrieben,
jedoch wird es Fachleuten offensichtlich sein, daß insbeson
dere die voranstehend erwähnten Änderungen der Form und der
Einzelheiten vorgenommen werden können, ohne von dem Wesen
und Umfang der vorliegenden Erfindung abzuweichen.
Claims (7)
1. Paralleltestschaltung für einen Halbleiter-Speicherchip,
gekennzeichnet durch:
mehrere Datenausgabe-Bitleitungen;
mehrere erste Komparatoren zum Empfang von Daten von den vorgegebenen Datenwegleitungen;
eine erste Steuereingabeeinrichtung zum Steuern der ersten Komparatoren;
mehrere Ausgangspuffer, die jeweils das Ausgangssignal der ersten Komparatoren über Datenausgabewege empfangen, wobei mehrere Ausgangsanschlußflächen jeweils an die Ausgangs puffer angeschlossen sind;
zumindest eine Auswahleinrichtung zum wahlweisen Empfangen der Ausgangssignale der ersten Komparatoren, zur Erzeugung eines Ausgangssignals zu einem der Ausgangspuffer; und
eine Steuereinrichtung zum Steuern der Auswahleinrichtung und der Ausgangspuffer.
mehrere Datenausgabe-Bitleitungen;
mehrere erste Komparatoren zum Empfang von Daten von den vorgegebenen Datenwegleitungen;
eine erste Steuereingabeeinrichtung zum Steuern der ersten Komparatoren;
mehrere Ausgangspuffer, die jeweils das Ausgangssignal der ersten Komparatoren über Datenausgabewege empfangen, wobei mehrere Ausgangsanschlußflächen jeweils an die Ausgangs puffer angeschlossen sind;
zumindest eine Auswahleinrichtung zum wahlweisen Empfangen der Ausgangssignale der ersten Komparatoren, zur Erzeugung eines Ausgangssignals zu einem der Ausgangspuffer; und
eine Steuereinrichtung zum Steuern der Auswahleinrichtung und der Ausgangspuffer.
2. Paralleltestschaltung nach Anspruch 1, dadurch gekennzeich
net, daß die Auswahleinrichtung mehrere zweite Komparatoren
umfaßt, um selektiv die Ausgangssignale der ersten Kompara
toren zu vergleichen, sowie Schaltereinrichtungen, die kom
plementär mit den ersten Komparatoren aktiviert werden, um
die Ausgangspfade abzuschneiden, welche die Ausgänge der
zweiten Komparatoren verbinden.
3. Paralleltestschaltung nach Anspruch 1, dadurch gekennzeich
net, daß die Steuereinrichtung einen zweiten Steuereingang
mit den Steuerklemmen der Ausgangspuffer verbindet, wobei
das invertierte Signal des zweiten Steuereingangssignals
an die Steuerklemmen der zweiten Komparatoren angeschlos
sen ist.
4. Paralleltestschaltung nach Anspruch 2, dadurch gekennzeich
net, daß die Schalteinrichtungen NMOS-Transistoren umfas
sen, deren Gates an den zweiten Steuereingang angeschlos
sen sind.
5. Paralleltestschaltung nach Anspruch 2, dadurch gekennzeich
net, daß die zweiten Komparatoren Mehrfachbit-Komparatoren
sind.
6. Paralleltestschaltung nach Anspruch 3, dadurch gekennzeich
net, daß das zweite Steuereingangssignal direkt aus einer
extern angelegten Spannung während des Wafer-Paralleltests
erhalten wird, und daß das zweite Steuereingangssignal von
einer zusätzlichen Steuereingangserzeugungsschaltung erhal
ten wird, die in der Speichervorrichtung vorgesehen ist,
ohne die extern angelegte Spannung, während des Gehäuse-
Paralleltests.
7. Paralleltestschaltung nach Anspruch 6, dadurch gekennzeich
net, daß die Steuereingangserzeugungsschaltung umfaßt:
einen ersten NMOS-Transistor, der so zwischen eine Quellen spannung und einen Eingangsknoten geschaltet ist, daß ein Gate an die Quellenspannung angeschlossen ist;
einen ersten PMOS-Transistor, der so zwischen den Eingangs knoten und einen Ausgangsknoten geschaltet ist, daß ein Gate an die Quellenspannung angeschlossen ist;
einen zweiten NMOS-Transistor, dessen eine Klemme an den Ausgangsknoten und dessen Gate an die Quellenspannung an geschlossen ist;
einen dritten NMOS-Transistor, der so zwischen die andere Klemme des zweiten NMOS-Transistors und eine Massespannung geschaltet ist, daß ein Gate an die Quellenspannung ange schlossen ist;
eine Ausgangsklemme mit einer Pufferschaltung, die aus mehreren Invertierern besteht, die an den Ausgangsknoten angeschlossen sind;
eine Eingangsanschlußfläche zum Empfang der extern ange legten Spannung; und
einen vierten NMOS-Transistor, der so zwischen die Ein gangsanschlußfläche und den Eingangsknoten geschaltet ist, daß ein Gate mit der Eingangsanschlußfläche verbunden ist.
einen ersten NMOS-Transistor, der so zwischen eine Quellen spannung und einen Eingangsknoten geschaltet ist, daß ein Gate an die Quellenspannung angeschlossen ist;
einen ersten PMOS-Transistor, der so zwischen den Eingangs knoten und einen Ausgangsknoten geschaltet ist, daß ein Gate an die Quellenspannung angeschlossen ist;
einen zweiten NMOS-Transistor, dessen eine Klemme an den Ausgangsknoten und dessen Gate an die Quellenspannung an geschlossen ist;
einen dritten NMOS-Transistor, der so zwischen die andere Klemme des zweiten NMOS-Transistors und eine Massespannung geschaltet ist, daß ein Gate an die Quellenspannung ange schlossen ist;
eine Ausgangsklemme mit einer Pufferschaltung, die aus mehreren Invertierern besteht, die an den Ausgangsknoten angeschlossen sind;
eine Eingangsanschlußfläche zum Empfang der extern ange legten Spannung; und
einen vierten NMOS-Transistor, der so zwischen die Ein gangsanschlußfläche und den Eingangsknoten geschaltet ist, daß ein Gate mit der Eingangsanschlußfläche verbunden ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920006727A KR950001293B1 (ko) | 1992-04-22 | 1992-04-22 | 반도체 메모리칩의 병렬테스트 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4243592A1 true DE4243592A1 (de) | 1993-10-28 |
DE4243592C2 DE4243592C2 (de) | 2000-09-14 |
Family
ID=19332102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4243592A Expired - Lifetime DE4243592C2 (de) | 1992-04-22 | 1992-12-22 | Paralleltestschaltung für einen Halbleiter-Speicherchip |
Country Status (5)
Country | Link |
---|---|
US (1) | US5471480A (de) |
JP (1) | JP3093075B2 (de) |
KR (1) | KR950001293B1 (de) |
DE (1) | DE4243592C2 (de) |
GB (1) | GB2266381B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4441007A1 (de) * | 1993-11-17 | 1995-05-18 | Samsung Electronics Co Ltd | Multibit-Testschaltkreis einer Halbleiterspeichereinrichtung |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3293935B2 (ja) * | 1993-03-12 | 2002-06-17 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
JP3080847B2 (ja) * | 1994-10-05 | 2000-08-28 | 日本電気株式会社 | 半導体記憶装置 |
JP3734853B2 (ja) | 1995-06-27 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US5680544A (en) * | 1995-09-05 | 1997-10-21 | Digital Equipment Corporation | Method for testing an on-chip cache for repair |
KR100200916B1 (ko) * | 1995-11-16 | 1999-06-15 | 윤종용 | 웨이퍼 테스트 신호 발생기를 가지는 반도체 메모리 장치 |
KR0172347B1 (ko) * | 1995-12-23 | 1999-03-30 | 김광호 | 반도체 메모리장치의 병렬테스트 회로 |
US6111800A (en) * | 1997-12-05 | 2000-08-29 | Cypress Semiconductor Corporation | Parallel test for asynchronous memory |
DE19808664C2 (de) * | 1998-03-02 | 2002-03-14 | Infineon Technologies Ag | Integrierte Schaltung und Verfahren zu ihrer Prüfung |
KR100322525B1 (ko) * | 1998-03-23 | 2002-06-22 | 윤종용 | 출력드라이버를공유하는병렬비트테스트회로및이를이용한병렬비트테스트방법 |
KR100308191B1 (ko) * | 1998-05-28 | 2001-11-30 | 윤종용 | 빌트-인패럴테스트회로를구비한반도체메모리장치 |
US5982684A (en) * | 1998-05-28 | 1999-11-09 | Intel Corporation | Parallel access testing of a memory array |
KR100442696B1 (ko) * | 2001-12-19 | 2004-08-02 | 삼성전자주식회사 | 반도체 메모리 소자의 병렬 테스트 시스템 |
KR100459698B1 (ko) * | 2002-02-08 | 2004-12-04 | 삼성전자주식회사 | 병렬검사되는 개수를 증가시키는 반도체 소자의 전기적검사방법 |
KR100541048B1 (ko) | 2003-06-16 | 2006-01-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 테스트 방법 |
ITVA20050007A1 (it) * | 2005-02-08 | 2006-08-09 | St Microelectronics Srl | Circuito di distribuzione di un segnale di prova applicato su un pad di un dispositivo elettronico |
KR100819104B1 (ko) * | 2006-09-07 | 2008-04-03 | 삼성전자주식회사 | 병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트방법 |
KR100850208B1 (ko) | 2007-01-09 | 2008-08-04 | 삼성전자주식회사 | Pbt 장치 및 그 방법 |
KR20080080694A (ko) | 2007-03-02 | 2008-09-05 | 주식회사 하이닉스반도체 | 메모리장치의 병렬 테스트회로 및 병렬 테스트방법 |
US9288082B1 (en) * | 2010-05-20 | 2016-03-15 | Kandou Labs, S.A. | Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences |
KR20220037283A (ko) | 2020-09-17 | 2022-03-24 | 삼성전자주식회사 | 테스트 보드 및 이를 포함하는 반도체 소자 테스트 시스템 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4023015C1 (de) * | 1990-06-18 | 1991-12-19 | Samsung Electronics Co., Ltd., Suwon, Kr |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
JPS63104300A (ja) * | 1986-10-21 | 1988-05-09 | Fujitsu Ltd | 電圧判定回路 |
JPS63241791A (ja) * | 1987-03-27 | 1988-10-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
KR910005306B1 (ko) * | 1988-12-31 | 1991-07-24 | 삼성전자 주식회사 | 고밀도 메모리의 테스트를 위한 병렬리드회로 |
JP2790861B2 (ja) * | 1989-07-28 | 1998-08-27 | 沖電気工業株式会社 | 半導体記憶装置 |
JP2953737B2 (ja) * | 1990-03-30 | 1999-09-27 | 日本電気株式会社 | 複数ビット並列テスト回路を具備する半導体メモリ |
US5265100A (en) * | 1990-07-13 | 1993-11-23 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with improved test mode |
US5072137A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a clocked access code for test mode entry |
US5072138A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequential clocked access codes for test mode entry |
-
1992
- 1992-04-22 KR KR1019920006727A patent/KR950001293B1/ko not_active IP Right Cessation
- 1992-12-22 DE DE4243592A patent/DE4243592C2/de not_active Expired - Lifetime
- 1992-12-31 GB GB9227140A patent/GB2266381B/en not_active Expired - Lifetime
-
1993
- 1993-02-24 JP JP05035614A patent/JP3093075B2/ja not_active Expired - Fee Related
- 1993-04-22 US US08/050,779 patent/US5471480A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4023015C1 (de) * | 1990-06-18 | 1991-12-19 | Samsung Electronics Co., Ltd., Suwon, Kr |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4441007A1 (de) * | 1993-11-17 | 1995-05-18 | Samsung Electronics Co Ltd | Multibit-Testschaltkreis einer Halbleiterspeichereinrichtung |
DE4441007C2 (de) * | 1993-11-17 | 1998-07-30 | Samsung Electronics Co Ltd | Multibit-Testschaltkreis einer Halbleiterspeichereinrichtung |
Also Published As
Publication number | Publication date |
---|---|
GB2266381B (en) | 1995-11-08 |
KR950001293B1 (ko) | 1995-02-15 |
GB9227140D0 (en) | 1993-02-24 |
US5471480A (en) | 1995-11-28 |
JPH0689596A (ja) | 1994-03-29 |
JP3093075B2 (ja) | 2000-10-03 |
DE4243592C2 (de) | 2000-09-14 |
KR930022382A (ko) | 1993-11-24 |
GB2266381A (en) | 1993-10-27 |
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