DE10320518A1 - Schaltung und Verfahren zur Impedanzsteuerung eines Kontaktstellenabschlusses - Google Patents
Schaltung und Verfahren zur Impedanzsteuerung eines KontaktstellenabschlussesInfo
- Publication number
- DE10320518A1 DE10320518A1 DE10320518A DE10320518A DE10320518A1 DE 10320518 A1 DE10320518 A1 DE 10320518A1 DE 10320518 A DE10320518 A DE 10320518A DE 10320518 A DE10320518 A DE 10320518A DE 10320518 A1 DE10320518 A1 DE 10320518A1
- Authority
- DE
- Germany
- Prior art keywords
- impedance value
- iconni
- iconpi
- termination
- contact point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0298—Arrangement for terminating transmission lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Memory System (AREA)
Abstract
Die Erfindung bezieht sich auf eine Schaltung und ein Verfahren zur Steuerung der Impedanz eines Kontaktstellenabschlusses. DOLLAR A Erfindungsgemäß umfasst die Steuerschaltung einen ersten Eingang zur Eingabe eines variablen Impedanzwertes (CONPi, CONNi), einen zweiten Eingang zur Eingabe eines festen Impedanzwertes und eine Auswahlschaltung (300) zur Auswahl des festen Impedanzwertes oder des variablen Impedanzwertes (CONPi, CONNi) in Abhängigkeit eines Auswahlsignals (MRSi) und zum Ausgeben des ausgewählten Impedanzwertes (ICONPi, ICONNi) an eine Kontaktstellenabschlusseinheit (400), die eine Impedanz für den Kontaktstellenabschluss in Abhängigkeit vom ausgewählten Impedanzwert (ICONPi, ICONNi) zur Verfügung stellt. DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente.
Description
- Die Erfindung betrifft eine Schaltung und ein Verfahren zur Steuerung der Impedanz eines Kontaktstellenabschlusses, insbesondere für ein Halbleiterspeicherbauelement.
- CPUs, Halbleiterspeicherbauelemente und Gate-Arrays finden Anwendung in elektronischen Geräten wie Personalcomputern (PCs), Servern und Arbeitsstationen. In den meisten Fällen umfassen die Geräte Eingabeanschlüsse und zugehörige Schaltungen zur Eingabe von Signalen von einer externen Quelle sowie Ausgabeanschlüsse und zugehörige Schaltungen zur Ausgabe von Signalen an eine externe Quelle.
- Mit wachsender Integration und Geschwindigkeit bei elektronischen Geräten nimmt die Schwingungsweite bzw. Spitzenspannung von Schnittstellensignalen zwischen den Geräten notwendigerweise ab. Die Reduzierung der Schwingungsweite minimiert die Zeitverzögerung bei der Signalübertragung. Jedoch nimmt mit der Reduzierung der Schwingungsweite der Signale der Einfluss von externem Rauschen auf die Signale zu, und durch eine Fehlanpassung der Impedanz wird die Signalreflektion vom Empfangsanschluss zunehmend kritisch. Die Fehlanpassung der Impedanz kann von externem Rauschen, Versorgungssignaländerungen, Betriebstemperaturänderungen und Veränderungen im Herstellungsprozess hervorgerufen werden. Wenn eine Impedanzfehlanpassung auftritt, ist es schwierig, eine höhere Übertragungsgeschwindigkeit in Datenübertragungssystemen zu erzielen, und Ausgangsdaten von Ausgangsanschlüssen von Halbleiterspeicherbauelementen können variieren oder unzuverlässig sein, was zu einem Datenübertragungsfehler führen kann. Aus diesen Gründen sind Empfangsanschlüsse von Geräten mit einer Signalabschlussschaltung ausgeführt, die nachfolgend auch als chipintegrierter Abschluss bezeichnet wird, wodurch Impedanzfehlanpassungen vermindert werden. Solche Schaltungen zur Impedanzanpassung und damit in Beziehung stehende Schaltungen sind möglichst nahe an Eingabe-/Ausgabeanschlüssen des Gerätes angeordnet. Am Sendeende eines Datenübertragungssystems wird normalerweise ein Quellenabschluss verwendet, während am Empfangsende normalerweise ein paralleler Abschluss verwendet wird.
- Halbleiterspeicherbausteine wie beispielsweise DDR-SDRAMs (synchrone dynamische Doppeldatenraten-Speicher mit wahlfreiem Zugriff) wenden Abschlussschaltungen an, die mit Widerstandseinheiten mit festen Werten ausgeführt sind, wie in Fig. 1 dargestellt ist. Fig. 1 zeigt eine herkömmliche Anordnung einer Abschlussschaltung als Abschluss von Bondkontaktstellen bei einem integrierten Schaltungsbaustein (IC). Wie aus Fig. 1 ersichtlich ist, ist eine Mehrzahl von Eingangsanschlüssen PD1, PD2, PD3, . . . über jeweils eine von mehreren Abschlussschaltungen 10, 20, 30, . . . mit jeweils einem von mehreren Datenknoten RD1, RD2, RD3, . . . verbunden.
- Fig. 2 zeigt ein schematisches Schaltbild eines typischen Beispiels eines Abschlussschaltungsblocks BA1 aus Fig. 1. Die Abschlussschaltung 10 umfasst Widerstände R1 und R2, die mit dem Eingangsanschluss PD1 des Empfängers verbunden sind. Der Widerstand R1 ist mit einer Versorgungsspannung VDD verbunden, während der Widerstand R2 mit einer Massespannung VSS verbunden ist. Eine Eingangsschaltung, wie beispielsweise ein Eingangspuffer, kann mit dem Knoten RD1 parallel zur Abschlussschaltung 10 verbunden sein. Wenn die Abschlussschaltung 10 beispielsweise so ausgeführt ist, dass sie eine parallele Impedanzsumme mit einem Wert von 60 Ohm hat, sind die Werte der Widerstände R1 und R2 jeweils 120 Ohm.
- Die herkömmliche chipintegrierte Abschlussschaltung weist einen festen Widerstandwert auf, wie in Fig. 2 gezeigt, so dass der Impedanzwert nicht angepasst werden kann, um Veränderungen der Außenumgebung zu kompensieren. Eine variable Abschlussfunktion wird folglich durch diese Konfiguration nicht erzielt.
- Es ist Aufgabe der Erfindung, eine Schaltung und ein Verfahren zur Steuerung der Impedanz eines Kontaktstellenabschlusses anzugeben, welche verschiedene Abschlussbetriebsarten ermöglichen, wie eine solche mit festem Wert und eine solche mit variablem, von einer Selbstkalibrierungsschaltung gemessenem und festgelegtem Wert.
- Die Erfindung löst diese Aufgabe durch eine Steuerschaltung mit den Merkmalen des Patentanspruchs 1 oder 14 und durch ein Steuerverfahren mit den Merkmalen des Patentanspruchs 24 oder 35.
- Die erfindungsgemäße Schaltung und das erfindungsgemäße Verfahren ermöglichen verschiedene Abschlussbetriebsarten einschließlich einer Betriebsart mit einem vorprogrammierten festen Wert und Betriebsarten mit variablen Werten, die beispielsweise durch eine Selbstkalibrierungsschaltung gemessen und bestimmt werden. Zudem ermöglicht die Erfindung die Bereitstellung verschiedener Abschlusswerte innerhalb eines einzigen Gerätes. Dies ist insbesondere bei Geräten vorteilhaft, die verschiedene Belastungen für Adressen- und Datensignale haben, beispielsweise bei einer Ausführung mit einem gemeinsam genutzten Adressbus und einer Mehrzahl von lokalen Datenbussen.
- Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
- Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
- Fig. 1 ein Blockschaltbild einer herkömmlichen Festwert-Kontaktstellenabschlussschaltung,
- Fig. 2 ein schematisches Schaltbild eines Beispiels für eine Festwert-Abschlussschaltung auf Basis von Widerständen aus Fig. 1,
- Fig. 3 ein Blockschaltbild einer ersten erfindungsgemäßen Kontaktstellenabschlussschaltung,
- Fig. 4 ein Blockschaltbild einer zweiten erfindungsgemäßen Kontaktstellenabschlussschaltung,
- Fig. 5 ein schematisches Schaltbild einer Selbstkalibrierungseinheit für die Kontaktstellenabschlussschaltungen aus Fig. 3 und 4,
- Fig. 6-1 ein schematisches Schaltbild einer ersten Multiplexereinheit für die Kontaktstellenabschlussschaltungen aus Fig. 3 und 4,
- Fig. 6-2 ein schematisches Schaltbild eines Durchlassgatters für die Multiplexereinheit von Fig. 6-1,
- Fig. 6-3 ein schematisches Schaltbild einer erfindungsgemäßen Auswahlschalteinheit auf Basis von Schmelzsicherungen für die Multiplexereinheit von Fig. 6-1,
- Fig. 7 ein schematisches Schaltbild einer Kontaktstellenabschlusseinheit für die Schaltungen aus Fig. 3 und 4,
- Fig. 8 ein Blockschaltbild einer zweiten Multiplexereinheit für die Kontaktstellenabschlussschaltung aus Fig. 4,
- Fig. 9 ein schematisches Schaltbild der zweiten Multiplexereinheit für die Kontaktstellenabschlussschaltung aus Fig. 4,
- Fig. 10-1 und 10-2 jeweils ein Blockschaltbild eines Einheitsmultiplexers aus Fig. 9 und
- Fig. 11 eine Tabelle, welche die Betriebsweise der zweiten Multiplexereinheit für die Kontaktstellenabschlussschaltung aus Fig. 4 repräsentiert.
- Fig. 3 zeigt ein Blockschaltbild eines ersten Ausführungsbeispiels für eine erfindungsgemäße chipintegrierte Abschlussschaltung in einem integrierten Schaltungsbaustein. Wie aus Fig. 3 ersichtlich ist, umfasst der integrierte Schaltkreischip (IC-Chip) eine Selbstkalibrierungseinheit 100, einen Steuersignalgenerator 200, eine Multiplexereinheit 300 mit jeweils N Multiplexerkomponenten 300-1 bis 300-N, eine Kontaktstellenabschlussschaltung 400 mit Kontaktstellenabschlussschaltungskomponenten 400-1 bis 400-N und einen externen Anschluss ZQPAD, der mit einem externen Widerstand Rext verbunden ist.
- Die Selbstkalibrierungseinheit 100 hat einen Eingang, der mit dem Anschluss ZQPAD verbunden ist, und erzeugt in Abhängigkeit von einem über den Anschluss ZQPAD empfangenen Signal eine Mehrzahl von ersten Selbstkalibrierungssignalen CONPi und eine Mehrzahl von zweiten Selbstkalibrierungssignalen CONNi, wobei i eine natürliche Zahl von 1 bis n ist. Der Steuersignalgenerator 200 empfängt eine Mehrzahl von Steuereingangssignalen IN und erzeugt in Abhängigkeit davon Betriebsauswahlsignale MRSi, wobei i eine natürliche Zahl von 1 bis m ist. Die Betriebsartauswahlsignale MRSi werden von der Multiplexereinheit 300 dazu verwendet, aus einer Mehrzahl von Abschlussbetriebsarten auszuwählen.
- Die jeweilige Multiplexereinheit 300 empfängt als Eingangssignale die Betriebsauswahlsignale MRSi, die Mehrzahl von ersten Selbstkalibrierungssignalen CONPi und die Mehrzahl von zweiten Selbstkalibrierungssignalen CONNi. Als Reaktion gibt die Multiplexereinheit 300 eine Mehrzahl von ersten Kontaktstellenabschlusssteuersignalen ICONPi und eine Mehrzahl von zweiten Kontaktstellenabschlusssteuersignalen ICONNi aus, wobei i eine natürliche Zahl von 1 bis n ist. Im dargestellten Ausführungsbeispiel empfängt eine erste Multiplexerkomponente 300-1 das Betriebsartauswahlsignal MRS1, ein erstes Selbstkalibrierungssignal CONP1 und ein zweites Selbstkalibrierungssignal CONN1 und erzeugt als Ausgangssignale ein erstes Kontaktstellenabschlusssteuersignal ICONP1 und ein zweites Kontaktstellenabschlusssteuersignal ICONN1. Analog empfangen bzw. erzeugen die zweiten bis N-ten Multiplexerkomponenten 300-2 bis 300-N entsprechende Eingangs- bzw. Ausgangssignale MRSi, CONPi, CONNi bzw. ICONPi, ICONNi. Die Kontaktstellenabschlussschaltungskomponenten 400-1 bis 400-N stellen für jeden zugehörigen Eingabe- oder Ausgabeanschluss einen Kontaktstellenabschluss in Abhängigkeit von den erzeugten Kontaktstellenabschlusssteuersignalen ICONPi und ICONNi zur Verfügung.
- Nachfolgend werden die Funktion jedes Schaltungsblocks und die Funktion der Schaltungen aus Fig. 3 und 4 ausführlich erklärt.
- Fig. 4 zeigt ein Blockschaltbild eines zweiten Ausführungsbeispiels für eine erfindungsgemäße chipintegrierte Abschlussschaltung. Die Struktur des zweiten Ausführungsbeispiels aus Fig. 4 ist ähnlich zur Struktur des ersten Ausführungsbeispiels aus Fig. 3, außer dass das zweite Ausführungsbeispiel zusätzlich zur ersten Multiplexereinheit 300 eine zweite Multiplexereinheit 500 umfasst. Beim zweiten Ausführungsbeispiel behandelt die erste Multiplexereinheit 300 die Auswahl von Abschlusswerten für Datenleitungen DQ, während die zweite Multiplexereinheit 500 die Auswahl von Abschlusswerten für Adressleitungen ADDR behandelt. Diese Ausführung ist für Kontaktstellenabschlüsse in Schaltungen verwendbar, die einen Adressbus und einen Datenbus umfassen, da es möglich ist, dass ein Ladevorgang auf dem Adressbus sich vom Ladevorgang auf dem Datenbus deutlich unterscheidet, beispielsweise wenn der Adressbus von einer Mehrzahl von Einheiten gemeinsam benutzt wird und der Datenbus eine direkte lokale Verbindung zwischen Einheiten ist.
- Im zweiten Ausführungsbeispiel von Fig. 4 ist die Funktionalität der ersten Multiplexereinheit 300 die gleiche wie bei der Multiplexereinheit 300 aus Fig. 3, außer dass die Betriebsartauswahlsignale MRS, die in die erste Multiplexereinheit 300 eingegeben werden, speziell erste Betriebsartauswahlsignale für einen Datenbusabschluss MRS_DQ1 sind und dass die Ausgangssignale der Multiplexereinheit 300 in Form von ersten DQ-Kontaktstellenabschlusssteuersignalen ICONPi und zweiten DQ- Kontaktstellenabschlusssteuersignalen ICONNi einer Datenbus-DQ- Kontaktstellenabschlusseinheit 400 zur Verfügung gestellt werden.
- In die zweite Multiplexereinheit 500 werden die Mehrzahl von ersten DQ- Kontaktstellenabschlusssteuersignalen ICONPi und zweiten DQ- Kontaktstellenabschlusssteuersignalen ICONNi und zweite Betriebsartauswahlsignale MRS_ADDRi für einen Adressbusabschluss eingegeben und als Reaktion gibt sie eine Mehrzahl von ersten Kontaktstellenabschlusssteuersignalen ICONPAi und von zweiten Kontaktstellenabschlusssteuersignalen ICONNAi für einen Adressbus ADDR ab. Die ersten und zweiten ADDR-Kontaktstellenabschlusssteuersignale ICONPAi und ICONNAi werden einer ADDR-Kontaktstellenabschlusseinheit 600 zugeführt.
- Beim zweiten Ausführungsbeispiel gemäß Fig. 4 schließt die DQ- Kontaktstellenabschlusseinheit 400 die einzelnen Datenbussignalleitungen mit einem ersten Abschlusswert ab, während die ADDR- Kontaktstellenabschlusseinheit 600 die einzelnen Adressbussignalleitungen mit einem zweiten Abschlusswert abschließt. Je nach Anwendung können der erste und der zweite Abschlusswert unterschiedlich oder gleich sein. Die dargestellte Ausführung ist in gleicher Weise für andere IC-Konfigurationen anwendbar, die eine Mehrzahl von Signalen mit unterschiedlichen Abschlusseigenschaften benutzen, und ist nicht auf Datensignale und Adressensignale begrenzt.
- Fig. 5 zeigt ein schematisches Schaltbild eines Beispiels für die Selbstkalibrierungseinheit 100 aus Fig. 3 und 4. Die Selbstkalibrierungseinheit 100 führt eine Selbstkalibrierungssteuerfunktion aus und umfasst eine erste Selbstkalibrierungssteuerschaltung 110, eine zweite Selbstkalibrierungssteuerschaltung 120, einen Referenzspannungsgenerator 130, einen ersten Komparator 140, einen ersten Aufwärts-/Abwärtszähler 150, der die Mehrzahl der ersten Selbstkalibrierungssignale CONPi zur Steuerung der Selbstkalibrierungsfunktion erzeugt, einen zweiten Komparator 142 und einen zweiten Aufwärts-/Abwärtszähler 152, der die Mehrzahl der zweiten Selbstkalibrierungssignale CONNi zur Steuerung der Selbstkalibrierungsfunktion erzeugt. Anfänglich arbeitet die zweite Selbstkalibrierungssteuerschaltung 120 gefolgt vom Betrieb der ersten Selbstkalibrierungssteuerschaltung 110.
- Die Funktion der Selbstkalibrierungseinheit 100 wird nun anhand eines Beispiels erklärt. Es sei angenommen, dass der Widerstandswert des externen, mit dem Kalibrierungsanschluss ZQPAD verbundenen Widerstands Rext 140 Ohm ist. Um für eine Impedanzanpassung einen Widerstandswert von 70 Ohm zu erhalten, vergleicht der erste Komparator 140 die Spannung am Anschluss ZQPAD mit einer Spannung Vha1, die vom Referenzspannungsgenerator 130 erzeugt wird, und gibt ein Zählsignal UP1/DOWN1 aus. Das Zählsignal UP1/DOWN1 wird dem ersten Aufwärts-/Abwärtszähler 150 zugeführt. Der erste Aufwärts-/Abwärtszähler 150 gibt die Mehrzahl der ersten Selbstkalibrierungssignale CONPi aus, die PMOS-Transistoren PM11 bis PM1n und PM1 bis PMn in der ersten und zweiten Selbstkalibrierungssteuerschaltung 110 und 120 aktivieren bzw. deaktivieren.
- Wenn ein erstes der ersten Selbstkalibrierungssignale CONP1 einen niedrigen Logikwert hat, wird der erste PMOS-Transistor PM1 in der ersten Selbstkalibrierungssteuerschaltung 110 aktiviert und ein zugehöriger Widerstand RP1 wird mit der Versorgungsspannung VDD verbunden und zum Erzeugen eines Abschlusses mit dem passenden Abschlusswert für die Selbstkalibrierung benutzt. Wenn ein zweites der ersten Selbstkalibrierungssignale CONP2 einen hohen Logikwert hat, wird der zweite PMOS-Transistor PM2 in der ersten Selbstkalibrierungssteuerschaltung 110 deaktiviert und ein zugehöriger Widerstand RP2 wird von der Versorgungsspannung VDD getrennt und nicht zum Erzeugen eines Abschlusswertes für die Selbstkalibrierung benutzt. Die Transistoren PM11 bis PM1n der zweiten Selbstkalibrierungssteuerschaltung 120 werden gleichfalls in Abhängigkeit von den ersten Selbstkalibrierungssignalen CONPi aktiviert bzw. deaktiviert.
- Wenn die Spannung am Anschluss ZQPAD mit der vom Referenzspannungsgenerator 130 erzeugten Spannung Vha1 übereinstimmt, gibt der erste Aufwärts-/Abwärtszähler 150 ein Ende-Signal END an den zweiten Komparator 142 aus. Dadurch wird der zweite Komparator 142 aktiviert und vergleicht den von der ersten Selbstkalibrierungssteuerschaltung 110 erzeugten Spannungswert mit dem Spannungswert am Anschluss ZQPAD und gibt ein Zählsignal UP2/DOWN2 aus, das in den zweiten Aufwärts-/Abwärtszähler 152 eingegeben wird. Der zweite Aufwärts- /Abwärtszähler 152 gibt die Mehrzahl der veränderbaren Steuersignale CONNi aus, welche die Aktivierung von NMOS-Transistoren NM1 bis NMn in der ersten Selbstkalibrierungssteuerschaltung 110 steuern.
- Wenn ein erstes der zweiten Selbstkalibrierungssignale CONN1 einen hohen Logikwert hat, wird der erste NMOS-Transistor NM1 aktiviert und ein zugehöriger Widerstand RN1 wird mit der Massespannung VSS verbunden und zum Erzeugen eines Abschlusses mit dem passenden Abschlusswert für die Selbstkalibrierung benutzt. Wenn ein zweites der zweiten Selbstkalibrierungssignale CONN2 einen niedrigen Logikwert hat, wird der zweite NMOS-Transistor NM2 deaktiviert und ein zugehöriger Widerstand RP2 ist nicht mit der Massespannung VSS verbunden und deshalb nicht Teil des erzeugten Abschlusswertes. Die jeweiligen Selbstkalibrierungssignale CONPi und CONNi werden den entsprechenden Multiplexereinheiten 300 und 500 zugeführt, wie in den Fig. 3 und 4 dargestellt.
- Fig. 6-1 zeigt ein schematisches Schaltbild eines Beispiels für die Multiplexereinheit 300 aus Fig. 3 und 4. Die Multiplexereinheit 300 empfängt die Betriebsartauswahlsignale MRS_DQi vom Steuersignalgenerator 200 und die Mehrzahl der Selbstkalibrierungssignale CONPi und CONNi von der Selbstkalibrierungseinheit 100 und gibt als Reaktion die Mehrzahl von ersten und zweiten Kontaktstellenabschlusssteuersignalen CONPi und ICONNi aus, wobei i eine natürliche Zahl von 1 bis n ist.
- Die einzelnen Komponenten 300-1 bis 300-N der Multiplexereinheit 300, beispielsweise die erste Multiplexerkomponente 300-1, umfassen jeweils eine erste und eine zweite Multiplexerunterkomponente 300-1A und 300-1 B. Die erste Multiplexerkomponente 300-1 empfängt die Betriebsartauswahlsignale MRS_DQ1 und die Selbstkalibrierungssignale CONP1 und CONN1 und gibt die Kontaktstellenabschlusssteuersignale ICONP1 und ICONN1 aus. Wie aus Fig. 6-1 ersichtlich ist, können die Betriebsartauswahlsignale MRS_DQ1 vier Signale umfassen, beispielsweise MRS_DQ1, MRS_DQ2, MRS_DQ3 und MRS_DQ4. Zu einem bestimmten Zeitpunkt ist jeweils nur eines der Betriebsartauswahlsignale MRS_DQn aktiv und als Reaktion wird ein zugehöriges Durchlassgatter PG1 bis PGn aktiviert und überträgt ein an seinen Eingang angekoppeltes Signal.
- Ein Beispiel eines Durchlassgatters PG1 ist in Fig. 6-2 dargestellt. Das Durchlassgatter PGi umfasst ein CMOS-Transistorpaar TG, das von einem Auswahlsignal MRS_DQ1 getrieben wird, und einen Inverter INV, der wie dargestellt zwischen die Gate-Anschlüsse des CMOS-Transistorpaars TG eingeschleift ist. Das Durchlassgatter PGi lässt ein Eingangssignal IN als Ausgangssignal OUT passieren, wenn es vom Auswahlsignal MRS_DQ1 aktiviert wird.
- Ist das erste Betriebsartauswahlsignal MRS_DQ1 aktiv, dann wird das erste Durchlassgatter PG1 aktiv und überträgt ein Ausgangssignal einer ersten Auswahlschaltung 312. Beim dargestellten Ausführungsbeispiel ist das Ausgangssignal der ersten Auswahlschaltung 312 in Abhängigkeit vom Schaltzustand eines Schalters SW1 der Auswahlschaltung 312auf einen niedrigen oder einen hohen Logikwert vorbestimmt. Dieser Wert bestimmt den Wert eines ersten Bits eines ersten Vorgabewertes des ersten Kontaktstellenabschlusssteuersignals ICONP1.
- Ist das zweite Betriebsartauswahlsignal MRS_DQ2 aktiv, dann wird das zweite Durchlassgatter PG2 aktiv und überträgt ein Ausgangssignal einer zweiten Auswahlschaltung 313. Beim dargestellten Ausführungsbeispiel ist das Ausgangssignal der zweiten Auswahlschaltung 313 in Abhängigkeit vom Schaltzustand eines Schalters SW2 der Auswahlschaltung 313 auf einen niedrigen oder einen hohen Logikwert vorbestimmt. Dieser Wert bestimmt den Wert eines ersten Bits eines zweiten Vorgabewertes des ersten Kontaktstellenabschlusssteuersignals ICONP1.
- Ist das dritte Betriebsartauswahlsignal MRS_DQ3 aktiv, dann wird das dritte Durchlassgatter PG3 aktiv und überträgt bei diesem Ausführungsbeispiel ein erstes Bit des ersten, von der Selbstkalibrierungseinheit 100 erzeugten Selbstkalibrierungssignals CONP1. Das erste Bit des ersten Selbstkalibrierungssignals CONP1 wird dann zum Ausgang des dritten Durchlassgatters PG3 übertragen und wird zum ersten Bit des ersten Kontaktstellenabschlusssteuersignals ICONP1. Auf diese Weise kann durch Benutzung der Selbstkalibrierungsfunktion das erste Selbstkalibrierungssignal CONP1 in Abhängigkeit vom Wert, der von der Selbstkalibrierungseinheit 100 bestimmt wird, automatisch verändert werden.
- Ist das vierte Betriebsartauswahlsignal MRS_DQ4 aktiv, dann wird bei diesem Ausführungsbeispiel ein hoher Spannungswert, beispielsweise der Versorgungsspannungswert VDD, übertragen und wird zum ersten Bit des ersten Kontaktstellenabschlusssteuersignals ICONP1. Auf diese Weise kann durch diese Auswahl das erste Bit des ersten Kontaktstellenabschlusssteuersignals ICONP1 auf einen festen hohen Logikwert gelegt werden. Diese Einstellung kann für eine Deaktivierungsbetriebsart bei der erfindungsgemäßen Abschlussausführung verwendet werden. Vorausgesetzt, dass die Signale ICONPi zu einer Widerstandsbank in einer ersten Kontaktstellenabschlusseinheit mit PMOS-Gattern wie in Fig. 7 dargestellt, übertragen werden, und unter der Voraussetzung, dass die aktuelle Betriebsart eine Deaktivierungsbetriebsart ist, werden dann alle Widerstände DRP1 bis DRPn der Widerstandsbank von der Versorgungsspannung VDD getrennt und der Abschluss ist deaktiviert.
- Die Funktionsweise der zweiten Multiplexerunterkomponente 300-1 B ist ähnlich wie die Funktionsweise der ersten Multiplexerunterkomponente 300-1A, mit der Ausnahme der Funktionsweise für das Betriebsartauswahlsignal MRS_DQ4. Vorausgesetzt, dass das erste oder das zweite Betriebsartauswahlsignal MRS_DQ1 oder MRS_DQ2 aktiviert ist, empfängt dann das zweite Kontaktstellenabschlusssteuersignal ICONNi den Wert, der in Abhängigkeit von den Schaltzuständen der Schalter SW1 oder SW2 in den Auswahlschaltungen 314 oder 315 programmiert wird. Vorausgesetzt, dass das dritte Betriebsartauswahlsignal MRS_DQ3 aktiviert ist, empfängt dann das zweite Kontaktstellenabschlusssteuersignal ICONNi einen Wert, der vom Selbstkalibrierungssignal CONNi bestimmt wird.
- Ist das vierte Betriebsartauswahlsignal MRS_DQ4 aktiv, dann wird ein viertes Durchlassgatter PG4 aktiviert und überträgt einen Massespannungswert VSS als erstes Bit des zweiten Kontaktstellenabschlusssteuersignals ICONN1. Auf diese Weise kann durch diese Auswahl das erste Bit des zweiten Kontaktstellenabschlusssteuersignals ICONN1 auf einen festen niedrigen Logikwert gelegt werden. Diese Einstellung kann für eine Deaktivierungsbetriebsart bei der erfindungsgemäßen Abschlussausführung verwendet werden. Vorausgesetzt, dass die Signale ICONNi zu einer Widerstandsbank in der ersten Kontaktstellenabschlusseinheit mit NMOS-Gattern, wie in Fig. 7 dargestellt, übertragen werden, und unter der Voraussetzung, dass die aktuelle Betriebsart eine Deaktivierungsbetriebsart ist, werden dann alle Widerstände DRN1 bis DRNn der Widerstandsbank von der Massespannung VSS getrennt und der Abschluss ist deaktiviert.
- Fig. 6-3 zeigt ein schematisches Schaltbild einer möglichen Ausführungsform der Auswahlschaltungen 312 bis 315 aus Fig. 6-1. Jede der Auswahlschaltungen erzeugt ein Ausgangssignal OUT und umfasst einen PMOS-Transistor PQ1, optional können auch NMOS-Transistoren benutzt werden, eine Schmelzsicherung F1, eine Zwischenspeicherschaltung L1 mit einem ersten und einem zweiten Inverter IN1 und IN2, und einen dritten Inverter IN3. Ein Einschaltsignal POWERUP wird durch Anlegen von Leistung an den IC von einer Massespannung auf eine Versorgungsspannung VDD gelegt. Ist die Sicherung F1 nicht durchtrennt, dann ist ein Drain-Knoten des PMOS-Transistors PQ1 auf einem niedrigen Logikwert. Die Zwischenspeicherschaltung L1 speichert einen niedrigen Logikwert und gibt einen hohen Logikwert aus und der . Inverter IN3 gibt das Ausgangssignal OUT mit einem niedrigen Logikwert aus. Ist die Sicherung F1 durchtrennt, dann ist der Drain-Knoten des PMOS-Transistors PQ1 auf einem hohen Logikwert, entsprechend einer Anfangsspannung VSS des Einschaltsignals POWERUP. Die Zwischenspeicherschaltung L1 speichert einen hohen Logikwert und gibt einen niedrigen Logikwert aus und der Inverter IN3 gibt das Ausgangssignal OUT mit einem hohen Logikwert aus. Das Ausgangssignal OUT wird dann als erstes oder zweites Kontaktstellenabschlusssteuersignal ICONPi oder ICONNi entsprechend einem Zustand des ersten oder zweiten Betriebsartauswahlsignals MRS_DQ1 oder MRS_DQ2 übertragen. Auf diese Weise können die ersten oder zweiten Kontaktstellenabschlusssteuersignale ICONPi und ICONNi entsprechend den Zuständen der Sicherungen F1 auf den ersten oder den zweiten Vorgabewert gesetzt werden. Bei alternativen Ausführungsformen können andere Ausführungen der Auswahlschaltungen benutzt werden, beispielsweise Metallschicht-Umschaltschaltungen, Kontaktstellenbondschaltungen oder ähnliche. Die Anzahl an voreingestellten Betriebsarten mit festen Werten kann in Abhängigkeit von der Anzahl von möglichen Betriebsartauswahlsignalen MRS_DQ1 variieren.
- Fig. 7 zeigt ein schematisches Schaltbild eines Beispiels der Kontaktstellenabschlusseinheit 400, 600 aus Fig. 3 und 4. Die Kontaktstellenabschlusseinheit 400 umfasst individuelle Kontaktstellenabschlussschaltungen 400-1 bis 400-N, die jeweils einem Anschluss PD1 bis PDk zugeordnet sind, wobei k die Anzahl der Anschlüsse bzw. Kontaktstellen ist.
- Die Kontaktstellenabschlussschaltung 400-1 empfängt die ersten und zweiten Kontaktstellenabschlusssteuersignale ICONPi und ICONNi in Form von binären Signalen. Die ersten Kontaktstellenabschlusssteuersignale ICONPi sind mit Gate-Anschlüssen der PMOS-Transistoren PM1 bis PMn verbunden und die zweiten Kontaktstellenabschlusssteuersignale ICONNi sind mit Gate-Anschlüssen der NMOS-Transistoren NM1 bis NMn verbunden. Entsprechend dem logischen Wert der Kontaktstellenabschlusssteuersignale ICONPi und ICONNi werden die Widerstände DRP1 bis DRPn und DRN1 bis DRNn selektiv aktiviert bzw. deaktiviert und die aktivierten Widerstände werden zum Abschließen des Signals am zugehörigen Anschluss PD1 benutzt.
- Die Kontaktstellenabschlussschaltungen 400-1 bis 400-N umfassen jeweils eine Mehrzahl von variablen Abschlusseinheiten 400-11 bis 400-1N. Die variablen Abschlusseinheiten 400-11 bis 400-1N sind jeweils mit einem gemeinsamen Knoten Nod1 bis Nodn verbunden, die wiederum jeweils mit dem zugehörigen Anschluss PD1 verbunden sind. Jede der variablen Abschlusseinheiten 400-11 bis 400-1N umfasst den PMOS- Transistor PMn, den NMOS-Transistor NMn und die Widerstände DRPn und DRNn, die jeweils zwischen dem Anschluss PDn und der Versorgungsspannung VDD sowie der Massespannung VSS eingeschleift sind. Bei der dargestellten Ausführungsform haben die sich entsprechenden Bits der Kontaktstellenabschlusssteuersignale ICONP1 und ICONN1 entgegengesetzte logische Werte, so dass beide Abschlusswiderstände in einem bestimmten Paar einer variablen Abschlusseinheit, d. h. die Widerstände DRP1 und DRN1 der Einheit 400-11, gemeinsam aktiviert oder deaktiviert sind. Jedoch können bei bestimmten Anwendungen die Kontaktstellenabschlusssteuersignale ICONP1 und ICONN1 optional voneinander unabhängige, niedrige oder hohe Logikwerte haben.
- Bei einer möglichen Ausführungsform der Erfindung sind die Werte der Widerstände DRP2 und DRN2 in der variablen Abschlusseinheit 400-12 doppelt so groß wie die Werte der Widerstände DRP1 und DRN1 der variablen Abschlusseinheit 400-11. Analog sind die Werte der Widerstände DRP3 und DRN3 in der variablen Abschlusseinheit 400-13 doppelt so groß wie die Werte der Widerstände DRP2 und DRN2 der variablen Abschlusseinheit 400-12. Im Hinblick auf diese Kombination von Widerstandswerten können in Abhängigkeit von den binären Werten der Kontaktstellenabschlusssteuersignale ICONP1 und ICONN1 eine Vielzahl von Kombinationen von Widerstandswerten hergestellt werden.
- Es sei beispielsweise vorausgesetzt, dass die Widerstandswerte der Widerstände DRP1 und DRN1 in der variablen Abschlusseinheit 400-11 60 Ohm und die Werte der Widerstände DRP2 und DRN2 in der variablen Abschlusseinheit 400-12 120 Ohm betragen. Wenn nur das erste Bit des ersten Kontaktstellenabschlusssteuersignals ICONP1 einen niedrigen Logikwert hat und nur das erste Bit des zweiten Kontaktstellenabschlusssteuersignals ICONN1 einen hohen Logikwert hat, wird nur eine der variablen Abschlusseinheiten, nämlich die Einheit 400-11, zur Erzeugung des Abschlusses benutzt. Der Abschlusswiderstand des Anschlusses PD1 hat dann nämlich eine Parallelsumme von 30 Ohm ( = 1/((1/60) + (1/60))). Analog ergibt sich, wenn nur das zweite Bit des ersten Kontaktstellenabschlusssteuersignals ICONP2 einen niedrigen Logikwert hat und nur das zweite Bit des zweiten Kontaktstellenabschlusssteuersignals ICONN2 einen hohen Logikwert hat, d. h. es wird nur eine der variablen Abschlusseinheiten, nämlich die Einheit 400-12, zur Erzeugung des Abschlusses benutzt, der Abschlusswiderstand des Anschlusses PD1 durch eine Parallelsumme von 60 Ohm ( = 1/((1/120)+(1/120))). Analog ergibt sich, wenn nur das erste und das zweite Bit der ersten Kontaktstellenabschlusssteuersignale ICONP1 und ICONP2 einen niedrigen Logikwert haben und nur das erste und das zweite Bit der zweiten Kontaktstellenabschlusssteüersignale ICONN1 und ICONN2 einen hohen Logikwert haben, d. h. es werden nur zwei der variablen Abschlusseinheiten, nämlich die Einheiten 400-11 und 400-12, zur Erzeugung des Abschlusses benutzt, der Abschlusswiderstand des Anschlusses PD1 durch eine Parallelsumme von 20 Ohm ( = 1/((1/60) + (1/60) + (1/120) + (1/120))).
- Die zweite Kontaktstellenabschlusseinheit 600 aus Fig. 4 kann ähnlich wie die erste Kontaktstellenabschlusseinheit 400 ausgeführt sein, mit der Ausnahme, dass die zweite Kontaktstellenabschlusseinheit 600 erste und zweite ADDR-Kontaktstellenabschlusssteuersignale ICONPAi und ICONNAi von der zweiten Multiplexereinheit 500 empfängt. Die Funktionsweise der zweiten Kontaktstellenabschlusseinheit 600 ist ähnlich zur Funktionsweise der ersten Kontaktstellenabschlusseinheit 400.
- Fig. 8 zeigt ein Blockschaltbild der zweiten Multiplexereinheit 500 aus Fig. 4. Die zweite Multiplexereinheit 500 umfasst einen ersten "Slave- Multiplexer" 510 und einen zweiten Slave-Multiplexer 520. Die Eingangssignale des ersten Slave-Multiplexers 510 umfassen die zweiten Betriebsartauswahlsignale MRS_ADDRi und die Mehrzahl der ersten Kontaktstellenabschlusssteuersignale ICONPi, die von der ersten Multiplexereinheit 300 erzeugt werden. Als Reaktion gibt der erste Slave- Multiplexer 510 die ersten Adresskontaktstellenabschlusssteuersignale ICONPAi aus, wobei i eine natürliche Zahl von 1 bis n ist. Die Eingangssignale des zweiten Slave-Multiplexers 520 umfassen die zweiten Betriebsartauswahlsignale MRS_ADDRi und die Mehrzahl der zweiten Kontaktstellenabschlusssteuersignale ICONNi, die von der ersten Multiplexereinheit 300 erzeugt werden. Als Reaktion gibt der zweite Slave- Multiplexer 520 die zweiten Adresskontaktstellenabschlusssteuersignale ICONNAi aus, wobei i eine natürliche Zahl von 1 bis n ist.
- Fig. 9 zeigt ein schematisches Schaltbild der zweiten Multiplexereinheit 500 aus Fig. 4 und 8. Die zweite Multiplexereinheit 500 umfasst den ersten und den zweiten Slave-Multiplexer 510 und 520. Der erste Slave- Multiplexer 510 gibt die Mehrzahl der ersten Adressenkontaktstellenabschlusssteuersignale ICONPAi zum Steuern der PMOS-Transistoren PMn in der zweiten Kontaktstellenabschlusseinheit 600 von Fig. 4 aus. Der zweite Slave-Multiplexer 520 gibt die Mehrzahl der zweiten Adressenkontaktstellenabschlusssteuersignale ICONNAi zum Steuern der NMOS-Transistoren NMn in der zweiten Kontaktstellenabschlusseinheit 600 von Fig. 4 aus.
- Der erste Slave-Multiplexer 510 umfasst eine Mehrzahl von Einheitsmultiplexern 510a bis 510e. Es wird für eine anschauliche Erläuterung eine Anzahl von fünf Einheitsmultiplexern angenommen. Die fünf ersten, von der ersten Multiplexereinheit 300 erzeugten Datenkontaktstellenabschlusssteuersignale ICONP1 bis ICONP5 sind mit den Einheitsmultiplexern 510a bis 510e im ersten Slave-Multiplexer 510 über Leitungen L1 bis L5 entsprechend einer verschobenen Verbindungsausführung verbunden. D. h. ein Eingabeanschluss O des ersten Einheitsmultiplexers 510a ist mit der Leitung L1 verbunden, ein Eingabeanschluss O des zweiten Einheitsmultiplexers 510b ist mit der Leitung L2 verbunden, ein Eingabeanschluss O des dritten Einheitsmultiplexers 510c ist mit der Leitung L3 verbunden usw. Da der erste Slave-Multiplexer 510 den Betrieb von PMOS-Transistoren steuert, sind Eingangsanschlüsse P und Q des Einheitsmultiplexers 510a und ein Eingangsanschluss Q des Einheitsmultiplexers 510b mit einem hohen Logikpegel durch die Versorgungsspannung VDD verbunden.
- Die zweiten, von der ersten Multiplexereinheit 300 erzeugten Datenkontaktstellenabschlusssteuersignale ICONN1 bis ICONN5 sind mit den Einheitsmultiplexern 520a bis 520e im zweiten Slave-Multiplexer 520 über die Leitungen L11 bis L55 entsprechend einer verschobenen Verbindungsausführung verbunden. D. h. ein Eingabeanschluss O des ersten Einheitsmultiplexers 520a ist mit der Leitung L11 verbunden, ein Eingabeanschluss O des zweiten Einheitsmultiplexers 520b ist mit der Leitung L22 verbunden, ein Eingabeanschluss O des dritten Einheitsmultiplexers 520c ist mit der Leitung L3 verbunden usw. Da der zweite Slave-Multiplexer 520 den Betrieb von NMOS-Transistoren steuert, sind Eingangsanschlüsse P und Q des Einheitsmultiplexers 520a und ein Eingangsanschluss Q des Einheitsmultiplexers 520b mit einem niedrigen Logikpegel durch die Massespannung VSS verbunden.
- Die Fig. 10-1 und Fig. 10-2 zeigen jeweils ein Blockdiagramm eines Einheitsmultiplexers 510a bzw. 520a aus Fig. 9. Wenn das erste Betriebsartauswahlsignal MRS_ADDR1 aktiv ist, wird das Eingangssignal am Eingabeanschluss O ausgewählt, um über die Einheitsmultiplexer 510a und 520a als das zweite Adresskontaktstellenabschlusssteuersignal ICONPA1 und ICONNA1 übertragen zu werden. Wenn das zweite Betriebsartauswahlsignal MRS_ADDR2 aktiv ist, wird das Eingangssignal am Eingabeanschluss P ausgewählt, um über die Einheitsmultiplexer 510a und 520a als das zweite Adresskontaktstellenabschlusssteuersignal ICONPA1 und ICONNA1 übertragen zu werden. Wenn das dritte Betriebsartauswahlsignal MRS_ADDR3 aktiv ist, wird das Eingangssignal am Eingabeanschluss O ausgewählt, um über die Einheitsmultiplexer 510a und 520a als das zweite Adresskontaktstellenabschlusssteuersignal ICONPA1 und ICONNA1 übertragen zu werden. Wenn das vierte Betriebsartauswahlsignal MRS_ADDR4 aktiv ist, ist eine Deaktivierungsbetriebsart ausgewählt und das Ausgangssignal des Einheitsmultiplexers 510a ist fest auf einen hohen Logikwert gelegt und das Ausgangssignal des Einheitsmultiplexers 520a ist fest auf einen niedrigen Logikwert gelegt.
- Nachfolgend wird die Funktionsweise der zweiten Multiplexereinheit 500 im Zusammenhang mit der Tabelle aus Fig. 11 näher beschrieben. Es wird für dieses Beispiel vorausgesetzt, dass die Werte der Widerstände DRP2 und DRN2 in der zweiten variablen Abschlusseinheit 400-12 aus Fig. 7 doppelt so groß sind wie die Werte der Widerstände DRP1 und DRN1 der ersten variablen Abschlusseinheit 400-11 und dass die Werte der Widerstände DRP3 und DRN3 der dritten variablen Abschlusseinheit 400-13 doppelt so groß sind wie die Werte der Widerstände DRP2 und DRN2 der zweiten variablen Abschlusseinheit 400-12 usw. Weiter wird vorausgesetzt, dass die logischen Werte der ersten Datenkontaktstellenabschlusssteuersignale ICONP1 bis ICONP5, die von der ersten Multiplexereinheit 300 ausgegeben werden, gleich '01111' sind.
- Wie aus Fig. 11 ersichtlich ist, wird, wenn das erste Betriebsartauswahlsignal MRS_ADDR1 aktiv ist, die Mehrzahl der ersten Adresskontaktstellenabschlusssteuersignale ICONPAi mit einem Wert von ,01111' ausgegeben und die Mehrzahl der zweiten Adresskontaktstellenabschlusssteuersignale ICONNAi wird mit einem Wert von ,10000' ausgegeben, d. h. mit dem gleichen Wert wie die Eingangssignale ICONPi und ICONNi. Für diesen Fall ergibt sich, vorausgesetzt die Widerstandswerte der ersten Kontaktstellenabschlusseinheit 400 und der zweiten Kontaktstellenabschlusseinheit 600 sind gleich, dass der resultierende Abschlusswert der zweiten ADDR-Kontaktstellenabschlusseinheit 600 gleich dem Abschlusswert der ersten DQ-Kontaktstellenabschlusseinheit 400 ist.
- Wenn das zweite Betriebsartauswahlsignal MRS_ADDR2 aktiv ist, wird die Mehrzahl der ersten Adresskontaktstellenabschlusssteuersignale ICONPAi mit einem Wert von ,10111' ausgegeben und die Mehrzahl der zweiten Adresskontaktstellenabschlusssteuersignale ICONNAi wird mit einem Wert von ,01000' ausgegeben, d. h. mit einem doppelt so großen Wert wie die Eingangssignale ICONPi und ICONNi. Für diesen Fall ergibt sich, vorausgesetzt die Widerstandswerte der ersten Kontaktstellenabschlusseinheit 400 und der zweiten Kontaktstellenabschlusseinheit 600 sind gleich, dass der resultierende Abschlusswert der zweiten ADDR-Kontaktstellenabschlusseinheit 600 einen doppelt so großen Abschlusswert hat wie die DQ-Kontaktstellenabschlusseinheit 400. Wenn der Abschlusswert für die erste Kontaktstellenabschlusseinheit 400 beispielsweise auf 30 Ohm festgesetzt ist, ist der Abschlusswert für die zweite Kontaktstellenabschlusseinheit 600 auf 60 Ohm festgesetzt.
- Wenn das dritte Betriebsartauswahlsignal MRS_ADDR3 aktiv ist, wird die Mehrzahl der ersten Adresskontaktstellenabschlusssteuersignale ICONPAi mit einem Wert von ,11011' ausgegeben und die Mehrzahl der zweiten Adresskontaktstellenabschlusssteuersignale ICONNAi wird mit einem Wert von ,00100' ausgegeben, d. h. mit einem viermal so großen Wert wie die Eingangssignale ICONPi und ICONNi. Für diesen Fall ergibt sich, vorausgesetzt die Widerstandswerte der ersten Kontaktstellenabschlusseinheit 400 und der zweiten Kontaktstellenabschlusseinheit 600 sind gleich, dass der resultierende Abschlusswert der zweiten ADDR-Kontaktstellenabschlusseinheit 600 einen viermal so großen Abschlusswert hat wie die erste DQ-Kontaktstellenabschlusseinheit 400. Wenn der Abschlusswert für die erste Kontaktstellenabschlusseinheit 400 beispielsweise auf 30 Ohm festgesetzt ist, ist der Abschlusswert für die zweite Kontaktstellenabschlusseinheit 600 auf 120 Ohm festgesetzt.
- Wenn das vierte Betriebsartauswahlsignal MRS_ADDR4 aktiv ist, werden die mehreren der ersten Adresskontaktstellenabschlusssteuersignale ICONPAi bzw. die mehreren der zweiten Adresskontaktstellenabschlusssteuersignale ICONNAi sämtlich mit hohem bzw. niedrigem Logikpegel ausgegeben, unabhängig vom Zustand der Eingangssignale ICONPi bzw. ICONNi. In diesem Zustand ist die Deaktivierungsbetriebsart aktiv und alle Widerstände der Abschlusseinheiten sind nicht am Abschließen der zugehörigen Bondkontaktstellen beteiligt.
- Im Zusammenhang mit Fig. 4 wird nun die Funktionsweise der erfindungsgemäßen Steuerschaltung für einen Kontaktstellenabschluss beschrieben. Der Steuersignalgenerator 200 empfängt ein externes Eingangssignal IN und erzeugt als Reaktion die Daten- und Adressenbetriebsartauswahlsignale MRS_DQi und MRS_ADDRi. Das externe Eingangssignal IN kann beispielsweise einen Betriebsartregistersetzbefehl (MRS-Befehl) enthalten, der normalerweise in dynamischen Speicherbausteinen mit direktem Zugriff (DRAMs) implementiert ist und zum Setzen der Betriebsarten in einem DRAM-Baustein benutzt wird. Ein Beispiel für einen MRS-Befehl zum Setzen von Datenbündellängen ist in der Patentschrift US 5,923,595 beschrieben, deren Inhalt hier vollständig als Referenz aufgenommen wird. Normalerweise können mehrere Betriebsarten durch eine Codierung von eingegebenen Adressen gesetzt werden, die Eingabeelemente sind, die dem MRS-Befehl entsprechen. Diese Adressen werden als ,Schlüsseladressen' für den MRS-Befehl bezeichnet. Die MRS-Signale werden vom Steuersignalgenerator 200 basierend auf dem empfangenen externen MRS-Befehl erzeugt.
- Im oben erwähnten Ausführungsbeispiel gibt es zwei getrennte MRS- Signale, nämlich das Daten- und das Adressenbetriebsartauswahlsignal MRS_DQi und MRS_ADDRi. Wie aus Fig. 11 ersichtlich ist, kann das Datenbetriebsartauswahlsignal MRS_DQi durch vier decodierte Signale repräsentiert sein, die von Schlüsseladressen ADDR3 und ADDR2 codiert werden, während das Adressenbetriebsartauswahlsignal MRS_ADDRi durch vier decodierte Signale repräsentiert sein kann, die von Schlüsseladressen ADDR1 und ADDR0 codiert werden.
- Vorausgesetzt die Schlüsseladressencodes ADDR3 bzw. ADDR2 sind jeweils auf 0 gesetzt, dann aktiviert das Betriebsartauswahlsignal MRS_DQ4 nur das vierte Durchlassgatter PG4 und die ersten Kontaktstellenabschlusssteuersignale ICONPi bzw. ICONNi sind entsprechend auf einen hohen bzw. einen niedrigen Logikpegel festgelegt. Entsprechend sind die PMOS-Transistoren und die NMOS-Transistoren der ersten Kontaktstellenabschlussschaltungen 400-1 bis 400-N deaktiviert. Dies wird als Abschlussdeaktivierungsbetriebsart bezeichnet, weil alle Widerstände in der Kontaktstellenabschlusseinheit 400 deaktiviert sind.
- Vorausgesetzt die Schlüsseladressencodes ADDR3 bzw. ADDR2 sind auf 0 bzw. auf 1 gesetzt, dann aktiviert das Betriebsartauswahlsignal MRS_DQ3 nur das dritte Durchlassgatter PG3 und die ersten Kontaktstellenabschlusssteuersignale ICONPi bzw. ICONNi sind in Abhängigkeit von den von der Selbstkalibrierungseinheit 100 erzeugten Selbstkalibrierungssignalen CONPi und CONNi festgelegt. Entsprechend sind die PMOS-Transistoren und die NMOS-Transistoren der ersten Kontaktstellenabschlussschaltungen 400-1 bis 400-N in Abhängigkeit von den Selbstkalibrierungssignalen CONPi und CONNi der Selbstkalibrierungseinheit 100 aktiviert bzw. deaktiviert. Diese Betriebsart wird als Selbstkalibrierungsbetriebsart des Abschlusses bezeichnet.
- Vorausgesetzt die Schlüsseladressencodes ADDR3 bzw. ADDR2 sind auf 1 bzw. auf 0 gesetzt, dann aktiviert das Betriebsartauswahlsignal MRS_DQ2 nur das zweite Durchlassgatter PG2 und die ersten Kontaktstellenabschlusssteuersignale ICONPi bzw. ICONNi sind in Abhängigkeit von den Auswahlschaltungen 313 bzw. 315 festgelegt. Entsprechend sind die PMOS-Transistoren und die NMOS-Transistoren der ersten Kontaktstellenabschlussschaltungen 400-1 bis 400-N in Abhängigkeit vom Zustand der Auswahlschaltungen 313 bzw. 315 aktiviert bzw. deaktiviert. Diese Betriebsart wird als zweite Vorgabeabschlussbetriebsart bezeichnet.
- Vorausgesetzt die Schlüsseladressencodes ADDR3 bzw. ADDR2 sind jeweils auf 1 gesetzt, dann aktiviert das Betriebsartauswahlsignal MRS_DQ1 nur das erste Durchlassgatter PG1 und die ersten Kontaktstellenabschlusssteuersignale ICONPi bzw. ICONNi sind in Abhängigkeit von den Auswahlschaltungen 312 bzw. 314 festgelegt. Entsprechend sind die PMOS-Transistoren und die NMOS-Transistoren der ersten Kontaktstellenabschlussschaltungen 400-1 bis 400-N in Abhängigkeit vom Zustand der Auswahlschaltungen 312 bzw. 314 aktiviert bzw. deaktiviert. Diese Betriebsart wird als erste Vorgabeabschlussbetriebsart bezeichnet. Durch selektives Durchtrennen verschiedener Sicherungen für die erste und die zweite Vorgabeabschlussbetriebsart können verschiedene vorbestimmte feste Abschlusswerte aus den verschiedenen Betriebsarten ausgewählt werden. Zusätzliche Vorgabeabschlussbetriebsarten können durch eine Erhöhung der Anzahl von Betriebsartauswahlleitungen MRS_DQn hinzugefügt werden.
- Auf diese Weise steuert der Zustand des Betriebsartauswahlsignals MRS_DQ1 den Abschlusswert der ersten Kontaktstellenabschlusseinheit 400, die Anschlüsse für ein Taktsignal, ein Datenabtastsignal, Datenleitungen usw. umfassen kann. Taktsignale am Taktsignalanschluss werden zur Synchronisation der meisten Eingangsbefehle von DRAM-Bausteinen benutzt. Das Datenabtastsignal am Datenabtastsignalanschluss wird zum Synchronisieren von Dateneingaben und Datenausgaben benutzt. Datensignale an den Datenanschlüssen korrespondieren mit eingegebenen oder ausgegebenen Daten.
- Vorausgesetzt die Schlüsseladressencodes ADDR1 bzw. ADDR0 sind jeweils auf 0 gesetzt, dann aktiviert das Betriebsartauswahlsignal MRS_ADDR4 nur das vierte Durchlassgatter PG4 und die ersten Kontaktstellenabschlusssteuersignale ICONPAi bzw. ICONNAi sind entsprechend auf einen hohen bzw. einen niedrigen Logikpegel festgelegt. Entsprechend sind die PMOS-Transistoren und die NMOS-Transistoren der zweiten Kontaktstellenabschlussschaltungen 600-1 bis 600-N deaktiviert. Dies wird als Deaktivierungsbetriebsart bezeichnet, weil alle Widerstände in der Kontaktstellenabschlusseinheit 600 deaktiviert sind.
- Vorausgesetzt die Schlüsseladressencodes ADDR1 bz w. ADDR0 sind auf 0 bzw. auf 1 gesetzt, dann aktiviert das Betriebsartauswahlsignal MRS_ADDR3 nur das dritte Durchlassgatter PG3 und die zweiten Kontaktstellenabschlusssteuersignale ICONPAi bzw. ICONNAi sind in Abhängigkeit von den von der ersten Multiplexereinheit 300 erzeugten ersten Kontaktstellenabschlusssteuersignalen ICONPi und ICONNi festgelegt. Wie oben beschrieben, ist der resultierende Abschlusswert der zweiten Kontaktstellenabschlusseinheit 600 viermal so groß wie der Abschlusswert der ersten Kontaktstellenabschlusseinheit 400.
- Vorausgesetzt die Schlüsseladressencodes ADDR1 bzw. ADDR0 sind auf 1 bzw. auf 0 gesetzt, dann aktiviert das Betriebsartauswahlsignal MRS_ADDR2 nur das zweite Durchlassgatter PG2 und die zweiten Kontaktstellenabschlusssteuersignale ICONPAi bzw. ICONNAi sind in Abhängigkeit von den von der ersten Multiplexereinheit 300 erzeugten ersten Kontaktstellenabschlusssteuersignalen ICONPi und ICONNi festgelegt. Wie oben beschrieben, ist der resultierende Abschlusswert der zweiten Kontaktstellenabschlusseinheit 600 doppelt so groß wie der Abschlusswert der ersten Kontaktstellenabschlusseinheit 400.
- Vorausgesetzt die Schlüsseladressencodes ADDR1 bzw. ADDR0 sind jeweils auf 1 gesetzt, dann aktiviert das Betriebsartauswahlsignal MRS_ADDR1 nur das erste Durchlassgatter PG1 und die zweiten Kontaktstellenabschlusssteuersignale ICONPAi bzw. ICONNAi sind in Abhängigkeit von den von der ersten Multiplexereinheit 300 erzeugten ersten Kontaktstellenabschlusssteuersignalen ICONPi und ICONNi festgelegt. Wie oben beschrieben, ist der resultierende Abschlusswert der zweiten Kontaktstellenabschlusseinheit 600 genau so groß wie der Abschlusswert der ersten Kontaktstellenabschlusseinheit 400.
- Auf diese Weise steuert der Zustand des Betriebsartauswahlsignals MRS_ADDRi den Abschlusswert der zweiten Kontaktstellenabschlusseinheit 600, die Anschlüsse für Befehlssignale, Adressensignale usw. umfassen kann. Die Befehlssignale umfassen ein Chipauswahlsignal CSB, ein Zeilenadressenabtastsignal RASB, ein Spaltenadressenabtastsignal CASB, ein Schreibfreigabesignal WEB usw. Die Adressensignale umfassen Zeilen- und Spaltenadressensignale.
- Die vorliegende Erfindung ermöglicht folglich vielfältige Abschlussbetriebsarten, einschließlich Betriebsarten mit vorprogrammiertem, festem Abschlusswert und solchen mit variablem Abschlusswert, der beispielsweise gemessen und von einer Selbstkalibrierungseinheit bestimmt werden kann. Außerdem ermöglicht die vorliegende Erfindung eine Ausführung eines einzelnen Bausteins mit mehreren Abschlusswerten. Dies ist besonders bei Ausführungsformen mit unterschiedlichen Adress- und Datensignallasten anwendbar, beispielsweise in einer Konfiguration mit einem gemeinsam benutzten Adressbus und einer Mehrzahl von lokalen Datenbussen. Beispielsweise können bei einem einzelnen integrierten Schaltungsbaustein, der in zwei oder mehr innere Chips aufgeteilt ist, die Abschlusswerte der zugehörigen Anschlüsse unterschiedlich gesetzt werden. Auch im Fall von mehreren Bänken oder Zellenfeldern kann die variable Abschlussmethode für jede geteilte Bank angewendet werden. Die vorliegende Erfindung ist ebenso für Mehrbank-Chipanwendungen und Mehrchip-Systemanwendungen einsetzbar.
- Zusätzlich kann die zweite Multiplexereinheit 500 aus Fig. 4 unabhängig von den Ausgangssignalen der ersten Multiplexereinheit 300 ausgeführt sein. In diesem Fall kann die zweite Multiplexereinheit 500 direkt die Selbstkalibrierungssignale CONPi und CONNi von der Selbstkalibrierungseinheit 100 empfangen oder alternativ eine eigene unabhängige Selbstkalibrierungseinheit umfassen, um solche Selbstkalibrierungssignale zu erzeugen.
- Bei weiteren Ausführungsbeispielen können mehrere Multiplexereinheiten 300 bzw. 500 zur unabhängigen Programmierung der Abschlusswerte für jede einzelne Kontaktstellenabschlussschaltung 400-1 bis 400-N bzw. 600-1 bis 600-N benutzt werden, anstatt jeder Gruppe von Anschlüssen, beispielsweise die Adressen- und Datenanschlussgruppen, wie oben beschrieben einen einzelnen Abschlusswert zuzuweisen.
Claims (44)
1. Schaltung zur Steuerung der Impedanz eines
Kontaktstellenabschlusses,
gekennzeichnet durch
einen ersten Eingang zur Eingabe eines variablen Impedanzwertes (CONPi, CONNi),
einen zweiten Eingang zur Eingabe eines festen Impedanzwertes und
eine Auswahlschaltung (300, 500) zur Auswahl des festen Impedanzwertes oder des variablen Impedanzwertes (CONPi, CONNi) in Abhängigkeit eines Auswahlsignals (MRSi) und zum Ausgeben des ausgewählten Impedanzwertes (ICONPi, ICONNi) an eine Kontaktstellenabschlusseinheit (400, 600), die eine Impedanz (DRPi, DRNi) für den Kontaktstellenabschluss (PDi) in Abhängigkeit vom ausgewählten Impedanzwert (ICONPi, ICONNi) zur Verfügung stellt.
einen ersten Eingang zur Eingabe eines variablen Impedanzwertes (CONPi, CONNi),
einen zweiten Eingang zur Eingabe eines festen Impedanzwertes und
eine Auswahlschaltung (300, 500) zur Auswahl des festen Impedanzwertes oder des variablen Impedanzwertes (CONPi, CONNi) in Abhängigkeit eines Auswahlsignals (MRSi) und zum Ausgeben des ausgewählten Impedanzwertes (ICONPi, ICONNi) an eine Kontaktstellenabschlusseinheit (400, 600), die eine Impedanz (DRPi, DRNi) für den Kontaktstellenabschluss (PDi) in Abhängigkeit vom ausgewählten Impedanzwert (ICONPi, ICONNi) zur Verfügung stellt.
2. Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass
der feste Impedanzwert in Abhängigkeit von einem geschlossenen
oder offenen Zustand einer Schmelzsicherung (F1) oder einem
fest verdrahteten Zustand oder einem gebondeten Zustand
erzeugbar ist.
3. Steuerschaltung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, dass der feste Impedanzwert einen ersten festen
Impedanzwert umfasst und dass ein dritter Eingang zur Eingabe eines
zweiten festen Impedanzwertes vorhanden ist, wobei die
Auswahlschaltung (300, 500) den ersten festen Impedanzwert oder den
zweiten festen Impedanzwert oder den variablen Impedanzwert
(CONPi, CONNi) in Abhängigkeit vom Auswahlsignal auswählt
und den ausgewählten Impedanzwert (ICONPi, ICONNi) an die
Kontaktstellenabschlusseinheit (400, 600) ausgibt.
4. Steuerschaltung nach einem der vorherigen Ansprüche,
gekennzeichnet durch einen vierten Eingang zur Eingabe eines
Deaktivierungsimpedanzwertes, wobei die Auswahlschaltung (300, 500)
den festen Impedanzwert oder den variablen Impedanzwert
(CONPi, CONNi) oder den Deaktivierungsimpedanzwert in
Abhängigkeit vom Auswahlsignal auswählt und den ausgewählten
Impedanzwert (ICONPi, ICONNi) an die
Kontaktstellenabschlusseinheit (400, 600) ausgibt.
5. Steuerschaltung nach Anspruch 4, dadurch gekennzeichnet, dass
die Kontaktstellenabschlusseinheit (400, 600) den
Deaktivierungsimpedanzwert durch Entfernen der anliegenden Impedanz (DRPi,
DRNi) anwendet.
6. Steuerschaltung nach einem der vorherigen Ansprüche, dadurch
gekennzeichnet, dass die Auswahlschaltung einen Multiplexer
(300, 500) umfasst.
7. Steuerschaltung nach einem der vorherigen Ansprüche, dadurch
gekennzeichnet, dass der variable Impedanzwert (CONPi, CON-
Ni) von einer Selbstkalibrierungseinheit (100) erzeugbar ist.
8. Steuerschaltung nach Anspruch 7, dadurch gekennzeichnet, dass
die Selbstkalibrierungseinheit (100) folgende Elemente umfasst:
- einen Referenzknoten, der an eine Bondkontaktstelle (ZQPAD)
mit einer Referenzimpedanz (Rext) angekoppelt ist,
- einen ersten Komparator (140), dessen erster Eingang mit dem
Referenzknoten und dessen zweiter Eingang mit einer
Referenzspannung (Vhal) verbunden ist und der zum Erzeugen eines
Vergleichssignals (UP1/DOWN1) das erste Eingangssignal mit dem
zweiten Eingangssignal (Vhal) vergleicht, und
- eine Mehrzahl von Impedanzen (RP11 bis RP1n), die parallel
zwischen den Referenzknoten und einer ersten Referenzspannung
eingeschleift sind, wobei die Mehrzahl von Impedanzen (RP11 bis
RP1n) selektiv in Abhängigkeit vom Vergleichssignal
(UP1/DOWN1) aktiviert wird, um eine kombinierte Impedanz zur
Verfügung zu stellen, die im wesentlichen der Referenzimpedanz
entspricht.
9. Steuerschaltung nach einem der vorherigen Ansprüche, dadurch
gekennzeichnet, dass die festen und variablen Impedanzwerte
(CONPi, CONNi) eine Mehrzahl von binären Bits umfassen.
10. Steuerschaltung nach Anspruch 9, dadurch gekennzeichnet, dass
die Kontaktstellenabschlusseinheit (400, 600) eine Bank von
Widerständen (DRPi, DRNi) umfasst, die individuell in
Abhängigkeit von den binären Bits der festen oder variablen
Impedanzwerte (CONPi, CONNi) auswählbar sind.
11. Steuerschaltung nach Anspruch 10, dadurch gekennzeichnet,
dass die mehreren Widerstände (DRPi, DRNi) Widerstandswerte
haben, die binäre Vielfache voneinander sind, und mit einem
gemeinsamen Knoten (Nod1 bis Nodn) verbunden sind, der an eine
Bondkontaktstelle (PD1 bis PDn) angekoppelt ist, wobei die
Impedanz des Kontaktstellenabschlusses von den kombinierten
ausgewählten Widerstandswerten bestimmbar ist.
12. Steuerschaltung nach einem der vorherigen Ansprüche, dadurch
gekennzeichnet, dass der ausgewählte Impedanzwert einen
ersten ausgewählten Impedanzwert (ICONPi, ICONNi) umfasst und
dass eine zweite Auswahlschaltung (500) zum Empfangen des
ersten ausgewählten Impedanzwertes (ICONPi, ICONNi) und zum
Ausgeben eines zweiten ausgewählten Impedanzwertes (ICON-
PAi, ICONNAi) an eine zweite Kontaktstellenabschlusseinheit
(600) vorgesehen ist, die eine zweite Impedanz für einen zweiten
Kontaktstellenabschluss in Abhängigkeit vom zweiten
ausgewählten Impedanzwert (ICONPAi, ICONNAi) zur Verfügung stellt.
13. Steuerschaltung nach einem der vorherigen Ansprüche, dadurch
gekennzeichnet, dass die Impedanzwerte Pull-up-Impedanzwerte
und Pull-down-Impedanzwerte umfassen.
14. Schaltung zur Steuerung der Impedanz eines
Kontaktstellenabschlusses eines ersten und eines zweiten Schaltungsanschlusses,
gekennzeichnet durch
eine erste Schaltung (300) zur Erzeugung eines ersten ausgewählten Impedanzwertes mit einem ersten Eingang zur Eingabe eines variablen Impedanzwertes (CONPi, CONNi), einem zweiten Eingang zur Eingabe eines festen Impedanzwertes und einer ersten Auswahlschaltung (300) zur Auswahl des festen Impedanzwertes oder des variablen Impedanzwertes (CONPi, CONNi) in Abhängigkeit von einem Auswahlsignal (MRSi) und zum Ausgeben des ersten ausgewählten Impedanzwertes (ICONPi, ICONNi) an eine erste Kontaktstellenabschlusseinheit (400), die eine Impedanz (DRPi, DRNi) für den ersten Schaltungskontaktstellenabschluss (DQ) in Abhängigkeit vom ersten ausgewählten ersten Impedanzwert (ICONPi, ICONNi) zur Verfügung stellt, und
eine zweite Schaltung (500) zur Erzeugung eines zweiten ausgewählten Impedanzwertes mit einem dritten Eingang zur Eingabe des ersten ausgewählten Impedanzwertes (ICONPi, ICONNi) und einer zweiten Auswahlschaltung (500) zum Ausgeben eines zweiten ausgewählten Impedanzwertes (ICONPAi, ICONNAi) in Abhängigkeit vom ersten ausgewählten Impedanzwert (ICONPi, ICONNi) an eine zweite Kontaktstellenabschlusseinheit (600), die eine Impedanz für den zweiten Schaltungskontaktstellenabschluss (ADDR) in Abhängigkeit vom ausgewählten zweiten Impedanzwert (ICONPAi, ICONNAi) zur Verfügung stellt.
eine erste Schaltung (300) zur Erzeugung eines ersten ausgewählten Impedanzwertes mit einem ersten Eingang zur Eingabe eines variablen Impedanzwertes (CONPi, CONNi), einem zweiten Eingang zur Eingabe eines festen Impedanzwertes und einer ersten Auswahlschaltung (300) zur Auswahl des festen Impedanzwertes oder des variablen Impedanzwertes (CONPi, CONNi) in Abhängigkeit von einem Auswahlsignal (MRSi) und zum Ausgeben des ersten ausgewählten Impedanzwertes (ICONPi, ICONNi) an eine erste Kontaktstellenabschlusseinheit (400), die eine Impedanz (DRPi, DRNi) für den ersten Schaltungskontaktstellenabschluss (DQ) in Abhängigkeit vom ersten ausgewählten ersten Impedanzwert (ICONPi, ICONNi) zur Verfügung stellt, und
eine zweite Schaltung (500) zur Erzeugung eines zweiten ausgewählten Impedanzwertes mit einem dritten Eingang zur Eingabe des ersten ausgewählten Impedanzwertes (ICONPi, ICONNi) und einer zweiten Auswahlschaltung (500) zum Ausgeben eines zweiten ausgewählten Impedanzwertes (ICONPAi, ICONNAi) in Abhängigkeit vom ersten ausgewählten Impedanzwert (ICONPi, ICONNi) an eine zweite Kontaktstellenabschlusseinheit (600), die eine Impedanz für den zweiten Schaltungskontaktstellenabschluss (ADDR) in Abhängigkeit vom ausgewählten zweiten Impedanzwert (ICONPAi, ICONNAi) zur Verfügung stellt.
15. Steuerschaltung nach einem der Ansprüche 12 bis 14, dadurch
gekennzeichnet, dass der zweite ausgewählte Impedanzwert
(ICONPAi, ICONNAi) der gleiche Wert ist wie der erste
ausgewählte Impedanzwert (ICONPi, ICONNi) oder ein Vielfaches des
ersten ausgewählten Impedanzwertes (ICONPi, ICONNi) oder ein
Deaktivierungswert oder unabhängig vom ersten ausgewählten
Impedanzwert (ICONPi, ICONNi) ist.
16. Steuerschaltung nach einem der Ansprüche 12 bis 15, dadurch
gekennzeichnet, dass entweder der erste ausgewählte
Impedanzwert (ICONPi, ICONNi) oder der zweite ausgewählte
Impedanzwert (ICONPAi, ICONNAi) benutzt wird, um entweder
Datenanschlüsse (DQ) oder Adressenanschlüsse (ADDR)
abzuschließen, und dass der andere der beiden ausgewählten
Impedanzwerte (ICONPi, ICONNi, ICONPAi, ICONNAi) zum
Abschließen der anderen Anschlüsse (DQ, ADDR) benutzt wird.
17. Steuerschaltung nach Anspruch 16, dadurch gekennzeichnet,
dass mindestens einer des ersten oder zweiten ausgewählten
Impedanzwertes (ICONPi, ICONNi, ICONPAi, ICONNAi) auch dazu
benutzt wird, Befehlssignalanschlüsse abzuschließen.
18. Steuerschaltung nach Anspruch 17, dadurch gekennzeichnet,
dass die Befehlssignalanschlüsse wenigstens einen Anschluss für
ein Chipauswahlsignal oder ein Zeilenadressenabtastsignal oder
ein Spaltenadressenabtastsignal oder ein Schreibfreigabesignal
umfassen.
19. Steuerschaltung nach einem der vorherigen Ansprüche, dadurch
gekennzeichnet, dass das Auswahlsignal (MRSi) in Abhängigkeit
von einem Befehl eines Betriebsartensetzregisters erzeugt wird,
das benutzt wird, um eine Betriebsart eines Speicherbausteins
einzustellen.
20. Steuerschaltung nach einem der Ansprüche 14 bis 19, dadurch
gekennzeichnet, dass die zweite Auswahlschaltung (500) den
zweiten ausgewählten Impedanzwert (ICONPAi, ICONNAi) in
Abhängigkeit von einem zweiten Auswahlsignal ausgibt.
21. Steuerschaltung nach Anspruch 20, dadurch gekennzeichnet,
dass das zweite Auswahlsignal in Abhängigkeit von einem Befehl
eines Betriebsartensetzregisters erzeugt wird, das benutzt wird,
um eine Betriebsart eines Speicherbausteins einzustellen.
22. Steuerschaltung nach einem der Ansprüche 14 bis 21, dadurch
gekennzeichnet, dass der feste Impedanzwert einen ersten festen
Impedanzwert umfasst und dass die erste Schaltung einen vierten
Eingang zur Eingabe eines zweiten festen Impedanzwertes
umfasst, wobei die Auswahlschaltung (300) den ersten festen
Impedanzwert oder den zweiten festen Impedanzwert oder den
variablen Impedanzwert (CONPi, CONNi) in Abhängigkeit vom
Auswahlsignal auswählt und den ausgewählten Impedanzwert (ICONPi,
ICONNi) an die erste Kontaktstellenabschlusseinheit (400)
ausgibt.
23. Steuerschaltung nach einem der Ansprüche 14 bis 21, dadurch
gekennzeichnet, dass die erste Schaltung (300) einen fünften
Eingang zur Eingabe eines Deaktivierungsimpedanzwertes umfasst,
wobei die Auswahlschaltung (300) den festen Impedanzwert oder
den variablen Impedanzwert (CONPi, CONNi) oder den
Deaktivierungsimpedanzwert in Abhängigkeit vom Auswahlsignal auswählt
und den ausgewählten Impedanzwert (ICONPi, ICONNi) an die
erste Kontaktstellenabschlusseinheit (400) ausgibt.
24. Verfahren zur Steuerung der Impedanz eines
Kontaktstellenabschlusses,
gekennzeichnet durch folgende Schritte:
- Eingabe eines variablen Impedanzwertes (CONPi, CONNi) an
einem ersten Eingang,
- Eingabe eines festen Impedanzwertes an einem zweiten Eingang
und
- Auswahl des festen Impedanzwertes oder des variablen
Impedanzwertes (CONPi, CONNi) in Abhängigkeit von einem
Auswahlsignal (MRSi) und Ausgeben des ausgewählten (mpedanzwertes
(ICONPi, ICONNi) an eine Kontaktstellenabschlusseinheit (400,
600), die eine Impedanz (DRPi, DRNi) für den
Kontaktstellenabschluss (PDi) in Abhängigkeit vom ausgewählten Impedanzwert
(ICONPi, ICONNi) zur Verfügung stellt.
25. Steuerverfahren nach Anspruch 24, dadurch gekennzeichnet,
dass der feste Impedanzwert in Abhängigkeit von einem
geschlossenen oder offenen Zustand einer Schmelzsicherung (F1)
oder einem fest verdrahteten Zustand oder einem gebondeten
Zustand erzeugt wird.
26. Steuerverfahren nach Anspruch 24 oder 25, dadurch
gekennzeichnet, dass der feste Impedanzwert einen ersten festen
Impedanzwert umfasst und dass ein zweiter fester Impedanzwert an
einem dritten Eingang eingegeben wird, wobei der erste feste
Impedanzwert oder der zweite feste Impedanzwert oder der variable
Impedanzwert (CONPi, CONNi) in Abhängigkeit vom
Auswahlsignal auswählt wird und der ausgewählte Impedanzwert (ICONPi,
ICONNi) an die Kontaktstellenabschlusseinheit (400, 600)
ausgegeben wird.
27. Steuerverfahren nach einem der Ansprüche 24 bis 26,
gekennzeichnet durch eine Eingabe eines Deaktivierungsimpedanzwertes
an einem vierten Eingang, wobei der feste Impedanzwert oder der
variable Impedanzwert (CONPi, CONNi) oder der
Deaktivierungsimpedanzwert in Abhängigkeit vom Auswahlsignäl ausgewählt
wird und der ausgewählte Impedanzwert (ICONPi, ICONNi) an die
Kontaktstellenabschlusseinheit (400, 600) ausgegeben wird.
28. Steuerverfahren nach Anspruch 27, dadurch gekennzeichnet,
dass die Kontaktstellenabschlusseinheit (400, 600) den
Deaktivierungsimpedanzwert durch Entfernen von anliegenden
Impedanzen (DRPi, DRNi) anwendet.
29. Steuerverfahren nach einem der Ansprüche 24 bis 28, dadurch
gekennzeichnet, dass der variable Impedanzwert (CONPi, CON-
Ni) von einer Selbstkalibrierungseinheit (100) erzeugt wird.
30. Steuerverfahren nach einem der Ansprüche 24 bis 29, dadurch
gekennzeichnet, dass der feste und der variable Impedanzwert
(CONPi, CONNi) eine Mehrzahl von binären Bits umfassen.
31. Steuerverfahren nach Anspruch 30, dadurch gekennzeichnet,
dass die Kontaktstellenabschlusseinheit (400, 600) eine Bank von
Widerständen (DRPi, DRNi) umfasst, die individuell in
Abhängigkeit von den binären Bits des festen oder des variablen
Impedanzwertes (CONPi, CONNi) ausgewählt werden.
32. Steuerverfahren nach Anspruch 31, dadurch gekennzeichnet,
dass die mehreren Widerstände (DRPi, DRNi) Widerstandswerte
haben, die binäre Vielfache voneinander sind, und mit einem
gemeinsamen Knoten (Nod1 bis Nodn) verbunden sind, der an einen
Bondanschluss (PD1 bis PDn) angekoppelt ist, wobei die
Impedanz des Kontaktstellenabschlusses von den kombinierten
ausgewählten Widerstandswerten bestimmt wird. .
33. Steuerverfahren nach einem der Ansprüche 24 bis 32, dadurch
gekennzeichnet, dass der ausgewählte Impedanzwert einen
ersten Impedanzwert (ICONPi, ICONNi) umfasst und dass ein zweiter
ausgewählter Impedanzwert (ICONPAi, ICONNAi) an eine zweite
Kontaktstellenabschlusseinheit (600) ausgegeben wird, die eine
zweite Impedanz für einen zweiten Kontaktstellenabschluss in
Abhängigkeit vom zweiten ausgewählten Impedanzwert (ICONPAi,
ICONNAi) zur Verfügung stellt.
34. Steuerverfahren nach einem der Ansprüche 24 bis 33, dadurch
gekennzeichnet, dass die Impedanzwerte Pull-up-Impedanzwerte
und Pull-down-Impedanzwerte umfassen.
35. Verfahren zur Steuerung der Impedanz eines
Kontaktstellenabschlusses eines ersten und eines zweiten
Schaltungsanschlusses,
gekennzeichnet durch folgende Schritte:
- Erzeugen eines ersten ausgewählten Impedanzwertes mit den
Schritten des Eingebens eines variablen Impedanzwertes (CONPi,
CONNi1) an einem ersten Eingang, des Eingebens eines festen
Impedanzwertes an einem zweiten Eingang und des Auswählens
des festen Impedanzwertes oder des variablen Impedanzwertes
(CONPi, CONNi) in Abhängigkeit von einem Auswahlsignal
(MRSi) und Ausgebens des ersten ausgewählten Impedanzwertes
(ICONPi, ICONNi) an eine erste Kontaktstellenabschlusseinheit
(400), die eine Impedanz (DRPi, DRNi) für den ersten
Schaltungskontaktstellenabschluss (DQ) in Abhängigkeit vom ersten
ausgewählten Impedanzwert (ICONPi, ICONNi) zur Verfügung stellt, und
- Erzeugen eines zweiten ausgewählten Impedanzwertes mit den
Schritten des Eingebens des ersten ausgewählten
Impedanzwertes (ICONPi, ICONNi) an einem dritten Eingang und des
Ausgebens des zweiten ausgewählten Impedanzwertes (ICONPAi,
ICONNAi) in Abhängigkeit vom ersten ausgewählten
Impedanzwert (ICONPi, ICONNi) an eine zweite
Kontaktstellenabschlusseinheit (600), die eine Impedanz für den zweiten
Schaltungskontaktstellenabschluss (ADDR) in Abhängigkeit vom zweiten
ausgewählten Impedanzwert (ICONPAi, ICONNAi) zur Verfügung stellt.
36. Steuerverfahren nach einem der Ansprüche 33 bis 35, dadurch
gekennzeichnet, dass der zweite ausgewählte Impedanzwert
(ICONPAi, ICONNAi) der gleiche Wert ist wie der erste
ausgewählte Impedanzwert (ICONPi, ICONNi) oder ein Vielfaches des
ersten ausgewählten Impedanzwertes (ICONPi, ICONNi) oder ein
Deaktivierungswert oder unabhängig vom ersten ausgewählten
Impedanzwert (ICONPi, ICONNi) ist.
37. Steuerverfahren nach einem der Ansprüche 33 bis 36, dadurch
gekennzeichnet, dass entweder der erste ausgewählte
Impedanzwert (ICONPi, ICONNi) oder der zweite ausgewählte
Impedanzwert (ICONPAi, ICONNAi) benutzt wird, um entweder
Datenanschlüsse (DQ) oder Adressenanschlüsse (ADDR)
abzuschließen, und dass der andere der beiden ausgewählten
Impedanzwerte (ICONPi, ICONNi, ICONPAi, ICONNAi) zum Abschließen
der anderen Anschlüsse (DQ, ADDR) benutzt wird.
38. Steuerschaltung nach Anspruch 37, dadurch gekennzeichnet,
dass mindestens einer von dem ersten oder dem zweiten
ausgewählten Impedanzwert (ICONPi, ICONNi, ICONPAi, ICONNAi)
auch dazu benutzt wird, Befehlssignalanschlüsse abzuschließen.
39. Steuerverfahren nach Anspruch 38, dadurch gekennzeichnet,
dass die Befehlssignalanschlüsse wenigstens einen Anschluss für
ein Chipauswahlsignal oder ein Zeilenadressenabtastsignal oder
ein Spaltenadressenabtastsignal oder ein Schreibfreigabesignal
umfassen.
40. Steuerverfahren nach einem der Ansprüche 24 bis 39, dadurch
gekennzeichnet, dass das Auswahlsignal (MRSi) in Abhängigkeit
von einem Befehl eines Betriebsartensetzregisters erzeugt wird,
das benutzt wird, um eine Betriebsart eines Speicherbausteins
einzustellen.
41. Steuerverfahren nach einem der Ansprüche 35 bis 40, dadurch
gekennzeichnet, dass der zweite ausgewählte Impedanzwert
(ICONPAi, ICONNAi) in Abhängigkeit von einem zweiten
Auswahlsignal ausgegeben wird.
42. Steuerverfahren nach Anspruch 41, dadurch gekennzeichnet,
dass das zweite Auswahlsignal in Abhängigkeit von einem Befehl
eines Betriebsartensetzregisters erzeugt wird, das benutzt wird,
um eine Betriebsart eines Speicherbausteins einzustellen.
43. Steuerverfahren nach einem der Ansprüche 35 bis 42, dadurch
gekennzeichnet, dass der feste Impedanzwert einen ersten festen
Impedanzwert umfasst und dass die Erzeugung des ersten
ausgewählten Impedanzsignals (ICONPi, ICONNi) folgende Schritte
umfasst:
- Eingabe eines zweiten festen Impedanzwertes an einem vierten
Eingang,
- Auswahl des ersten festen Impedanzwertes oder des zweiten
festen Impedanzwertes oder des variablen Impedanzwertes (CONPi,
CONNi) in Abhängigkeit vom Auswahlsignal und
- Ausgabe des ausgewählten Impedanzwertes (ICONPi, ICONNi)
an die erste Kontaktstellenabschlusseinheit (400).
44. Steuerverfahren nach einem der Ansprüche 35 bis 43, dadurch
gekennzeichnet, dass die Erzeugung des ersten ausgewählten
Impedanzwertes (ICONPi, ICONNi) weiter folgende Schritte
umfasst:
- Eingabe eines Deaktivierungsimpedanzwertes an einem fünften
Eingang,
- Auswahl eines von dem festen Impedanzwert oder dem variablen
Impedanzwert (CONPi, CONNi) oder dem
Deaktivierungsimpedanzwert in Abhängigkeit vom Auswahlsignal und
- Ausgabe des ausgewählten Impedanzwertes (ICONPi, ICONNi)
an die erste Kontaktstellenabschlusseinheit (400).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0028845A KR100422451B1 (ko) | 2002-05-24 | 2002-05-24 | 온-다이 터미네이션 제어방법 및 그에 따른 제어회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10320518A1 true DE10320518A1 (de) | 2003-12-18 |
Family
ID=29546354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10320518A Withdrawn DE10320518A1 (de) | 2002-05-24 | 2003-04-30 | Schaltung und Verfahren zur Impedanzsteuerung eines Kontaktstellenabschlusses |
Country Status (5)
Country | Link |
---|---|
US (1) | US6762620B2 (de) |
JP (1) | JP4361758B2 (de) |
KR (1) | KR100422451B1 (de) |
DE (1) | DE10320518A1 (de) |
TW (1) | TWI223277B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102006011967A1 (de) * | 2006-03-15 | 2007-09-20 | Infineon Technologies Ag | Halbleiterbauteil mit mehreren in ein gemeinsames Gehäuse gepackten Halbleiterchips und dafür eingerichtete Halbleiterchips |
Families Citing this family (112)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040032319A1 (en) * | 2002-08-17 | 2004-02-19 | Kye-Hyun Kyung | Devices and methods for controlling active termination resistors in a memory system |
JP4346300B2 (ja) * | 2002-10-28 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | 終端制御装置、およびユニバーサルシリアルバスシステム |
US6842035B2 (en) * | 2002-12-31 | 2005-01-11 | Intel Corporation | Apparatus and method for bus signal termination compensation during detected quiet cycle |
US7084662B1 (en) * | 2003-02-12 | 2006-08-01 | Cypress Semiconductor Corporation | Variable impedance output driver |
JP4428504B2 (ja) * | 2003-04-23 | 2010-03-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6922076B2 (en) * | 2003-08-27 | 2005-07-26 | International Business Machines Corporation | Scalable termination |
US6924660B2 (en) | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
US6980020B2 (en) * | 2003-12-19 | 2005-12-27 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
KR100585128B1 (ko) * | 2004-02-16 | 2006-05-30 | 삼성전자주식회사 | 입력 신호들의 주파수에 따라 다른 타입의 터미네이션장치들을 가지는 반도체 메모리 장치 및 이를 구비하는반도체 메모리 시스템 |
KR100605601B1 (ko) * | 2004-05-06 | 2006-07-31 | 주식회사 하이닉스반도체 | 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치 |
US7574634B2 (en) * | 2004-06-21 | 2009-08-11 | Micron Technology, Inc. | Real time testing using on die termination (ODT) circuit |
US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
JP4562175B2 (ja) * | 2004-08-31 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | 終端抵抗調整回路 |
KR100666930B1 (ko) * | 2004-10-29 | 2007-01-11 | 주식회사 하이닉스반도체 | 온-다이 터미네이션 회로를 구비하는 반도체메모리소자 |
KR100670699B1 (ko) * | 2004-11-01 | 2007-01-17 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로를 갖는 반도체메모리소자 |
US7196567B2 (en) * | 2004-12-20 | 2007-03-27 | Rambus Inc. | Systems and methods for controlling termination resistance values for a plurality of communication channels |
KR100703728B1 (ko) * | 2005-01-11 | 2007-04-05 | 삼성전자주식회사 | 전자 기기 |
JP4159553B2 (ja) * | 2005-01-19 | 2008-10-01 | エルピーダメモリ株式会社 | 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法 |
US20060202710A1 (en) * | 2005-03-12 | 2006-09-14 | Peng-Fei Lin | Transmission line termination impedance compensation circuit |
US8618866B2 (en) * | 2005-04-29 | 2013-12-31 | Ati Technologies Ulc | Apparatus and methods for balancing supply voltages |
KR100674978B1 (ko) * | 2005-06-27 | 2007-01-29 | 삼성전자주식회사 | 반도체 장치의 일부 어드레스 핀의 터미네이션 값을조절하는 방법 및 이를 이용한 반도체 장치 |
KR100670674B1 (ko) | 2005-06-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US7389194B2 (en) * | 2005-07-06 | 2008-06-17 | Rambus Inc. | Driver calibration methods and circuits |
US7271601B2 (en) * | 2005-07-11 | 2007-09-18 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Current fault detection for light emitters |
US7285978B1 (en) * | 2005-07-15 | 2007-10-23 | National Semiconductor Corporation | Circuit and method for impedance calibration of output impedance of LVDS driver |
KR100660873B1 (ko) * | 2005-07-22 | 2006-12-26 | 삼성전자주식회사 | 인덕턴스를 갖는 온-다이 터미네이션을 포함하는 메모리시스템 |
DE102005036528B4 (de) * | 2005-07-29 | 2012-01-26 | Qimonda Ag | Speicherbaustein und Verfahren zum Betreiben eines Speicherbausteins |
US7679397B1 (en) * | 2005-08-05 | 2010-03-16 | Altera Corporation | Techniques for precision biasing output driver for a calibrated on-chip termination circuit |
KR100620812B1 (ko) * | 2005-08-08 | 2006-09-07 | 삼성전자주식회사 | 웨이퍼 레벨 재배선으로 형성된 터미네이션 회로선을 갖는반도체 소자 |
US7484131B2 (en) * | 2005-09-13 | 2009-01-27 | International Business Machines Corporation | System and method for recovering from a hang condition in a data processing system |
KR100753035B1 (ko) | 2005-09-29 | 2007-08-30 | 주식회사 하이닉스반도체 | 온-다이 터미네이션 테스트 장치 |
KR100805696B1 (ko) | 2005-09-29 | 2008-02-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
KR100801033B1 (ko) | 2005-11-03 | 2008-02-04 | 삼성전자주식회사 | 경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를테스트할 수 있는 반도체 장치, 이를 구비한 테스트시스템, 및 테스트 방법 |
US7372293B2 (en) * | 2005-12-07 | 2008-05-13 | Intel Corporation | Polarity driven dynamic on-die termination |
US7414426B2 (en) * | 2005-12-07 | 2008-08-19 | Intel Corporation | Time multiplexed dynamic on-die termination |
KR100849065B1 (ko) * | 2005-12-15 | 2008-07-30 | 주식회사 하이닉스반도체 | 동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절방법 |
US7495467B2 (en) * | 2005-12-15 | 2009-02-24 | Lattice Semiconductor Corporation | Temperature-independent, linear on-chip termination resistance |
US7439760B2 (en) | 2005-12-19 | 2008-10-21 | Rambus Inc. | Configurable on-die termination |
TWI323467B (en) * | 2005-12-27 | 2010-04-11 | Hynix Semiconductor Inc | On-die termination circuit for semiconductor memory apparatus |
US7368968B1 (en) | 2005-12-29 | 2008-05-06 | Altera Corporation | Signal offset cancellation |
US7541857B1 (en) * | 2005-12-29 | 2009-06-02 | Altera Corporation | Comparator offset cancellation assisted by PLD resources |
US7352602B2 (en) * | 2005-12-30 | 2008-04-01 | Micron Technology, Inc. | Configurable inputs and outputs for memory stacking system and method |
KR100681879B1 (ko) * | 2006-01-16 | 2007-02-15 | 주식회사 하이닉스반도체 | 온-다이 터미네이션 제어 장치 |
KR100744130B1 (ko) | 2006-02-20 | 2007-08-01 | 삼성전자주식회사 | 터미네이션 회로 및 이를 구비하는 반도체 메모리 장치 |
KR100771868B1 (ko) * | 2006-02-28 | 2007-11-01 | 삼성전자주식회사 | 다이내믹 출력버퍼회로 |
US7420386B2 (en) * | 2006-04-06 | 2008-09-02 | Altera Corporation | Techniques for providing flexible on-chip termination control on integrated circuits |
KR100681881B1 (ko) * | 2006-04-06 | 2007-02-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 온 다이 터미네이션 장치 및 방법 |
US7486104B2 (en) | 2006-06-02 | 2009-02-03 | Rambus Inc. | Integrated circuit with graduated on-die termination |
KR100776750B1 (ko) * | 2006-06-08 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리의 기준전압 발생장치 및 방법 |
KR100718049B1 (ko) | 2006-06-08 | 2007-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법 |
US20080018357A1 (en) * | 2006-07-18 | 2008-01-24 | Honeywell International Inc. | Automatic termination circuit |
US7417452B1 (en) * | 2006-08-05 | 2008-08-26 | Altera Corporation | Techniques for providing adjustable on-chip termination impedance |
JP4205741B2 (ja) * | 2006-08-21 | 2009-01-07 | エルピーダメモリ株式会社 | キャリブレーション回路を有する半導体装置及びキャリブレーション方法 |
US7557603B2 (en) * | 2006-08-29 | 2009-07-07 | Micron Technology, Inc. | Method and apparatus for output driver calibration, and memory devices and system embodying same |
JP5019573B2 (ja) | 2006-10-18 | 2012-09-05 | キヤノン株式会社 | メモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路 |
KR100780962B1 (ko) * | 2006-10-27 | 2007-12-03 | 삼성전자주식회사 | 다이나믹 odt 모드 테스트 방법 및 그 방법을 사용하는odt 모드 테스트 회로 |
KR100866928B1 (ko) * | 2006-10-31 | 2008-11-04 | 주식회사 하이닉스반도체 | 적은 전류를 소모하는 온 다이 터미네이션 장치. |
KR100780646B1 (ko) * | 2006-10-31 | 2007-11-30 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이를 포함하는 반도체장치. |
KR100943140B1 (ko) | 2006-11-14 | 2010-02-18 | 주식회사 하이닉스반도체 | 글로벌 입출력 라인의 제어장치 및 제어방법 |
US7408379B2 (en) * | 2006-12-18 | 2008-08-05 | Samsung Electronics Co., Ltd. | Impedance calibration circuit and semiconductor device including the same |
US8599631B2 (en) | 2006-12-21 | 2013-12-03 | Rambus Inc. | On-die termination of address and command signals |
US20080197877A1 (en) * | 2007-02-16 | 2008-08-21 | Intel Corporation | Per byte lane dynamic on-die termination |
KR100820783B1 (ko) * | 2007-03-02 | 2008-04-11 | 주식회사 하이닉스반도체 | 미스매치를 줄인 온 다이 터미네이션 장치 |
KR100853466B1 (ko) * | 2007-03-02 | 2008-08-21 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이의 캘리브래이션 동작을빠르게 하기 위한 방법 |
KR100862316B1 (ko) * | 2007-03-08 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 메모리장치, 반도체 메모리장치의 zq캘리브래이션동작 제어회로 및 반도체 메모리장치의 zq캘리브래이션방법 |
KR100821585B1 (ko) * | 2007-03-12 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 온 다이 터미네이션 회로 |
KR100930399B1 (ko) * | 2007-05-10 | 2009-12-08 | 주식회사 하이닉스반도체 | 반도체 장치의 데이터 출력 드라이빙 회로 |
KR100875673B1 (ko) | 2007-05-14 | 2008-12-24 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이의 캘리브래이션 방법 |
US7692447B2 (en) * | 2007-05-18 | 2010-04-06 | International Business Machines Corporation | Driver circuit |
KR100902104B1 (ko) * | 2007-06-08 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
KR100879782B1 (ko) * | 2007-06-26 | 2009-01-22 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치 |
JP4920512B2 (ja) * | 2007-07-04 | 2012-04-18 | エルピーダメモリ株式会社 | キャリブレーション回路及びこれを備える半導体装置、並びに、データ処理システム |
JP5088043B2 (ja) * | 2007-08-17 | 2012-12-05 | ソニー株式会社 | 信号出力回路、光ピックアップ、および光装置 |
KR100886644B1 (ko) * | 2007-08-29 | 2009-03-04 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치의 캘리브래이션 회로 |
US7876123B2 (en) * | 2007-10-09 | 2011-01-25 | Lsi Corporation | High speed multiple memory interface I/O cell |
KR100863535B1 (ko) * | 2007-11-02 | 2008-10-15 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치 |
CN101515260B (zh) * | 2008-02-21 | 2010-12-08 | 扬智科技股份有限公司 | 在不拔插装置的情况下切换装置功能的方法 |
JP2009246725A (ja) * | 2008-03-31 | 2009-10-22 | Renesas Technology Corp | インピーダンスの調整が可能な出力バッファを備えた半導体装置 |
KR20090121470A (ko) | 2008-05-22 | 2009-11-26 | 주식회사 하이닉스반도체 | 임피던스 교정 회로를 포함하는 반도체 메모리 장치 |
KR20090131020A (ko) | 2008-06-17 | 2009-12-28 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 온 다이 터미네이션 회로 |
US7710144B2 (en) * | 2008-07-01 | 2010-05-04 | International Business Machines Corporation | Controlling for variable impedance and voltage in a memory system |
US8041865B2 (en) * | 2008-08-04 | 2011-10-18 | Qimonda Ag | Bus termination system and method |
FR2937433B1 (fr) * | 2008-10-16 | 2010-11-26 | St Microelectronics Sa | Circuit d'entree/sortie avec bloc de compensation. |
EP2693641A1 (de) * | 2009-02-12 | 2014-02-05 | Mosaid Technologies Incorporated | Abschlussschaltung für Terminierung auf dem Chip |
US8817432B2 (en) | 2009-04-09 | 2014-08-26 | Ememory Technology Inc. | Power switch embedded in ESD PAD |
JP2011004216A (ja) * | 2009-06-19 | 2011-01-06 | Renesas Electronics Corp | インピーダンス調整回路 |
KR20110051860A (ko) * | 2009-11-11 | 2011-05-18 | 삼성전자주식회사 | 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법 |
KR101666192B1 (ko) * | 2010-02-02 | 2016-10-14 | 삼성전자 주식회사 | 반도체 칩 및 이를 포함하는 반도체 모듈 |
EP2583280A4 (de) | 2010-06-17 | 2014-06-18 | Rambus Inc | Balancierte on-chip-beendigung |
US9153296B2 (en) * | 2010-06-28 | 2015-10-06 | Intel Corporation | Methods and apparatuses for dynamic memory termination |
KR20120005343A (ko) * | 2010-07-08 | 2012-01-16 | 주식회사 하이닉스반도체 | 집적회로 |
JP2012049838A (ja) * | 2010-08-27 | 2012-03-08 | Elpida Memory Inc | 半導体装置およびその特性調整方法 |
FR2967261B1 (fr) * | 2010-11-08 | 2013-08-16 | Commissariat Energie Atomique | Procédé et dispositif de configuration de circuits électriques et/ou électroniques |
TWI415147B (zh) * | 2011-06-15 | 2013-11-11 | Delta Electronics Inc | 智慧型終端電阻裝置 |
US9071243B2 (en) | 2011-06-30 | 2015-06-30 | Silicon Image, Inc. | Single ended configurable multi-mode driver |
US8760188B2 (en) | 2011-06-30 | 2014-06-24 | Silicon Image, Inc. | Configurable multi-dimensional driver and receiver |
KR101247268B1 (ko) * | 2011-08-01 | 2013-03-25 | 에스케이하이닉스 주식회사 | 반도체 장치 |
USRE49506E1 (en) | 2012-12-03 | 2023-04-25 | Samsung Electronics Co., Ltd. | High/low speed mode selection for output driver circuits of a memory interface |
US9407469B2 (en) * | 2013-03-14 | 2016-08-02 | Lattice Semiconductor Corporation | Driving data of multiple protocols through a single set of pins |
KR102103865B1 (ko) * | 2013-11-05 | 2020-04-24 | 에스케이하이닉스 주식회사 | 반도체 시스템 |
WO2015164049A1 (en) * | 2014-04-25 | 2015-10-29 | Rambus, Inc. | Memory mirroring |
US9798628B2 (en) | 2014-04-25 | 2017-10-24 | Rambus Inc. | Memory mirroring |
KR20170005328A (ko) * | 2015-07-03 | 2017-01-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 시스템 |
KR102363346B1 (ko) * | 2015-08-20 | 2022-02-16 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
KR20170075103A (ko) | 2015-12-22 | 2017-07-03 | 삼성전자주식회사 | 온 다이 터미네이션 회로를 포함하는 메모리 모듈 및 그것의 온 다이 터미네이션 제어 방법 |
KR20170143127A (ko) * | 2016-06-20 | 2017-12-29 | 삼성전자주식회사 | 터미네이션 저항을 보정하는 반도체 메모리 장치 및 그것의 터미네이션 저항 보정 방법 |
US10720191B2 (en) * | 2017-12-21 | 2020-07-21 | Samsung Electronics Co., Ltd. | Storage device including calibration device |
KR102698034B1 (ko) * | 2018-11-19 | 2024-08-22 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10630289B1 (en) * | 2019-03-01 | 2020-04-21 | Realtek Semiconductor Corp. | On-die-termination circuit and control method for of the same |
JP2021185650A (ja) * | 2020-05-25 | 2021-12-09 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | インピーダンスキャリブレーション回路 |
US11978505B2 (en) * | 2021-01-11 | 2024-05-07 | Changxin Memory Technologies, Inc. | Drive circuit with adjustable pull-up resistor, and memory comprising the same |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4621226A (en) * | 1984-05-23 | 1986-11-04 | Weinschel Engineering Co., Inc. | Apparatus and method for determining an input electrical characteristic of a device under test |
US6026456A (en) * | 1995-12-15 | 2000-02-15 | Intel Corporation | System utilizing distributed on-chip termination |
JPH1020974A (ja) | 1996-07-03 | 1998-01-23 | Fujitsu Ltd | バス構造及び入出力バッファ |
KR100253564B1 (ko) | 1997-04-25 | 2000-05-01 | 김영환 | 고속 동작용 싱크로노스 디램 |
US6232792B1 (en) | 1997-06-25 | 2001-05-15 | Sun Microsystems, Inc. | Terminating transmission lines using on-chip terminator circuitry |
JP3335886B2 (ja) * | 1997-09-01 | 2002-10-21 | 株式会社東芝 | プログラマブル・インピーダンス回路 |
US6288563B1 (en) * | 1998-12-31 | 2001-09-11 | Intel Corporation | Slew rate control |
US6157206A (en) * | 1998-12-31 | 2000-12-05 | Intel Corporation | On-chip termination |
JP2000310672A (ja) * | 1999-04-28 | 2000-11-07 | Fujitsu Ltd | 半導体装置 |
US6281709B1 (en) * | 1999-08-31 | 2001-08-28 | Micron Technology, Inc. | Fuse option for multiple logic families on the same die |
US6420899B1 (en) * | 2000-12-29 | 2002-07-16 | Intel Corporation | Dynamic impedance matched driver for improved slew rate and glitch termination |
-
2002
- 2002-05-24 KR KR10-2002-0028845A patent/KR100422451B1/ko active IP Right Grant
- 2002-09-05 US US10/235,694 patent/US6762620B2/en not_active Expired - Lifetime
-
2003
- 2003-04-30 DE DE10320518A patent/DE10320518A1/de not_active Withdrawn
- 2003-05-06 TW TW092112342A patent/TWI223277B/zh not_active IP Right Cessation
- 2003-05-22 JP JP2003145104A patent/JP4361758B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102006011967A1 (de) * | 2006-03-15 | 2007-09-20 | Infineon Technologies Ag | Halbleiterbauteil mit mehreren in ein gemeinsames Gehäuse gepackten Halbleiterchips und dafür eingerichtete Halbleiterchips |
Also Published As
Publication number | Publication date |
---|---|
JP4361758B2 (ja) | 2009-11-11 |
TW200307950A (en) | 2003-12-16 |
KR20030090955A (ko) | 2003-12-01 |
US20030218477A1 (en) | 2003-11-27 |
JP2003345735A (ja) | 2003-12-05 |
TWI223277B (en) | 2004-11-01 |
KR100422451B1 (ko) | 2004-03-11 |
US6762620B2 (en) | 2004-07-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10320518A1 (de) | Schaltung und Verfahren zur Impedanzsteuerung eines Kontaktstellenabschlusses | |
DE69904320T2 (de) | On-chip schaltung und verfahren zur speicherschaltungs-prüfung | |
DE102004041023B4 (de) | Integrierte Schaltung und zugehöriger Halbleiterspeicherbaustein | |
DE68918040T2 (de) | Integrierte Halbleiterschaltung mit Ein- und Ausgangsanschlüssen, die einen unabhängigen Verbindungstest erlauben. | |
DE10354535B4 (de) | Chipintegrierte Abschlussschaltung, zugehörige Speicheranordnung und zugehöriges Abschlussverfahren | |
DE102008015990B4 (de) | Speichermodul mit Rängen von Speicherchips und gestapelten ECC-Speichervorrichtungen sowie Computersystem | |
DE4243592C2 (de) | Paralleltestschaltung für einen Halbleiter-Speicherchip | |
DE69229090T2 (de) | Integrierte Halbleiterschaltungsanordnung mit Möglichkeit, die Produktspezifikation zu ändern | |
DE102007039604A1 (de) | Kalibrierungsschaltung, damit ausgestattete Halbleitervorrichtung und Verfahren zur Einstellung der Ausgangseigenschaften der Halbleitervorrichtung | |
DE102005029874A1 (de) | Halbleiterspeichervorrichtung mit integrierter Abschlussschaltung | |
DE102004031452A1 (de) | Datenausgangstreiber | |
DE19639972B4 (de) | Hochgeschwindigkeitstestschaltkreis für eine Halbleiterspeichervorrichtung | |
DE602004011809T2 (de) | Interne spannungsdifferenz für eine speicherschnittstelle | |
DE102005021894A1 (de) | Speichersytem, IC-Speicherbauelement und Betriebsverfahren | |
DE102005001847B4 (de) | Speicherbauelement mit Abschlusseinheit und zugehöriges Speichersystem | |
DE10066260B4 (de) | Halbleiter-Speicheranordnung, Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, und Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte | |
DE19831350B4 (de) | Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet, und Verfahren der Verwendung einer Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet | |
DE19954564A1 (de) | Steuerungsschaltung für die CAS-Verzögerung | |
DE102004024634B4 (de) | Integrierter Schaltungsbaustein und Speichersystem mit Datenpuffer sowie zugehöriges Steuerverfahren | |
DE69124940T2 (de) | Halbleiter-Speichereinrichtung | |
DE19710488C2 (de) | Gegen 5V widerstandsfähige Eingangs-/Ausgangsschaltung | |
DE10031575B4 (de) | Halbleiterspeicherbauelement | |
DE19651248B4 (de) | Betriebsmodussetzschaltung in einer Halbleitereinrichtung | |
EP0945735B1 (de) | Anordnung zum Erkennen von Kontaktfehlern beim Testen von integrierten Schaltungen | |
DE69024576T2 (de) | Betriebsartenwählerschaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |