KR100660873B1 - 인덕턴스를 갖는 온-다이 터미네이션을 포함하는 메모리시스템 - Google Patents

인덕턴스를 갖는 온-다이 터미네이션을 포함하는 메모리시스템 Download PDF

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박광수
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Abstract

본 발명은 인덕턴스를 갖는 온-다이 터미네이션을 포함하는 메모리 시스템에 대하여 개시된다. 메모리 시스템은 메모리 칩의 온-다이 터미네이션부에 인덕터를 추가하여 동작 주파수 변화에 안정적으로 일정한 이득 특성이 나타나도록 한다. 본 발명은 메모리 칩의 패드와 연결되는 와이어 본딩, 패키지 라인 패턴, PCB 라인 패턴, 와이어 라인, 또는 인덕터 소자를 이용하여 온-다이 터미네이션부의 인덕터를 구현한다.
온-다이 터미네이션, 인덕턴스, 와이어 본딩, 패키지 라인 패턴, PCB 라인 패턴, 와이어 라인, 인덕터 소자, 메모리 시스템

Description

인덕턴스를 갖는 온-다이 터미네이션을 포함하는 메모리 시스템{Memory system and on-die termination having inductance}
도 1은 본 발명의 제1 실시예에 따른 인덕턴스를 갖는 온-다이 터미네이션부(ODT)를 설명하는 도면이다.
도 2 및 도 3은 본 발명의 제2 실시예에 따른 메모리 시스템을 설명하는 도면이다.
도 4는 본 발명의 제3 실시예에 따른 메모리 시스템을 설명하는 도면이다.
도 5는 본 발명의 제4 실시예에 따른 메모리 시스템을 설명하는 도면이다.
도 6은 본 발명의 제5 실시예에 따른 메모리 시스템을 설명하는 도면이다.
도 7은 본 발명의 실시예들에 따른 인덕턴스를 갖는 ODT의 동작 특성을 나타내는 도면이다.
본 발명은 메모리 시스템에 관한 것으로, 특히 인덕터를 갖는 온-다이 터미네이션을 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템의 수신측 또는 송신측에서 유발되는 신호 반사를 억제하기 위 하여, 메모리 시스템으로/으로부터의 신호 전송을 위해 사용되는 라인을 터미네이션 저항으로 종단시킨다. 신호 반사는 신호 충실도(Signal Integrity: SI)에 부정적인 영향을 미친다. 특히, 고속 동작을 지원하는 메모리 시스템에서, 신호 반사는 더욱 부정적인 영향을 미친다.
일반적으로, 메모리 시스템에서 메모리 콘트롤러 또는 DRAM의 입출력(I/O) 단자들은 터미네이션 저항으로 종단된 온-다이 터미네이션(On-Die Termination: ODT)으로 구현된다. 터미네이션 저항은 전송 라인의 임피던스와 매칭되도록 설정된다.
한편, 전송 라인은 수신측의 리시버와 드라이버에 연결되는 데, 리시버가 갖는 입력 커패시턴스와 드라이버가 갖는 접합 커패시턴스로 인하여 기생 커패시턴스를 포함하고 있다. 기생 커패시턴스는 메모리 시스템의 동작 주파수 변화에 대하여 터미네이션 저항이 일정한 값으로 작용하는 것을 방해한다.
입출력(I/O) 단자의 터미네이션 저항 값이 일정하게 작용하면, 동작 주파수가 저주파에서 고주파로 상승하더라도 입출력(I/O) 단자에서의 이득이 일정하게 나타나는 데 반하여, 기생 커패시턴스에 의해 터미네이션 저항 값이 변동되면 입출력(I/O) 단자에서의 이득이 변동되어 나타난다.
이러한 기생 커패시턴스의 영향을 없애기 위하여, 그리고 넓은 주파수 대역에 적합한 터미네이션(broad band termination)을 위하여, ODT는 인덕턴스 성분을 필요로 하게 된다. ODT에 인덕턴스 성분을 추가하게 되면, 신호 충실도(Signal Integrity: SI)가 향상되는 이점이 있다. 그런데, 인덕턴스를 갖는 ODT를 구현하려 면 인덕턴스가 차지하는 면적이 너무 커서 칩 면적이 커지는 문제점이 있다.
따라서, 칩 면적을 크게 하지 않으면서 인덕턴스를 구현할 수 있는 ODT 구조를 갖는 메모리 장치의 존재가 요구된다.
본 발명의 목적은 동작 전원 라인과 온-다이 터미네이션부 전용의 전원 라인이 분리된 메모리 칩을 제공하는 데 있다.
본 발명의 다른 목적은 인덕터를 갖는 온-다이 터미네이션을 포함하는 메모리 시스템을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 칩은 제1 전원 패드와 연결되는 제1 전원 라인; 제2 전원 패드와 연결되는 제2 전원 라인; 적어도 하나의 데이터 입출력 패드; 제1 전원 라인에 연결되고, 데이터 입출력 패드로 데이터를 구동하는 드라이버; 및 제2 전원 라인에 연결되고, 데이터 입출력 패드와 연결되는 전송 라인의 임피던스와 매칭되는 출력 특성을 갖는 온다이 터미네이션부를 포함한다.
바람직하기로, 제1 전원 라인은 메모리 칩의 동작 전원 라인이고, 제2 전원 라인은 온다이 터미네이션부 전용의 전원 라인일 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 일면의 메모리 장치는 제1 및 제2 전원 패드를 포함하는 메모리 칩; 및 제1 및 제2 전원 패드들과 와이어 본딩되는 제3 전원 패드들을 포함하는 패키지 기판을 포함한다.
본 발명의 실시예들에 따른 메모리 칩은 제1 전원 패드와 연결되는 제1 전원 라인; 제2 전원 패드와 연결되는 제2 전원 라인; 전송 라인과 연결되는 적어도 하나의 데이터 입출력 패드; 제1 전원 라인과 데이터 입출력 패드 사이에 연결되고, 데이터 입출력 패드로 데이터를 구동하는 드라이버; 및 제2 전원 라인과 데이터 입출력 패드 사이에 연결되고, 전송 라인의 임피던스와 매칭되는 출력 특성을 갖는 온다이 터미네이션부를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 다른 일면의 메모리 장치는 제1 및 제 2 전원 패드들을 포함하는 메모리 칩; 및 제1 및 제 2 전원 패드들 각각과 와이어 본딩되는 제3 및 제4 전원 패드들을 포함하고, 패키지 라인 패턴을 통하여 제3 및 제4 전원 패드들과 연결되는 패키지 볼을 갖는 패키지 기판을 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 또다른 일면의 메모리 장치는 제1 및 제 2 전원 패드들을 포함하는 메모리 칩; 제1 및 제 2 전원 패드들 각각과 와이어 본딩되는 제3 및 제4 전원 패드들을 포함하고, 패키지 라인 패턴을 통하여 제3 및 제4 전원 패드들과 연결되는 패키지 볼을 포함하는 패키지 기판; 및 패키지 볼과 와이어 라인을 통하여 연결되는 전원 터미널을 포함하는 패키지 보드의 전원 프레임을 포함한다.
본 발명의 실시예들에 따라, 패키지 볼은 BGA 볼인 것이 적합하다.
본 발명의 실시예들에 따라, 메모리 시스템은 패키지 볼과 전원 터미널 사이에, 와이어 라인과 연결되는 인덕터 소자를 더 포함할 수 있다.
따라서, 본 발명의 메모리 시스템은 메모리 칩의 온-다이 터미네이션부에 인덕터를 추가하여 동작 주파수 변화에 안정적으로 일정한 이득 특성이 나타나도록 하고, 메모리 칩과 연결되는 와이어 본딩, 패키지 라인 패턴, PCB 라인 패턴, 와이어 라인, 또는 인덕터 소자를 이용하여 온-다이 터미네이션부의 인덕터를 구현하기 때문에, 인덕터의 구현으로 인해 메모리 칩 크기에 영향을 미치지 않는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 인덕턴스를 갖는 온-다이 터미네이션부(ODT)를 설명하는 도면이다. 도 1을 참조하면, 데이터 입출력 패드(DQ)에 드라이버, 리시버 및 ODT와 연결된다.
드라이버(110)는 풀-업 회로, 풀-다운 회로, 또는 둘 다로 구성될 수 있다. 풀-업 회로는, 인에이블되면 제어된 출력 저항값을 통하여 높은 전압을 데이터 입출력 패드(DQ)로 연결시키고, 디세이블되면 데이터 입출력 패드(DQ)를 하이-임피던스 상태로 나타낸다.
풀-다운 회로는, 인에이블되면 제어된 저항값을 통하여 낮은 전압을 데이터 입출력 패드(DQ)와 연결시키고, 디세이블되면 데이터 입출력 패드(DQ)를 하이-임피 던스 상태로 나타낸다. 드라이버(110)는 그 내부의 풀-업 또는 풀-다운 회로들을 적절한 타이밍에 선택적으로 인에이블시킴으로써, 데이터를 데이터 입출력 패드(DQ)로 출력한다.
리시버(120)는 데이터 입출력 패드(DQ)로 입력되는 데이터를 수신한다.
ODT(130)는 제1 전원(VDD_ODT)에 직렬 연결되는 스위칭 트랜지스터(131), 저항(132), 그리고 인덕터(133)를 포함한다. 스위칭 트랜지스터(131)는 제어 신호(CTRL)에 응답하여 턴온되어, 데이터 입출력 패드(DQ)가 저항(132) 및 인덕터(133)를 통해 제1 전원(VDD_ODT)으로 종단된다. 이때, 드라이버(110)는 디세이블되고, 리시버(120)는 데이터 입출력 패드(DQ)로 전달되는 데이터를 수신한다.
도 2는 본 발명의 제2 실시예에 따른 메모리 시스템을 설명하는 도면이다.
도 2를 참조하면, 메모리 시스템(200)은 메모리 패키지(220)에 메모리 칩(210)이 장착된다. 메모리 칩(210)의 제1 전원 패드들(211a, 212, 213)과 제2 전원 패드(211b)는 패키지 기판(220)의 제3 전원 패드들(221, 222, 223)과 와이어 본딩을 통해 연결된다.
패키지 기판(220)는 예를 들어, 볼 그리드 어레이(Ball Grid Array: BGA) 패키지로 구성된다. BGA의 볼들(231, 232, 233)은 패키지 라인 패턴을 통해 제3 패드들(221, 222, 223)과 연결된다.
도 3은 도 2의 메모리 시스템(200)의 A 부분을 확대한 도면이다.
도 3을 참조하면, 패키지 기판(220)의 제3 전원 패드들(221, 222, 223)은 전원(VDD) 패드들이다. 제3 전원 패드들(221, 222, 223)은 와이어 본딩(301a, 301b, 302, 303)을 통해 메모리 칩(210)의 제1 및 제2 전원 패드들(211a, 211b, 212, 213)과 연결된다. 특히, 제3 전원 패드(221)는 2개의 와이어 본딩(301a, 301b)을 통해 제1 전원 패드(211a)와 제2 전원 패드(211b) 각각과 연결된다.
제1 전원 패드들(211a, 212, 213)은 메모리 칩(210)의 동작 전원 패드들이다. 제1 전원 패드들(211a, 212, 213)은 메모리 칩(210)의 제1 전원 라인(202)과 연결된다. 제2 전원 패드(211b)는 메모리 칩(210)의 ODT 전원 패드(VDD_ODT)이고, 메모리 칩(210)의 제2 전원 라인(204)과 연결된다. 다수개의 DQ 패드들(DQ0, DQ1, DQn)에는 앞서 도 1에서 설명한 드라이버, ODT 그리고 리시버가 각각 연결된다. 드라이버들은 제1 전원 라인(202)에 연결되고, ODT들은 제2 전원 라인(204)에 연결된다.
제3 전원 패드(221)와 제2 전원 패드(211b)를 연결시키는 와이어 본딩(301b)은 ODT(130, 도 1)의 인덕터로 작용한다.
도 4는 본 발명의 제3 실시예에 따른 메모리 시스템을 설명하는 것으로, 도 2의 메모리 시스템(200)의 B 부분에 적용하여 설명된다.
도 4를 참조하면, 패키지 기판(220)의 BGA 볼들(231, 232, 233)은 전원용 볼들이다. BGA 볼들(231, 232, 233)은 패키지 라인 패턴들(401a, 401b, 402, 403)을 통해 제3 및 제4 패드들(221a, 221b, 222, 223)과 연결된다. 특히, BGA 볼(231)은 2개의 패키지 라인 패턴(401a, 401b)을 통해 제3 전원 패드(221a)와 제4 전원 패드(221b)과 각각 연결된다.
제3 및 제4 전원 패드들(221a, 221b, 222, 223)은 와이어 본딩(301a, 301b, 302, 303)을 통하여 제1 및 제2 전원 패드들(211a, 211b, 212, 213)과 연결된다. 제1 및 제2 전원 패드들(211a, 211b, 212, 213)은 도 3에서 설명된 연결 구조와 동일하게 드라이버, ODT 및 리시버와 연결된다.
BGA 볼(231)과 제4 전원 패드(221b)를 연결시키는 패키지 라인 패턴(401b)과, 제4 전원 패드(221b)와 제2 전원 패드(211b)를 연결시키는 와이어 본딩(301b)은 ODT(130, 도 1)의 인덕터로 작용한다.
도 5는 본 발명의 제4 실시예에 따른 메모리 시스템을 설명하는 도면이다.
도 5를 참조하면, 도 4에서 설명된 패키지 기판(220)의 BGA 볼들(231a, 231b, 232, 233)이 패키지 보드(500)의 전원 플레인(PCB VDD Plane, 510)과의 연결을 나타낸다. 전원 플레인(510)의 전원 터미널들(511a, 512)은 PCB 라인 패턴(501a, 502)을 통하여 BGA 볼들(231a, 232)과 연결되고, 전원 터미널(511b)은 긴 와이어 라인(501b)를 통하여 BGA 볼(231b)과 연결된다.
BGA 볼들(231a, 231b, 232, 233)은 패키지 기판(220)의 라인 패턴들(401a, 401b, 402, 403)을 통해 제3 및 제4 전원 패드들(221a, 221b, 222, 223)과 각각 연결된다. 제3 및 제4 전원 패드들(221a, 221b, 222, 223)은 도 4에 도시된 바와 같이, 와이어 본딩(301a, 301b, 302, 303)을 통하여 제1 및 제2 패드들(211a, 211b, 212, 213)과 연결된다. 제1 및 제2 전원 패드들(211a, 211b, 212, 213)은 도 3에 도시된 바와 같이, 드라이버, ODT 및 리시버와 연결된다.
전원 터미널(511b)과 BGA 볼(231b)을 연결시키는 긴 와이어 라인(501b), BGA 볼(231b)과 제4 전원 패드(221b)를 연결시키는 패키지 라인 패턴(401b), 그리고 제 4 전원 패드(221b)와 제2 전원 패드(211b)를 연결시키는 와이어 본딩(301b)은 ODT(130, 도 1)의 인덕터로 작용한다.
도 6은 본 발명의 제5 실시예에 따른 메모리 시스템을 설명하는 도면이다.
도 6을 참조하면, 도 5의 실시예에서, 전원 터미널(511b)과 BGA 볼(231b) 사이에 긴 와이어 라인(501b) 뿐만 아니라 인덕터 소자(501c)가 추가되어 연결된다.
이에 따라, 전원 터미널(511b)과 BGA 볼(231b)을 연결시키는 인덕터 소자(501c)와 긴 와이어 라인(501b), BGA 볼(231b)과 제4 전원 패드(221b)를 연결시키는 PCB 라인 패턴(401b), 그리고 제4 전원 패드(221b)와 제2 전원 패드(211b)를 연결시키는 와이어 본딩(301b)은 ODT(130, 도 1)의 인덕터로 작용한다.
도 7은 본 발명의 실시예들에 따른 인덕터를 갖는 ODT의 동작 특성을 나타내는 도면이다.
도 7에서, ODT와 연결되는 전송 라인의 신호 이득을 살펴보면, ODT에 인덕터를 구비하는 경우에는 동작 주파수 변화에 대하여 신호 이득이 일정한 데 반하여, ODT에 인덕터가 없는 경우에는 신호 이득이 변화되는 것을 볼 수 있다.
따라서, 본 발명은 ODT에 연결되는 인덕터를 구현함에 있어서, 메모리 칩(210)과 연결되는 와이어 본딩, 패키지 라인 패턴, PCB 라인 패턴, 와이어 라인, 또는 인덕터 소자를 이용하여 구현한다. 이에 따라, 메모리 칩(210) 크기에 영향을 미치지 않는다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 시스템은 메모리 칩의 온-다이 터미네이션부에 인덕터를 추가하여 동작 주파수 변화에 안정적으로 일정한 이득 특성이 나타나도록 한다.
그리고, 메모리 칩과 연결되는 와이어 본딩, 패키지 라인 패턴, PCB 라인 패턴, 와이어 라인, 또는 인덕터 소자를 이용하여 온-다이 터미네이션부의 인덕터를 구현하기 때문에, 인덕터의 구현으로 인해 메모리 칩 크기에 영향을 미치지 않는다.

Claims (14)

  1. 제1 전원 패드와 연결되는 제1 전원 라인;
    제2 전원 패드와 연결되는 제2 전원 라인;
    적어도 하나의 데이터 입출력 패드;
    상기 제1 전원 라인에 연결되고, 상기 데이터 입출력 패드로 데이터를 구동하는 드라이버; 및
    상기 제2 전원 라인에 연결되고, 상기 데이터 입출력 패드와 연결되는 전송 라인의 임피던스와 매칭되는 출력 특성을 갖는 온다이 터미네이션부를 구비하고,
    상기 제2 전원 라인은 상기 온다이 터미네이션부 전용의 전원 라인인 것을 특징으로 하는 메모리 칩.
  2. 제1항에 있어서, 상기 제1 전원 라인은
    상기 메모리 칩의 동작 전원 라인인 것을 특징으로 하는 메모리 칩.
  3. 삭제
  4. 제1 및 제2 전원 패드를 포함하는 메모리 칩; 및
    상기 제1 및 제2 전원 패드들과 와이어 본딩되는 제3 전원 패드들을 포함하는 패키지 기판을 구비하고,
    상기 메모리 칩은
    상기 제1 전원 패드와 연결되는 제1 전원 라인;
    상기 제2 전원 패드와 연결되는 제2 전원 라인;
    전송 라인과 연결되는 적어도 하나의 데이터 입출력 패드;
    상기 제1 전원 라인과 상기 데이터 입출력 패드 사이에 연결되고, 상기 데이터 입출력 패드로 데이터를 구동하는 드라이버; 및
    상기 제2 전원 라인과 상기 데이터 입출력 패드 사이에 연결되고, 상기 전송 라인의 임피던스와 매칭되는 출력 특성을 갖는 온다이 터미네이션부를 구비하고,
    상기 제2 전원 라인은 상기 온다이 터미네이션부 전용의 전원 라인인 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서, 상기 제1 전원 라인은
    상기 메모리 칩의 동작 전원 라인인 것을 특징으로 하는 메모리 시스템.
  6. 삭제
  7. 제1 및 제 2 전원 패드들을 포함하는 메모리 칩; 및
    상기 제1 및 제 2 전원 패드들 각각과 와이어 본딩되는 제3 및 제4 전원 패드들을 포함하고, 패키지 라인 패턴을 통하여 상기 제3 및 제4 전원 패드들과 연결되는 패키지 볼을 포함하는 패키지 기판; 및
    상기 메모리 칩은
    상기 제1 전원 패드와 연결되는 제1 전원 라인;
    상기 제2 전원 패드와 연결되는 제2 전원 라인;
    전송 라인과 연결되는 적어도 하나의 데이터 입출력 패드; 및
    상기 제1 전원 라인과 상기 데이터 입출력 패드 사이에 연결되고, 상기 데이터 입출력 패드로 데이터를 구동하는 드라이버; 및
    상기 제2 전원 라인과 상기 데이터 입출력 패드 사이에 연결되고, 상기 전송 라인의 임피던스와 매칭되는 출력 특성을 갖는 온다이 터미네이션부를 구비하고,
    상기 제2 전원 라인은 상기 온다이 터미네이션부 전용의 전원 라인인 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 제1 전원 라인은
    상기 메모리 칩의 동작 전원 라인인 것을 특징으로 하는 메모리 시스템.
  9. 삭제
  10. 제1 및 제 2 전원 패드들을 포함하는 메모리 칩;
    상기 제1 및 제 2 전원 패드들 각각과 와이어 본딩되는 제3 및 제4 전원 패드들을 포함하고, 패키지 라인 패턴을 통하여 상기 제3 및 제4 전원 패드들과 연결되는 패키지 볼을 포함하는 패키지 기판; 및
    상기 패키지 볼과 와이어 라인을 통하여 연결되는 전원 터미널을 포함하는 패키지 보드의 전원 플레임을 구비하고,
    상기 메모리 칩은
    상기 제1 전원 패드와 연결되는 제1 전원 라인;
    상기 제2 전원 패드와 연결되는 제2 전원 라인;
    전송 라인과 연결되는 적어도 하나의 데이터 입출력 패드; 및
    상기 제1 전원 라인과 상기 데이터 입출력 패드 사이에 연결되고, 상기 데이터 입출력 패드로 데이터를 구동하는 드라이버; 및
    상기 제2 전원 라인과 상기 데이터 입출력 패드 사이에 연결되고, 상기 전송 라인의 임피던스와 매칭되는 출력 특성을 갖는 온다이 터미네이션부를 구비하고,
    상기 제2 전원 라인은 상기 온다이 터미네이션부 전용의 전원 라인인 것을 특징으로 하는 메모리 시스템.
  11. 제10항에 있어서, 상기 패키지 볼은
    BGA 볼인 것을 특징으로 하는 메모리 시스템.
  12. 제10항에 있어서, 상기 제1 전원 라인은
    상기 메모리 칩의 동작 전원 라인인 것을 특징으로 하는 메모리 시스템.
  13. 삭제
  14. 제10항에 있어서, 상기 메모리 시스템은
    상기 패키지 볼과 상기 전원 터미널 사이에, 상기 와이어 라인과 연결되는 인덕터 소자를 더 구비하는 것을 특징으로 하는 메모리 시스템.
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