JP2000307410A

JP2000307410A - 集積回路

Info

Publication number: JP2000307410A
Application number: JP11111715A
Authority: JP
Inventors: Koji Fukumoto; 晃二福本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-04-20
Filing date: 1999-04-20
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】高周波数下で動作する集積回路において、誤
動作の原因となる伝送信号の反射を消費電流の増加を伴
うことなく終端抵抗によって防止し、かつ、動作周波数
に応じて終端抵抗の値を変化させる。【解決手段】ＰＭＯＳトランジスタＰ１及びＮＭＯＳ
トランジスタＮ１を終端抵抗として、配線３のうち抵抗
成分４で示される特性インピーダンスの不連続個所に先
立って形成する。両トランジスタのゲートには終端抵抗
制御回路５からの信号Ｓ１，Ｓ２が与えられ、配線３に
伝送信号Ｓｐが与えられないときには両トランジスタを
オフさせる。また、終端抵抗制御回路５において、信号
Ｓ１，Ｓ２の強度を調節することで、両トランジスタの
オン抵抗値を変化させて終端抵抗を動作周波数に適した
値とする。終端抵抗制御回路５は外部入力端ＩＮｂから
入力されるデジタル信号により制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、集積回路中の配
線において生じる伝送信号の反射を防ぐ技術に関する。

【０００２】

【従来の技術】近年、集積回路の高集積化が進んでいく
一方で、高速動作化の実現も急速に推し進められてい
る。例えば、一般に知られているマイクロプロセッサは
現在、４００メガヘルツの基本動作クロック信号の下で
動作しており、演算処理速度は今後もますます高くなる
ことが予想される。

【０００３】一方、集積回路の動作速度が上昇するにつ
れ、配線内で伝送信号が反射することによって生じる反
射信号の影響が無視できなくなる。反射信号が発生する
と、伝送信号のエネルギーを減少させるだけでなく、反
射信号が伝送信号の行き先の電子回路にも伝えられ、そ
こで誤動作を引き起こす原因にもなる。このような問題
は一般に数百メガヘルツを越える高周波数で動作する集
積回路全般に生じ得る。以下ではマイクロプロセッサを
例にとってこの反射信号について説明する。

【０００４】図７は一般的なマイクロプロセッサＭ１の
ブロック図を示したものである。図７に示す通り、この
マイクロプロセッサＭ１は、データ信号Ｓｄを伝える内
部データバスＢｄ及びアドレス信号Ｓａを伝える内部ア
ドレスバスＢａを制御信号Ｓｃ２により制御するバス制
御回路６１と、バス制御回路６１から出力される命令コ
ードＩＣをデコードする命令デコーダ回路６２と、デコ
ードされた命令コードＤＩに応答して様々な制御信号Ｓ
ｃ１を発生する制御回路６３と、制御信号Ｓｃ１に応答
して演算を実行する演算実行回路６４とを、基板５０上
に備える。演算において用いられるデータ信号Ｓｄ及び
アドレス信号Ｓａは、バス制御回路６１から配線６５を
介して演算実行回路６４に与えられる。一方、制御信号
Ｓｃ１は、配線６６を介して演算実行回路６４に伝送さ
れる。これらの配線６５，６６については、一般に配線
長が長い。

【０００５】図８は、マイクロプロセッサＭ１のような
集積回路における信号の伝送の様子を簡単化して説明す
るための回路図である。図８に示す通り、この集積回路
Ｄ２は、２つのＣＭＯＳ回路１，２と配線３とを基板５
２上に有する。ＣＭＯＳ回路１，２はともに、図示して
いないＣＭＯＳトランジスタによって構成された回路で
あり、マイクロプロセッサＭ１における制御回路６３や
演算実行回路６４、バス制御回路６１等がこれらＣＭＯ
Ｓ回路１，２にあたる。ＣＭＯＳ回路１はいくつかの外
部入力端ＩＮａを備え、ＣＭＯＳ回路２はいくつかの外
部出力端ＯＮａを備える。また配線３は、長い経路を有
してＣＭＯＳ回路１，２を接続する配線であり、ＣＭＯ
Ｓ回路１から出力された伝送信号ＳｐをＣＭＯＳ回路２
に伝送する。なお、マイクロプロセッサＭ１における配
線６５または６６の一本がこれに相当する。

【０００６】さて、上述のように基板５２上に形成され
た配線３は、長い経路を有する。その経路中には通常、
コンタクトホールを用いた接続箇所や配線の幅が増減す
る箇所など配線の形状に変化のある部分が含まれる。一
般に、配線の形状に変化のある部分では配線のインピー
ダンスが変化し、不連続となる。図８に示した抵抗成分
４は、そのような不連続となった部分のインピーダンス
を等価的に示している。なお、配線３のインピーダンス
の不連続な変化は前述のように配線形状の変化が原因で
あるので、長い配線経路において複数の箇所で生じ得る
のであるが、図８では、説明を簡単にするために配線３
中でインピーダンスが不連続となる個所が１箇所だけで
あるとしている。

【０００７】伝送信号Ｓｐは配線３を介してＣＭＯＳ回
路２に向けて伝送されるが、抵抗成分４に示されるよう
なインピーダンス不連続個所が存在するために、伝送信
号Ｓｐのエネルギーの一部は反射され、これにより反射
信号Ｓｒが生じてしまう。なお、伝送信号Ｓｐのうち反
射信号Ｓｒ以外の他の主要な成分は、透過信号Ｓｔとし
てＣＭＯＳ回路２に向けて伝送される。

【０００８】伝送信号Ｓｐの反射が生じる原因は、次の
ように説明される。伝送信号Ｓｐは数百メガヘルツを越
える高周波数のデジタルパルス信号であるので、その中
には高周波数領域の様々な信号成分が含まれる。従っ
て、配線３は高周波数領域の信号成分についての特性イ
ンピーダンスを有していると考えられる。このとき、抵
抗成分４の存在は、配線３における特性インピーダンス
の不連続を生み出すことになる。言い換えると、抵抗成
分４の存在により配線３において不整合が生じているこ
とになり、そのため伝送信号Ｓｐの反射がこのような不
整合箇所において生じてしまう。

【０００９】

【発明が解決しようとする課題】反射信号Ｓｒは次のよ
うな問題を引き起こす。まず、高周波数の反射信号Ｓｒ
はＣＭＯＳ回路１で再反射し、行き先のＣＭＯＳ回路２
にも伝えられるため、ＣＭＯＳ回路２において誤動作を
生じさせる可能性がある。すなわち、ＣＭＯＳ回路２に
伝えられる反射信号Ｓｒは、透過信号Ｓｔに対し本来の
位相からずれて重畳され、ＣＭＯＳ回路２に対しノイズ
としてはたらく。

【００１０】さらに、反射によって伝送信号Ｓｐから高
周波数の信号成分Ｓｒが部分的に失われることにより、
伝送される透過信号Ｓｔの波形を変化させてしまう。す
なわち、透過信号Ｓｔの急峻な立ち上がりまたは立ち下
がりが失われる。このこともまた、ＣＭＯＳ回路２にお
ける誤動作を引き起こす原因となる。

【００１１】一般に、デジタル回路において取り扱われ
るクロック信号またはパルス信号は、広帯域にわたる高
周波成分を有するので、集積回路において特性インピー
ダンスの不連続点（すなわち不整合点）はいたるところ
に存在する。このことは、集積回路中のいたるところで
反射が生じ得ることを意味する。その結果、反射によっ
てデジタル回路の誤動作が生じやすくなっている。

【００１２】このような伝送信号の反射を防止する手段
として、配線のうちインピーダンスが不連続となる点の
近傍に抵抗を設けることが行われる。この抵抗は、配線
３のうち特性インピーダンスが不連続となる点までの部
分についての終端抵抗と見ることができる。例えば、特
許番号０２８４２４６３号の特許公報中の図１に記載さ
れた技術を集積回路Ｄ３として図９に示す。この集積回
路Ｄ３は、図８に示した集積回路Ｄ２と同様、２つのＣ
ＭＯＳ回路１，２と配線３とを基板５３上に有する。そ
して、集積回路Ｄ３は更に終端抵抗Ｒ５，Ｒ６を有して
いる。終端抵抗Ｒ５の一端には電源電位Ｖｃｃが与えら
れ、その他端は配線３のうち抵抗成分４近傍の送信側よ
りの位置に接続される。また、終端抵抗Ｒ６の一端には
接地電位Ｖｓｓが与えられ、その他端は終端抵抗Ｒ５と
配線３との接続点に接続される。なお、終端抵抗Ｒ５，
Ｒ６の抵抗値はどちらも例えば、配線３の特性インピー
ダンスＺ₀の２倍の値である２Ｚ₀になるよう調整され
る。

【００１３】このように電源電位Ｖｃｃと接地電位Ｖｓ
ｓとの間に終端抵抗Ｒ５，Ｒ６が接続されておれば、Ｃ
ＭＯＳ回路１から出力される論理値Ｈｉの信号が抵抗成
分４近傍に達しても、その信号のノイズに対するマージ
ンが少なくなることはない。また、終端抵抗Ｒ５，Ｒ６
を並列接続された抵抗と見ればその等価抵抗はＺ₀とな
るので、ほぼ整合していると考えられる。しかしノイズ
の問題等を考慮しなくてもよい場合には、例えば終端抵
抗Ｒ５を有しない構造にし、終端抵抗Ｒ６の値をＺ₀と
してもよい。なお、集積回路Ｄ３は更にインバータＩＶ
４，ＩＶ５も有している。

【００１４】この集積回路Ｄ３によれば、終端抵抗Ｒ
５，Ｒ６を有しているので配線３中の特性インピーダン
スが不連続となる点で反射が発生しにくい。よって、Ｃ
ＭＯＳ回路２に伝えられた信号には反射成分が少なく、
ＣＭＯＳ回路２における誤動作を防ぐことができる。

【００１５】ただしこの集積回路Ｄ３では、終端抵抗Ｒ
５，Ｒ６が電源電位Ｖｃｃと接地電位Ｖｓｓの間に挿入
されているので、常に電源電位Ｖｃｃから接地電位Ｖｓ
ｓへと貫通電流が流れることになり電力消費が大きい。
また、集積回路Ｄ３を規格通りの一つの周波数だけでな
く、例えば規格以上の高速の異なる複数の周波数で動作
させたい場合などには、周波数に応じて配線３の特性イ
ンピーダンスＺ₀の値が異なってくるので、終端抵抗Ｒ
５，Ｒ６が固定抵抗であると不便な場合もある。

【００１６】特許番号０２８４２４６３号の特許公報中
の図３には、それらの課題に対応し得る技術についても
記載されている。その技術を、集積回路Ｄ４として図１
０に示す。この集積回路Ｄ４は、集積回路Ｄ３と同様、
２つのＣＭＯＳ回路１，２及び配線３及びインバータＩ
Ｖ４，ＩＶ５を基板５４上に有する。そして、集積回路
Ｄ４は抵抗Ｒ５，Ｒ６ではなく、ソース同士及びドレイ
ン同士が接続された２つのＰＭＯＳトランジスタＰ９，
Ｐ１０と、ソース同士及びドレイン同士が接続された２
つのＮＭＯＳトランジスタＮ９，Ｎ１０とを有し、これ
らのトランジスタのオン抵抗を終端抵抗として用いる。
ＰＭＯＳトランジスタＰ９，Ｐ１０のソースには電源電
位Ｖｃｃが与えられ、ドレインは配線３のうち抵抗成分
４近傍の送信側よりの位置に接続される。また、ＮＭＯ
ＳトランジスタＮ９，Ｎ１０のソースには接地電位Ｖｓ
ｓが与えられ、ドレインはＰＭＯＳトランジスタＰ９，
Ｐ１０のドレインと配線３との接続点に接続される。

【００１７】さらに集積回路Ｄ４は、電源電位Ｖｃｃ及
び接地電位Ｖｓｓを与えられ、それらの電位からＰＭＯ
ＳトランジスタＰ９，Ｐ１０及びＮＭＯＳトランジスタ
Ｎ９，Ｎ１０の各ゲートへの制御信号を発生させる制御
電圧発生回路８と、制御電圧発生回路８で発生した制御
信号がＰＭＯＳトランジスタＰ９，Ｐ１０の各ゲートへ
と伝播するのを外部入力信号Ｓ１０により制御するスイ
ッチング回路６と、制御信号がＮＭＯＳトランジスタＮ
９，Ｎ１０の各ゲートへと伝播するのを外部入力信号Ｓ
１１により制御するスイッチング回路７とを有してい
る。

【００１８】この集積回路Ｄ４によれば、スイッチング
回路６，７によりＰＭＯＳトランジスタＰ９，Ｐ１０及
びＮＭＯＳトランジスタＮ９，Ｎ１０のオンオフを制御
できるので、終端抵抗を介して電源電位Ｖｃｃから接地
電位Ｖｓｓに常に貫通電流が流れるのを防ぐことができ
る。また、例えばＰＭＯＳトランジスタＰ９，Ｐ１０及
びＮＭＯＳトランジスタＮ９，Ｎ１０のオンオフの組み
合わせによって終端抵抗の値を変化させることも可能で
ある。よって、集積回路Ｄ４は上記の課題を解決し得る
といえる。

【００１９】ただし、動作周波数に応じて終端抵抗の値
を変化させるという点については、制御電圧発生回路８
及びスイッチング回路６，７のトランジスタレベルでの
内部構成が不明であるため、やや具体性に欠ける面があ
った。

【００２０】この発明は、高周波数下で動作する集積回
路において、誤動作の原因となる伝送信号の反射を消費
電流の増加を伴うことなく終端抵抗によって防止し、か
つ、いくつかの素子で構成された終端抵抗制御回路によ
り動作周波数に応じて終端抵抗の値を変化させることを
目的とする。

【００２１】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、特性インピーダンスが不連続となる個
所を含む配線と、制御電極及び第１の固定電位が与えら
れた第１の電流電極及び前記配線のうち前記特性インピ
ーダンスが不連続となる前記個所の近傍に接続された第
２の電流電極を含む第１のトランジスタと、一端並びに
第２の固定電位が与えられた他端を有する第１の抵抗、
及び、前記第１の抵抗の前記一端に接続された一端並び
に第３の固定電位が与えられた他端を有する第２の抵
抗、及び、前記第１のトランジスタの前記制御電極に接
続された一端並びに前記第１の抵抗の前記他端に接続さ
れた他端を有する第１のスイッチ、及び、前記第１の抵
抗の前記一端に接続された一端並びに前記第１のスイッ
チの前記一端に接続された他端を有し、前記第１のスイ
ッチとは排他的に動作をする第２のスイッチを含む制御
回路とを備える集積回路である。

【００２２】この発明のうち請求項２にかかるものは、
請求項１記載の集積回路であって、前記第１のトランジ
スタの前記制御電極と前記第１のスイッチの前記一端及
び前記第２のスイッチの前記他端との間に設けられ、前
記配線が信号を伝送する場合には、前記第１のスイッチ
の前記一端における電位を前記第１のトランジスタの前
記制御電極に与え、前記配線が信号を伝送しない場合に
は、第４の固定電位を前記第１のトランジスタの前記制
御電極に与える導通手段をさらに備える。

【００２３】この発明のうち請求項３にかかるものは、
請求項１記載の集積回路であって、制御電極及び第４の
固定電位が与えられた第１の電流電極及び前記第１のト
ランジスタの前記第２の電流電極に接続された第２の電
流電極を備えた第２のトランジスタをさらに備え、前記
制御回路は、前記第２のトランジスタの前記制御電極に
接続された一端並びに前記第２の抵抗の前記他端に接続
された他端を有する第３のスイッチ、及び、前記第２の
抵抗の前記一端に接続された一端並びに前記第３のスイ
ッチの前記一端に接続された他端を有し、前記第３のス
イッチとは排他的に動作をする第４のスイッチをさらに
含む。

【００２４】この発明のうち請求項４にかかるものは、
請求項３記載の集積回路であって、前記第１のトランジ
スタの前記制御電極と前記第１のスイッチの前記一端及
び前記第２のスイッチの前記他端との間に設けられ、前
記配線が信号を伝送する場合には、前記第１のスイッチ
の前記一端における電位を前記第１のトランジスタの前
記制御電極に与え、前記配線が信号を伝送しない場合に
は、第５の固定電位を前記第１のトランジスタの前記制
御電極に与える第１の導通手段と、前記第２のトランジ
スタの前記制御電極と前記第３のスイッチの前記一端及
び前記第４のスイッチの前記他端との間に設けられ、前
記配線が信号を伝送する場合には、前記第３のスイッチ
の前記一端における電位を前記第２のトランジスタの前
記制御電極に与え、前記配線が信号を伝送しない場合に
は、第６の固定電位を前記第２のトランジスタの前記制
御電極に与える第２の導通手段とをさらに備える。

【００２５】この発明のうち請求項５にかかるものは、
請求項１または３記載の集積回路であって、前記第１及
び第２の抵抗のうち少なくとも一方は、オン抵抗を有す
る複数のスイッチを並列に接続したものである。

【００２６】この発明のうち請求項６にかかるものは、
請求項５記載の集積回路であって、前記配線が信号を伝
送しない場合には、前記第１の抵抗及び前記第２の抵抗
のうち少なくとも一方の前記複数のスイッチの全てをオ
フする。

【００２７】

【発明の実施の形態】実施の形態１．図１は、本実施の
形態にかかる集積回路Ｄ１を簡単化して示した回路図で
ある。従来の集積回路Ｄ２と同様、この集積回路Ｄ１
は、２つのＣＭＯＳ回路１，２と、それらを接続する配
線３とを基板５１上に有する。ＣＭＯＳ回路１，２はと
もに、図示していないＣＭＯＳトランジスタによって構
成された回路であり、例えば図７に示したマイクロプロ
セッサＭ１における制御回路６３や演算実行回路６４、
バス制御回路６１等がこれらにあたる。なお、ＣＭＯＳ
回路１はいくつかの外部入力端ＩＮａを備え、ＣＭＯＳ
回路２はいくつかの外部出力端ＯＮａを備える。また配
線３は、長い経路を有してＣＭＯＳ回路１，２を接続す
る配線であり、ＣＭＯＳ回路１から出力された伝送信号
ＳｐをＣＭＯＳ回路２に伝送する。例えば、マイクロプ
ロセッサＭ１における配線６５または６６の一本がこれ
に相当する。

【００２８】集積回路Ｄ１は、このような集積回路Ｄ２
と同様の構成に加えて更に、ＰＭＯＳトランジスタＰ１
及びＮＭＯＳトランジスタＮ１を、反射信号を減少また
は防止するための終端抵抗として基板５１上に更に有す
る。ＰＭＯＳトランジスタＰ１のソースは電源電位Ｖｃ
ｃに、ドレインは配線３のうち抵抗成分４近傍の信号送
信側の位置に、また、ＮＭＯＳトランジスタＮ１のソー
スは接地電位Ｖｓｓに、ドレインはＰＭＯＳトランジス
タＰ１のドレインに、それぞれ接続される。

【００２９】そして更に集積回路Ｄ１は、終端抵抗制御
回路５を基板５１上に有する。終端抵抗制御回路５は、
ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ
１のオンオフ及びオン抵抗の値を制御するための制御信
号Ｓ１，Ｓ２を発生させ、両トランジスタのゲートにそ
れぞれの信号を与える。なお、終端抵抗制御回路５は、
いくつかの外部入力端ＩＮｂを備え、この外部入力端Ｉ
Ｎｂからの信号情報に基づいて、ＣＭＯＳ回路１から配
線３へと情報の伝送がある場合にのみＰＭＯＳトランジ
スタＰ１及びＮＭＯＳトランジスタＮ１がオンするよ
う、制御信号Ｓ１，Ｓ２を出力する。このようにすれ
ば、貫通電流が終端抵抗に常に流れることはない。な
お、外部入力端ＩＮｂに入力される信号はデジタル信号
である。

【００３０】図２は、終端抵抗制御回路５の具体的構成
を終端抵抗制御回路５ａとして示したものである。終端
抵抗制御回路５ａには、ドレイン同士が接続され、ゲー
トに共通の外部入力信号Ｓ５が入力されるＰＭＯＳトラ
ンジスタＰ２及びＮＭＯＳトランジスタＮ２と、ドレイ
ンがともにＰＭＯＳトランジスタＰ２のソースに接続さ
れたＰＭＯＳトランジスタＰ４，Ｐ５と、ＰＭＯＳトラ
ンジスタＰ４，Ｐ５の各ソース間に挿入された抵抗Ｒ１
とが含まれる。そしてさらに、ドレイン同士が接続さ
れ、ゲートに共通の外部入力信号Ｓ６が入力されるＰＭ
ＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３
と、ドレインがともにＮＭＯＳトランジスタＮ３のソー
スに接続されたＮＭＯＳトランジスタＮ４，Ｎ５と、Ｎ
ＭＯＳトランジスタＮ４，Ｎ５の各ソース間に挿入され
た抵抗Ｒ２とが含まれる。

【００３１】なお、ＰＭＯＳトランジスタＰ５のゲート
には外部入力信号Ｓ３が入力され、ＰＭＯＳトランジス
タＰ４のゲートには外部入力信号Ｓ３がインバータＩＶ
１を介して反転して入力される。同様に、ＮＭＯＳトラ
ンジスタＮ５のゲートには外部入力信号Ｓ４が入力さ
れ、ＮＭＯＳトランジスタＮ４のゲートには外部入力信
号Ｓ４がインバータＩＶ２を介して反転して入力され
る。また、ＮＭＯＳトランジスタＮ２，Ｎ４のソースに
は接地電位Ｖｓｓが与えられ、ＰＭＯＳトランジスタＰ
３，Ｐ４のソースには電源電位Ｖｃｃが与えられる。ま
た、ＰＭＯＳトランジスタＰ５のソースと、ＮＭＯＳト
ランジスタＮ５のソースとが接続され、この接続点をノ
ードＡとする。なお抵抗Ｒ１，Ｒ２には、例えば基板５
１上に形成された多結晶シリコン配線または拡散層配線
を採用すればよい。

【００３２】この終端抵抗制御回路５ａを用いれば、外
部入力信号Ｓ５によってＮＭＯＳトランジスタＮ２また
はＰＭＯＳトランジスタＰ２のいずれかをオンさせるこ
とで、ＮＭＯＳトランジスタＮ１のゲートへの制御信号
Ｓ２を接地電位ＶｓｓとするかＰＭＯＳトランジスタＰ
２のソース電位とするか選択できる。さて、ＰＭＯＳト
ランジスタＰ２のソース電位については、外部入力信号
Ｓ３によってＰＭＯＳトランジスタＰ４またはＰＭＯＳ
トランジスタＰ５のいずれかをオンさせることで、電源
電位Ｖｃｃとするか、ノードＡでの電位（Ｒ２・Ｖｃｃ
＋Ｒ１・Ｖｓｓ）／（Ｒ１＋Ｒ２）とするか選択でき
る。このことはつまり、ＮＭＯＳトランジスタＮ１を、
オフする場合（接地電位Ｖｓｓを制御信号Ｓ２として与
える場合）以外に、オン抵抗の最も小さい状態にする場
合（電源電位Ｖｃｃを制御信号Ｓ２として与える場合）
と、オン抵抗の少し大きい状態にする場合（ノードＡで
の電位を制御信号Ｓ２として与える場合）とに設定可能
なことを意味している。つまり、ＮＭＯＳトランジスタ
Ｎ１をオフさせるか、オン抵抗を持たせるか制御できる
ことになる。

【００３３】同様に、外部入力信号Ｓ６によってＰＭＯ
ＳトランジスタＰ３またはＮＭＯＳトランジスタＮ３の
いずれかをオンさせることで、ＰＭＯＳトランジスタＰ
１のゲートへの制御信号Ｓ１を、電源電位Ｖｃｃとする
かＮＭＯＳトランジスタＮ３のソース電位とするか選択
できる。ＮＭＯＳトランジスタＮ３のソース電位につい
ても同様に、外部入力信号Ｓ４によってＮＭＯＳトラン
ジスタＮ４またはＮＭＯＳトランジスタＮ５のいずれか
をオンさせることで、接地電位ＶｓｓとするかノードＡ
での電位とするか選択でき、ＰＭＯＳトランジスタＰ１
を、オフする場合（電源電位Ｖｃｃを制御信号Ｓ１とし
て与える場合）以外に、オン抵抗の最も小さい状態にす
る場合（接地電位Ｖｓｓを制御信号Ｓ１として与える場
合）と、オン抵抗の少し大きい状態にする場合（ノード
Ａでの電位を制御信号Ｓ１として与える場合）とに設定
することが可能である。つまり、ＰＭＯＳトランジスタ
Ｐ１をオフさせるか、オン抵抗を持たせるか制御でき
る。

【００３４】すなわち、外部入力信号Ｓ５，Ｓ６の情報
に基づいて、ＣＭＯＳ回路１から配線３へと情報の伝送
がある場合にのみＰＭＯＳトランジスタＰ１及びＮＭＯ
ＳトランジスタＮ１がオンするよう制御信号Ｓ１，Ｓ２
を出力することができ、終端抵抗を介して電源電位Ｖｃ
ｃから接地電位Ｖｓｓに貫通電流が常に流れることを防
止できる。なお貫通電流の防止のためには、ＰＭＯＳト
ランジスタＰ１をオフさせるだけでもその効果はある
が、配線３に蓄積された電荷がＮＭＯＳトランジスタＮ
１を介して接地点に流れて電力を消費するのを防止する
目的で、ＮＭＯＳトランジスタＮ１もＰＭＯＳトランジ
スタＰ１と同時にオフさせる方が望ましい。

【００３５】しかも、外部入力信号Ｓ３〜Ｓ６によっ
て、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジス
タＮ１からなる終端抵抗をオンオフさせるのみならず、
動作周波数に応じてそのオン抵抗の値を変化させること
も可能となる。なお原理的には、ＰＭＯＳトランジスタ
Ｐ１なしでＮＭＯＳトランジスタＮ１のみでも終端抵抗
として機能するので、接地電位Ｖｓｓに接続された抵抗
Ｒ２と制御信号Ｓ２側の回路とがあれば終端抵抗制御回
路としての機能は有する。

【００３６】また、図９に示した集積回路Ｄ３の終端抵
抗Ｒ５，Ｒ６と同様の理由で、ある高周波数での配線３
の特性インピーダンスをＺ₀とした場合、ＰＭＯＳトラ
ンジスタＰ１及びＮＭＯＳトランジスタＮ１のインピー
ダンス（オン抵抗値）が２Ｚ ₀になるように、ＰＭＯＳ
トランジスタＰ１並びにＮＭＯＳトランジスタＮ１のゲ
ートサイズ及び抵抗Ｒ１，Ｒ２は設定される。例えば、
ある高い周波数での配線３の特性インピーダンスＺ₀が
１００Ωであると仮定すると、同じ周波数で２００Ωの
インピーダンス（オン抵抗値）を有するようＰＭＯＳト
ランジスタＰ１並びにＮＭＯＳトランジスタＮ１及び抵
抗Ｒ１，Ｒ２が調節して設けられる。ＰＭＯＳトランジ
スタＰ１及びＮＭＯＳトランジスタＮ１の両者のインピ
ーダンス（オン抵抗値）を同じ値（２Ｚ₀）にするため
には、例えば、制御信号Ｓ２に電源電位Ｖｃｃが選択さ
れているときは制御信号Ｓ１には接地電位Ｖｓｓが出力
され、制御信号Ｓ２にノードＡでの電位が選択されてい
るときは制御信号Ｓ１にもノードＡでの電位が出力され
るよう、外部入力信号Ｓ３，Ｓ４を制御すればよい。こ
の場合、２種類の終端抵抗値が得られることになる。な
お、配線３の特性インピーダンスＺ₀は一般に、基板上
の配線の幅、厚さ、誘電率、シート抵抗などに基づいて
計算あるいはシミュレーションすることにより決定され
る。

【００３７】終端抵抗制御回路５ａを採用した本実施の
形態にかかる集積回路Ｄ１を用いれば、ＰＭＯＳトラン
ジスタＰ１及びＮＭＯＳトランジスタＮ１が、抵抗成分
４に示されるインピーダンスの不整合を解消させるよう
に働く。即ち、抵抗成分４に先立った配線３上の位置
で、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジス
タＮ１の作用によりインピーダンスにおける整合が得ら
れるので、この箇所において伝送信号Ｓｐが抵抗成分４
の存在によって反射されることがほとんどなくＣＭＯＳ
回路２に伝えられる。従って、ＣＭＯＳ回路２に伝えら
れた信号は、高い周波数を有する反射信号成分をほとん
ど含んでいないので、ＣＭＯＳ回路２における誤動作が
防止できる。さらに、反射を抑えられることから伝送信
号Ｓｐの波形をＣＭＯＳ回路１の出力時と同様の形に保
持しつつＣＭＯＳ回路２に伝送することが可能なので、
それによっても誤動作を防止できる。また、終端抵抗制
御回路５ａのような回路構成にすることで、外部入力信
号Ｓ３〜Ｓ６によって、ＰＭＯＳトランジスタＰ１及び
ＮＭＯＳトランジスタＮ１からなる終端抵抗を、オンオ
フさせることも、動作周波数に応じてそのオン抵抗の値
を変化させることも可能となる。

【００３８】なお上記の記載では、ＰＭＯＳトランジス
タＰ１及びＮＭＯＳトランジスタＮ１の抵抗値として特
性インピーダンスＺ₀の２倍値（＝２Ｚ₀）が選択される
例について説明したが、実際には、ＰＭＯＳトランジス
タＰ１及びＮＭＯＳトランジスタＮ１のそれぞれのオン
抵抗値が特性インピーダンスＺ₀の１０倍を越えるもの
であっても、反射を防ぐ効果は得られる。終端抵抗の値
が高い方が、ＰＭＯＳトランジスタＰ１及びＮＭＯＳト
ランジスタＮ１のオン時に流れる電流が少なくて済み電
力消費を抑えることが可能であり、またＣＭＯＳ回路１
から出力されるＨｉ信号が抵抗成分４近傍に達しても、
ノイズに対するマージンが少なくなりにくいので、ＰＭ
ＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の
オン抵抗値は電力消費及び伝送信号の振幅の減少も考慮
に入れて選択することが好ましい。

【００３９】また上記の記載では、ＣＭＯＳ回路１から
出力された伝送信号Ｓｐが配線３を介してＣＭＯＳ回路
２へと伝送される場合について説明したが、ＣＭＯＳ回
路２からＣＭＯＳ回路１に対しても信号が伝送される双
方向通信の場合には、例えばＰＭＯＳトランジスタＰ１
及びＮＭＯＳトランジスタＮ１の２種類の終端抵抗値を
双方向のそれぞれの特性インピーダンスに対応させても
よい。または、ＰＭＯＳトランジスタＰ１及びＮＭＯＳ
トランジスタＮ１と同様の構成を、終端抵抗として特性
インピーダンスの不連続点近傍のＣＭＯＳ回路２側の位
置に、さらに設けてもよい。

【００４０】なお、図２に示した終端抵抗制御回路５ａ
においては、抵抗Ｒ１，Ｒ２を直列に接続してノードＡ
における電位を発生させ、その電位を制御信号Ｓ１，Ｓ
２として共通に出力させたが、図３に示す終端抵抗制御
回路５ｂのように、制御信号Ｓ１側において一端に電源
電位Ｖｃｃが与えられた抵抗Ｒ４をノードＣに、制御信
号Ｓ２側において一端に接地電位Ｖｓｓが与えられた抵
抗Ｒ３をノードＢにそれぞれ追加して、電源電位Ｖｃｃ
と接地電位Ｖｓｓの中間的な値をとる電位をノードＢ，
Ｃのそれぞれにおいて別個に発生させてもよい。このよ
うにすれば抵抗Ｒ３，Ｒ４が追加されるので素子数は増
えるものの、制御信号Ｓ１，Ｓ２に共通の電位を出力さ
せることも、別個の電位を出力させることも可能とな
る。

【００４１】実施の形態２．図４は、終端抵抗制御回路
５の他の構成を終端抵抗制御回路５ｃとして示したもの
である。終端抵抗制御回路５ｃにおいては、図２に示し
た終端抵抗制御回路５ａのうち、抵抗Ｒ１の代わりにゲ
ートに接地電位Ｖｓｓが与えられたＰＭＯＳトランジス
タＰ６を、抵抗Ｒ２の代わりにゲートに電源電位Ｖｃｃ
が与えられたＮＭＯＳトランジスタＮ６をそれぞれ採用
している。ＰＭＯＳトランジスタＰ６、ＮＭＯＳトラン
ジスタＮ６のゲート入力をそれぞれ電源電位Ｖｃｃ、接
地電位Ｖｓｓに固定することで、両ＭＯＳトランジスタ
とも抵抗の働きをする。また、ゲートサイズを予め調節
して設計しておくことで、そのオン抵抗の値を設定でき
る。

【００４２】終端抵抗制御回路５ｃを採用した本実施の
形態にかかる集積回路Ｄ１を用いれば、実施の形態１に
かかる終端抵抗制御回路５ａを採用した集積回路Ｄ１と
同様の効果がある。

【００４３】実施の形態３．図５は、終端抵抗制御回路
５の他の構成を終端抵抗制御回路５ｄとして示したもの
である。終端抵抗制御回路５ｄにおいては、図２に示し
た終端抵抗制御回路５ａのうち、抵抗Ｒ１の代わりにソ
ース同士及びドレイン同士が接続されたＰＭＯＳトラン
ジスタＰ７，Ｐ８を、抵抗Ｒ２の代わりにソース同士及
びドレイン同士が接続されたＮＭＯＳトランジスタＮ
７，Ｎ８をそれぞれ採用している。ＰＭＯＳトランジス
タＰ７のゲートには外部入力信号Ｓ７がインバータＩＶ
３を介して反転して入力され、ＰＭＯＳトランジスタＰ
８のゲートには外部入力信号Ｓ８が入力される。また、
ＮＭＯＳトランジスタＮ７のゲートには外部入力信号Ｓ
７が入力され、ＮＭＯＳトランジスタＮ８のゲートには
外部入力信号Ｓ９が入力される。この終端抵抗制御回路
５ｄでは、ＰＭＯＳトランジスタＰ７，Ｐ８及びＮＭＯ
ＳトランジスタＮ７，Ｎ８が抵抗の働きをする。なお、
説明を簡単にするため、以下ではＰＭＯＳトランジスタ
Ｐ７，Ｐ８及びＮＭＯＳトランジスタＮ７，Ｎ８のオン
抵抗の値がいずれも等しいものと仮定する。

【００４４】例えば、外部入力信号Ｓ７，Ｓ８がＨｉ信
号であり、外部入力信号Ｓ９がＬｏｗ信号となる場合、
ＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ
７がオンし、ＰＭＯＳトランジスタＰ８及びＮＭＯＳト
ランジスタＮ８はオフする。この場合は結局、図４に示
した終端抵抗制御回路５ｂと同様の回路構成となる。よ
って先の仮定の下では、ノードＡにおける電位の値は
（Ｖｃｃ−Ｖｓｓ）／２となる。

【００４５】また、外部入力信号Ｓ７〜Ｓ９が全てＨｉ
信号となる場合には、ＰＭＯＳトランジスタＰ７及びＮ
ＭＯＳトランジスタＮ７及びＮＭＯＳトランジスタＮ８
がオンし、ＰＭＯＳトランジスタＰ８はオフするので、
ＮＭＯＳトランジスタＮ７及びＮＭＯＳトランジスタＮ
８が並列接続された抵抗の関係となる。よって先の仮定
の下では、ノードＡにおける電位の値は（Ｖｃｃ−Ｖｓ
ｓ）／３となる。

【００４６】また、外部入力信号Ｓ７がＨｉ信号であ
り、外部入力信号Ｓ８，Ｓ９がＬｏｗ信号となる場合に
は、ＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジス
タＮ７及びＰＭＯＳトランジスタＰ８がオンし、ＮＭＯ
ＳトランジスタＮ８はオフするので、ＰＭＯＳトランジ
スタＰ７及びＰＭＯＳトランジスタＰ８が並列接続され
た抵抗の関係となる。よって先の仮定の下では、ノード
Ａにおける電位の値は２（Ｖｃｃ−Ｖｓｓ）／３とな
る。

【００４７】また、外部入力信号Ｓ７，Ｓ８がＬｏｗ信
号であり、外部入力信号Ｓ９がＨｉ信号となる場合に
は、ＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジス
タＰ８がオンし、ＰＭＯＳトランジスタＰ７及びＮＭＯ
ＳトランジスタＮ７はオフするので、先の仮定の下で
は、ノードＡにおける電位の値は（Ｖｃｃ−Ｖｓｓ）／
２となる。

【００４８】また、外部入力信号Ｓ７がＬｏｗ信号であ
り、外部入力信号Ｓ８がＨｉ信号となるかまたは外部入
力信号Ｓ９がＬｏｗ信号となる場合には、ノードＡにお
ける電位は、電源電位Ｖｃｃとなるか、または接地電位
Ｖｓｓとなるか、または浮遊電位となる。消費電力削減
のためにノードＡに電流を流したくない場合には、信号
Ｓ１側のＮＭＯＳトランジスタＮ７，Ｎ８または信号Ｓ
２側のＰＭＯＳトランジスタＰ７，Ｐ８をオフすればよ
いが、さらに、蓄積電荷による電流を流さないようにす
るためには外部入力信号Ｓ７，Ｓ９をＬｏｗ信号にし、
外部入力信号Ｓ８をＨｉ信号として、ノードＡにおける
電位を浮遊電位としておけばよい。

【００４９】つまり、先の仮定の下ではノードＡにおけ
る電位は、浮遊電位を除いて３種類の設定が可能とな
る。このとき、ＰＭＯＳトランジスタＰ２のソース電位
については、電源電位Ｖｃｃ、（Ｖｃｃ−Ｖｓｓ）／
２、（Ｖｃｃ−Ｖｓｓ）／３、２（Ｖｃｃ−Ｖｓｓ）／
３の４種類の値のうちいずれか１つをとることができ
る。また同様に、ＮＭＯＳトランジスタＮ３のソース電
位については、接地電位Ｖｓｓ、（Ｖｃｃ−Ｖｓｓ）／
２、（Ｖｃｃ−Ｖｓｓ）／３、２（Ｖｃｃ−Ｖｓｓ）／
３の４種類の値のうちいずれか１つをとることができ
る。このことはつまり、ＮＭＯＳトランジスタＮ１を、
オフする場合（接地電位Ｖｓｓを制御信号Ｓ２として与
える場合）以外に、オン抵抗の最も小さい状態にする場
合（電源電位Ｖｃｃを制御信号Ｓ２として与える場合）
と、３段階のオン抵抗のいずれか１つの状態にする場合
（ノードＡでの電位のうち２（Ｖｃｃ−Ｖｓｓ）／３ま
たは（Ｖｃｃ−Ｖｓｓ）／２または（Ｖｃｃ−Ｖｓｓ）
／３のいずれかを制御信号Ｓ２として与える場合）との
４通りに設定でき、ＰＭＯＳトランジスタＰ１を、オフ
する場合（電源電位Ｖｃｃを制御信号Ｓ１として与える
場合）以外に、オン抵抗の最も小さい状態にする場合
（接地電位Ｖｓｓを制御信号Ｓ１として与える場合）
と、３段階のオン抵抗のいずれか１つの状態にする場合
（ノードＡでの電位のうち２（Ｖｃｃ−Ｖｓｓ）／３ま
たは（Ｖｃｃ−Ｖｓｓ）／２または（Ｖｃｃ−Ｖｓｓ）
／３のいずれかを制御信号Ｓ１として与える場合）との
４通りに設定できることを意味している。

【００５０】つまり、先の仮定の下ではＰＭＯＳトラン
ジスタＰ１及びＮＭＯＳトランジスタＮ１が４種類の終
端抵抗値を有するため、４つの異なる周波数動作に対応
することが可能となる。もちろん、上記の説明において
は、簡単のためＰＭＯＳトランジスタＰ７，Ｐ８及びＮ
ＭＯＳトランジスタＮ７，Ｎ８のオン抵抗の値がいずれ
も等しいものと仮定していたので、４種類の終端抵抗値
となったが、この仮定の外では終端抵抗値の種類は増加
する。また、終端抵抗制御回路５ｄでは外部入力信号Ｓ
７をＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジス
タＮ７に共通して与えているが、これも両トランジスタ
に別個に信号を与えるようにすれば、さらに終端抵抗値
の種類を増加させることができる。また、ＰＭＯＳトラ
ンジスタＰ７またはＮＭＯＳトランジスタＮ７と、ソー
ス同士及びドレイン同士が接続されたトランジスタの数
を増やし、それに応じて外部入力信号の数も増やせば、
ノードＡにおける電位の値を非常に細かく設定すること
ができ、さらに終端抵抗値の種類を増加させることがで
きる。

【００５１】終端抵抗制御回路５ｄを採用した本実施の
形態にかかる集積回路Ｄ１を用いれば、実施の形態１に
かかる終端抵抗制御回路５ａを採用した集積回路Ｄ１と
同様の効果がある。さらにＰＭＯＳトランジスタＰ７，
Ｐ８及びＮＭＯＳトランジスタＮ７，Ｎ８が並列接続さ
れた抵抗と同様の関係となり、そのオンオフの組み合わ
せで並列接続の等価抵抗の値が変化するので、ノードＡ
における電位を変化させることができる。すなわち、外
部入力信号Ｓ３〜Ｓ９によって、ＰＭＯＳトランジスタ
Ｐ１及びＮＭＯＳトランジスタＮ１からなる終端抵抗
を、オフさせることも、動作周波数に応じてそのオン抵
抗の値を更に細かく変化させることも可能となる。

【００５２】また、図５に示した終端抵抗制御回路５ｄ
においては、ノードＡにおける電位を様々な値に変化さ
せ、その電位を制御信号Ｓ１，Ｓ２として共通に出力さ
せたが、図６に示す終端抵抗制御回路５ｅのように、制
御信号Ｓ１側において一端に電源電位Ｖｃｃが与えられ
た抵抗Ｒ４をノードＣに、制御信号Ｓ２側において一端
に接地電位Ｖｓｓが与えられた抵抗Ｒ３をノードＢにそ
れぞれ追加して、電源電位Ｖｃｃと接地電位Ｖｓｓの中
間的な値をとる電位をノードＢ，Ｃのそれぞれにおいて
別個に発生させてもよい。このようにすれば抵抗Ｒ３，
Ｒ４が追加されるので素子数は増えるものの、制御信号
Ｓ１，Ｓ２に共通の電位を出力させることも、別個の電
位を出力させることも可能となる。よって、ＰＭＯＳト
ランジスタＰ１及びＮＭＯＳトランジスタＮ１からなる
終端抵抗の値を、動作周波数に応じて更に細かく変化さ
せることが可能となる。なお、ＰＭＯＳトランジスタＰ
７，Ｐ８及びＮＭＯＳトランジスタＮ７，Ｎ８を抵抗Ｒ
３，Ｒ４の位置にそれぞれ設けて、トランジスタが存在
した場所には抵抗Ｒ１，Ｒ２をそれぞれ代わりに配置し
てもよい。

【００５３】その他．以上の説明ではマイクロプロセッ
サを念頭においていたが、もちろん本発明はマイクロプ
ロセッサに限らず、例えばメモリ等、信号伝送を行うあ
らゆる電子回路にも適用可能である。

【００５４】

【発明の効果】この発明のうち請求項１にかかる集積回
路を用いれば、第１のトランジスタが終端抵抗として、
特性インピーダンスが不連続となる個所で生じやすい信
号の反射を防止するようにはたらく。よって配線に接続
された電子回路に誤動作が生じにくい。また、第１のト
ランジスタの制御電極に与える電位として、第１並びに
第２のスイッチにより、第２の固定電位または第２の固
定電位と第３の固定電位との間に位置する電位のうちい
ずれか１つを選択することができるので、動作周波数に
応じて第１のトランジスタのオン抵抗の値を変化させる
ことが可能となる。

【００５５】この発明のうち請求項２にかかる集積回路
を用いれば、配線が信号を伝送しない場合は、第４の固
定電位を第１のトランジスタのオフ電位として第１のト
ランジスタをオフさせることができ、無駄な電力消費を
防止できる。

【００５６】この発明のうち請求項３にかかる集積回路
を用いれば、請求項１記載の集積回路が有する効果に加
えて、第２のトランジスタも終端抵抗として特性インピ
ーダンスが不連続となる個所で生じやすい信号の反射を
防止するようにはたらく。よって配線に接続された電子
回路に誤動作が生じにくい。また、第２のトランジスタ
の制御電極に与える電位として、第３並びに第４のスイ
ッチにより、第３の固定電位または第２の固定電位と第
３の固定電位との間に位置する電位のうちいずれか１つ
を選択することができるので、第２のトランジスタにつ
いても動作周波数に応じてそのオン抵抗の値を変化させ
ることが可能となる。また、請求項１記載の集積回路の
制御回路を２組用いる場合と比べ、抵抗の数を少なくす
ることができる。

【００５７】この発明のうち請求項４にかかる集積回路
を用いれば、配線が信号を伝送しない場合は、第５の固
定電位を第１のトランジスタのオフ電位とし、第６の固
定電位を第２のトランジスタのオフ電位として、第１及
び第２のトランジスタをオフさせることができ、無駄な
電力消費を防止できる。

【００５８】この発明のうち請求項５にかかる集積回路
を用いれば、複数のスイッチのオンオフを組み合わせる
ことで並列接続したスイッチの等価抵抗の値が変化する
ので、第１の抵抗の一端における電位を変化させること
ができる。すなわち、第１及び第２のトランジスタのオ
ン抵抗の値を更に細かく変化させることが可能となる。

【００５９】この発明のうち請求項６にかかる集積回路
を用いれば、配線が信号を伝送しない場合は複数のスイ
ッチに電流を流さないようにすることができ、無駄な電
力消費を防止できる。

【図面の簡単な説明】

【図１】この発明の実施の形態１〜３に係る集積回路
を簡単化して示した回路図である。

【図２】この発明の実施の形態１に係る集積回路のう
ち終端抵抗制御回路の構成を示す回路図である。

【図３】この発明の実施の形態１に係る集積回路のう
ち終端抵抗制御回路の他の構成を示す回路図である。

【図４】この発明の実施の形態２に係る集積回路のう
ち終端抵抗制御回路の構成を示す回路図である。

【図５】この発明の実施の形態３に係る集積回路のう
ち終端抵抗制御回路の構成を示す回路図である。

【図６】この発明の実施の形態３に係る集積回路のう
ち終端抵抗制御回路の他の構成を示す回路図である。

【図７】一般的なマイクロプロセッサのブロック図で
ある。

【図８】従来の集積回路における信号の伝送の様子を
簡単化して示した回路図である。

【図９】終端抵抗を採用した従来の集積回路を示した
回路図である。

【図１０】オンオフの制御が可能な終端抵抗を採用し
た従来の集積回路を示した回路図である。

【符号の説明】

１，２ＣＭＯＳ回路、３配線、４特性インピーダ
ンスの不連続を等価的に示した抵抗成分、５，５ａ〜５
ｅ終端抵抗制御回路、５０〜５４基板、Ｐ１〜Ｐ１
０ＰＭＯＳトランジスタ、Ｎ１〜Ｎ１０ＮＭＯＳト
ランジスタ、Ｒ１〜Ｒ６抵抗、ＩＶ１〜ＩＶ５イン
バータ、Ｓ１，Ｓ２制御信号、Ｓ３〜Ｓ１１外部入
力信号、Ａ，Ｂ，Ｃノード。

Claims

【特許請求の範囲】

【請求項１】特性インピーダンスが不連続となる個所
を含む配線と、制御電極及び第１の固定電位が与えられた第１の電流電
極及び前記配線のうち前記特性インピーダンスが不連続
となる前記個所の近傍に接続された第２の電流電極を含
む第１のトランジスタと、一端並びに第２の固定電位が与えられた他端を有する第
１の抵抗、及び、前記第１の抵抗の前記一端に接続され
た一端並びに第３の固定電位が与えられた他端を有する
第２の抵抗、及び、前記第１のトランジスタの前記制御
電極に接続された一端並びに前記第１の抵抗の前記他端
に接続された他端を有する第１のスイッチ、及び、前記
第１の抵抗の前記一端に接続された一端並びに前記第１
のスイッチの前記一端に接続された他端を有し、前記第
１のスイッチとは排他的に動作をする第２のスイッチを
含む制御回路とを備える集積回路。
【請求項２】前記第１のトランジスタの前記制御電極
と前記第１のスイッチの前記一端及び前記第２のスイッ
チの前記他端との間に設けられ、前記配線が信号を伝送
する場合には、前記第１のスイッチの前記一端における
電位を前記第１のトランジスタの前記制御電極に与え、
前記配線が信号を伝送しない場合には、第４の固定電位
を前記第１のトランジスタの前記制御電極に与える導通
手段をさらに備える請求項１記載の集積回路。
【請求項３】制御電極及び第４の固定電位が与えられ
た第１の電流電極及び前記第１のトランジスタの前記第
２の電流電極に接続された第２の電流電極を備えた第２
のトランジスタをさらに備え、前記制御回路は、前記第２のトランジスタの前記制御電
極に接続された一端並びに前記第２の抵抗の前記他端に
接続された他端を有する第３のスイッチ、及び、前記第
２の抵抗の前記一端に接続された一端並びに前記第３の
スイッチの前記一端に接続された他端を有し、前記第３
のスイッチとは排他的に動作をする第４のスイッチをさ
らに含む、請求項１記載の集積回路。
【請求項４】前記第１のトランジスタの前記制御電極
と前記第１のスイッチの前記一端及び前記第２のスイッ
チの前記他端との間に設けられ、前記配線が信号を伝送
する場合には、前記第１のスイッチの前記一端における
電位を前記第１のトランジスタの前記制御電極に与え、
前記配線が信号を伝送しない場合には、第５の固定電位
を前記第１のトランジスタの前記制御電極に与える第１
の導通手段と、前記第２のトランジスタの前記制御電極と前記第３のス
イッチの前記一端及び前記第４のスイッチの前記他端と
の間に設けられ、前記配線が信号を伝送する場合には、
前記第３のスイッチの前記一端における電位を前記第２
のトランジスタの前記制御電極に与え、前記配線が信号
を伝送しない場合には、第６の固定電位を前記第２のト
ランジスタの前記制御電極に与える第２の導通手段とを
さらに備える請求項３記載の集積回路。
【請求項５】前記第１及び第２の抵抗のうち少なくと
も一方は、オン抵抗を有する複数のスイッチを並列に接
続したものである、請求項１または３記載の集積回路。
【請求項６】前記配線が信号を伝送しない場合には、
前記第１の抵抗及び前記第２の抵抗のうち少なくとも一
方の前記複数のスイッチの全てをオフする、請求項５記
載の集積回路。