JP2002152032A - 出力回路および半導体集積回路 - Google Patents
出力回路および半導体集積回路Info
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Abstract
(57)【要約】
【課題】 出力容量を小さく抑えたまま小さな出力イン
ピーダンスが得られるインピーダンス制御可能な出力回
路を提供することにある。 【解決手段】 各々インピーダンス値が異なりドレイン
が出力端子ＯＵＴに接続された複数のＰＭＯＳ Ｑｐ０
〜Ｑｐ７と、対応するＰＭＯＳ Ｑｐ０〜Ｑｐ７を制御
する信号を生成する複数の論理ゲート１０〜１７からな
る第１の制御信号生成手段と、各々インピーダンス値が
異なりドレインが出力端子ＯＵＴに接続された複数のＮ
ＭＯＳ Ｑｎ０〜Ｑｎ７と、対応するＮＭＯＳ Ｑｎ０
〜Ｑｎ７を制御する信号を生成する複数の論理ゲート２
０〜２７からなる第２の制御信号生成手段ととを備え、
各論理ゲート１０〜１７，２０〜２７の一方の入力端子
には、それぞれ共通にされた出力制御用の信号が入力さ
れ、他方の入力端子には選択信号ＵＰ０〜ＵＰ７，ＤＮ
０〜ＤＮ７がそれぞれ入力され、信号出力可能な状態に
選択された論理ゲートから出力制御用の信号が対応する
ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴ
に出力されるように構成された出力回路である。
ピーダンスが得られるインピーダンス制御可能な出力回
路を提供することにある。 【解決手段】 各々インピーダンス値が異なりドレイン
が出力端子ＯＵＴに接続された複数のＰＭＯＳ Ｑｐ０
〜Ｑｐ７と、対応するＰＭＯＳ Ｑｐ０〜Ｑｐ７を制御
する信号を生成する複数の論理ゲート１０〜１７からな
る第１の制御信号生成手段と、各々インピーダンス値が
異なりドレインが出力端子ＯＵＴに接続された複数のＮ
ＭＯＳ Ｑｎ０〜Ｑｎ７と、対応するＮＭＯＳ Ｑｎ０
〜Ｑｎ７を制御する信号を生成する複数の論理ゲート２
０〜２７からなる第２の制御信号生成手段ととを備え、
各論理ゲート１０〜１７，２０〜２７の一方の入力端子
には、それぞれ共通にされた出力制御用の信号が入力さ
れ、他方の入力端子には選択信号ＵＰ０〜ＵＰ７，ＤＮ
０〜ＤＮ７がそれぞれ入力され、信号出力可能な状態に
選択された論理ゲートから出力制御用の信号が対応する
ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴ
に出力されるように構成された出力回路である。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
の出力回路に関し、特に高速動作に適した小振幅インタ
ーフェースの出力回路に利用して有用な技術に関する。
の出力回路に関し、特に高速動作に適した小振幅インタ
ーフェースの出力回路に利用して有用な技術に関する。
【０００２】
【従来の技術】近年、ＨＳＴＬ（High Speed Transceiv
er Logic）やＧＴＬ（Gunning Transceiver Logic）と
いった小振幅のインタフェースが、高速動作を要求され
る半導体集積回路に広く適用されている。このような小
振幅のインターフェースにおいては、出力インピーダン
スの規格も狭い範囲に規定されており、１組の出力ＭＯ
ＳＦＥＴにより出力回路を形成したのでは、半導体プロ
セスのばらつきや温度或いは電源電圧の変化によってそ
の出力インピーダンスが規格からズレてしまうことがあ
る。
er Logic）やＧＴＬ（Gunning Transceiver Logic）と
いった小振幅のインタフェースが、高速動作を要求され
る半導体集積回路に広く適用されている。このような小
振幅のインターフェースにおいては、出力インピーダン
スの規格も狭い範囲に規定されており、１組の出力ＭＯ
ＳＦＥＴにより出力回路を形成したのでは、半導体プロ
セスのばらつきや温度或いは電源電圧の変化によってそ
の出力インピーダンスが規格からズレてしまうことがあ
る。
【０００３】このような問題を回避するため、従来、出
力回路にインピーダンス制御可能な可変インピーダンス
出力回路を適用し、半導体プロセスのばらつき或いは温
度や電源電圧の変化によって出力インピーダンスが規定
値からズレてしまう場合でも、出力インピーダンスの制
御により常に出力インピーダンスを規格内の値となるよ
うに調整する技術が提案されている。
力回路にインピーダンス制御可能な可変インピーダンス
出力回路を適用し、半導体プロセスのばらつき或いは温
度や電源電圧の変化によって出力インピーダンスが規定
値からズレてしまう場合でも、出力インピーダンスの制
御により常に出力インピーダンスを規格内の値となるよ
うに調整する技術が提案されている。
【０００４】図４には従来の可変インピーダンス出力回
路の一例を示す。
路の一例を示す。
【０００５】従来の半導体集積回路に用いられていた可
変インピーダンス出力回路は、図４に示すように、出力
用の信号がそれぞれゲートに入力される２つの出力ＭＯ
ＳＦＥＴ Ｑｍ１，Ｑｍ２と、これら出力ＭＯＳＦＥＴ
Ｑｍ１，Ｑｍ２に直列形態に接続されるインピーダン
ス制御用のＭＯＳＦＥＴ Ｑｓ０〜Ｑｓ８，Ｑｕ０〜Ｑ
ｕ８等から構成されていた。
変インピーダンス出力回路は、図４に示すように、出力
用の信号がそれぞれゲートに入力される２つの出力ＭＯ
ＳＦＥＴ Ｑｍ１，Ｑｍ２と、これら出力ＭＯＳＦＥＴ
Ｑｍ１，Ｑｍ２に直列形態に接続されるインピーダン
ス制御用のＭＯＳＦＥＴ Ｑｓ０〜Ｑｓ８，Ｑｕ０〜Ｑ
ｕ８等から構成されていた。
【０００６】このような出力回路によれば、出力ＭＯＳ
ＦＥＴ Ｑｍ１，Ｑｍ２と直列形態に設けられたＭＯＳ
ＦＥＴ Ｑｓ０〜Ｑｓ７，Ｑｕ０〜Ｑｕ７を制御信号Ｕ
Ｐ０〜ＵＰ７，ＤＮ０〜ＤＮ７によりオン状態又はオフ
状態に制御することで、出力インピーダンスを増減する
ことが出来る。例えば、オン・オフ制御可能な全てのイ
ンピーダンス制御用のＭＯＳＦＥＴ Ｑｓ０〜Ｑｓ７，
Ｑｕ０〜Ｑｕ７をオン状態に制御することで出力インピ
ーダンスは最小になり、オン・オフ制御可能な全てのＭ
ＯＳＦＥＴ Ｑｓ０〜Ｑｓ７，Ｑｕ０〜Ｑｕ７をオフ状
態にし、ＭＯＳＦＥＴ Ｑｓ８，Ｑｕ８のみオン状態と
することで出力インピーダンスは最大になる。
ＦＥＴ Ｑｍ１，Ｑｍ２と直列形態に設けられたＭＯＳ
ＦＥＴ Ｑｓ０〜Ｑｓ７，Ｑｕ０〜Ｑｕ７を制御信号Ｕ
Ｐ０〜ＵＰ７，ＤＮ０〜ＤＮ７によりオン状態又はオフ
状態に制御することで、出力インピーダンスを増減する
ことが出来る。例えば、オン・オフ制御可能な全てのイ
ンピーダンス制御用のＭＯＳＦＥＴ Ｑｓ０〜Ｑｓ７，
Ｑｕ０〜Ｑｕ７をオン状態に制御することで出力インピ
ーダンスは最小になり、オン・オフ制御可能な全てのＭ
ＯＳＦＥＴ Ｑｓ０〜Ｑｓ７，Ｑｕ０〜Ｑｕ７をオフ状
態にし、ＭＯＳＦＥＴ Ｑｓ８，Ｑｕ８のみオン状態と
することで出力インピーダンスは最大になる。
【０００７】
【発明が解決しようとする課題】上記従来の可変インピ
ーダンス出力回路では、出力ＭＯＳＦＥＴ Ｑｍ１，Ｑ
ｍ２とインピーダンス制御用ＭＯＳ Ｑｓ０〜Ｑｓ８，
Ｑｕ０〜Ｑｕ８とが直列形態に接続されているため、全
体的なインピーダンスを小さくして小振幅インターフェ
ースの規格に適合させるためには、出力ＭＯＳＦＥＴ
Ｑｍ１，Ｑｍ２やインピーダンス制御用ＭＯＳ Ｑｓ０
〜Ｑｓ８，Ｑｕ０〜Ｑｕ８のゲート幅を長くして、これ
らＭＯＳＦＥＴの抵抗を小さくしてやる必要があった。
ーダンス出力回路では、出力ＭＯＳＦＥＴ Ｑｍ１，Ｑ
ｍ２とインピーダンス制御用ＭＯＳ Ｑｓ０〜Ｑｓ８，
Ｑｕ０〜Ｑｕ８とが直列形態に接続されているため、全
体的なインピーダンスを小さくして小振幅インターフェ
ースの規格に適合させるためには、出力ＭＯＳＦＥＴ
Ｑｍ１，Ｑｍ２やインピーダンス制御用ＭＯＳ Ｑｓ０
〜Ｑｓ８，Ｑｕ０〜Ｑｕ８のゲート幅を長くして、これ
らＭＯＳＦＥＴの抵抗を小さくしてやる必要があった。
【０００８】しかしながら、抵抗を小さくするためにゲ
ート幅を広げると、ソース・ドレインと基板間の接合容
量、並びに、ゲート容量がそのゲート幅に比例して大き
くなるという課題が生じる。このように出力回路を構成
するＭＯＳＦＥＴの容量により出力容量が大きくなる
と、図５に示すように、信号の立上りや立下りの部分で
一時的にインピーダンス不整合となり、反射波などが信
号に乗ってしまうので好ましくない。
ート幅を広げると、ソース・ドレインと基板間の接合容
量、並びに、ゲート容量がそのゲート幅に比例して大き
くなるという課題が生じる。このように出力回路を構成
するＭＯＳＦＥＴの容量により出力容量が大きくなる
と、図５に示すように、信号の立上りや立下りの部分で
一時的にインピーダンス不整合となり、反射波などが信
号に乗ってしまうので好ましくない。
【０００９】この発明の目的は、出力容量を小さく抑え
たまま小さな出力インピーダンスが得られるインピーダ
ンス制御可能な出力回路、並びに、そのような出力回路
を搭載した半導体集積回路を提供することにある。
たまま小さな出力インピーダンスが得られるインピーダ
ンス制御可能な出力回路、並びに、そのような出力回路
を搭載した半導体集積回路を提供することにある。
【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１２】すなわち、各々インピーダンス値が異なり
互いにソース・ドレイン経路が並列接続されるとともに
ドレインが出力端子に接続された複数のＮチャネルＭＯ
ＳＦＥＴと、これら複数のＮチャネルＭＯＳＦＥＴにそ
れぞれ対応して設けられ対応するＮチャネルＭＯＳＦＥ
Ｔのゲートを制御する信号を生成する複数の論理ゲート
からなる第１の制御信号生成手段と、各々インピーダン
ス値が異なり互いにソース・ドレイン経路が並列接続さ
れるとともにドレインが上記出力端子に接続された複数
のＰチャネルＭＯＳＦＥＴと、これら複数のＰチャネル
ＭＯＳＦＥＴにそれぞれ対応して設けられ対応するＰチ
ャネルＭＯＳＦＥＴのゲートを制御する信号を生成する
複数の論理ゲートからなる第２の制御信号生成手段とを
備え、上記第１の制御信号生成手段と第２の制御信号生
成手段の各論理ゲートの一方の入力端子には、それぞれ
共通にされた出力制御用の信号が入力され、他方の入力
端子には各論理ゲートの状態を上記出力制御用の信号を
後段に出力可能な状態又は出力不可の状態に選択する選
択信号がそれぞれ入力され、出力可能な状態に選択され
た第１の制御信号生成手段の論理ゲートと第２の制御信
号生成手段の論理ゲートとから上記出力制御用の信号に
基づく信号が対応するＮチャネルＭＯＳＦＥＴおよびＰ
チャネルＭＯＳＦＥＴに出力されるように構成した出力
回路である。
互いにソース・ドレイン経路が並列接続されるとともに
ドレインが出力端子に接続された複数のＮチャネルＭＯ
ＳＦＥＴと、これら複数のＮチャネルＭＯＳＦＥＴにそ
れぞれ対応して設けられ対応するＮチャネルＭＯＳＦＥ
Ｔのゲートを制御する信号を生成する複数の論理ゲート
からなる第１の制御信号生成手段と、各々インピーダン
ス値が異なり互いにソース・ドレイン経路が並列接続さ
れるとともにドレインが上記出力端子に接続された複数
のＰチャネルＭＯＳＦＥＴと、これら複数のＰチャネル
ＭＯＳＦＥＴにそれぞれ対応して設けられ対応するＰチ
ャネルＭＯＳＦＥＴのゲートを制御する信号を生成する
複数の論理ゲートからなる第２の制御信号生成手段とを
備え、上記第１の制御信号生成手段と第２の制御信号生
成手段の各論理ゲートの一方の入力端子には、それぞれ
共通にされた出力制御用の信号が入力され、他方の入力
端子には各論理ゲートの状態を上記出力制御用の信号を
後段に出力可能な状態又は出力不可の状態に選択する選
択信号がそれぞれ入力され、出力可能な状態に選択され
た第１の制御信号生成手段の論理ゲートと第２の制御信
号生成手段の論理ゲートとから上記出力制御用の信号に
基づく信号が対応するＮチャネルＭＯＳＦＥＴおよびＰ
チャネルＭＯＳＦＥＴに出力されるように構成した出力
回路である。
【００１３】このような手段によれば、上記選択信号に
よって動作するＮチャネルＭＯＳＦＥＴとＰチャネルＭ
ＯＳＦＥＴとを選択し、それにより出力回路の出力イン
ピーダンスを増減することが出来るので、例えばプロセ
スばらつき或いは温度や電源電圧の変化により出力イン
ピーダンスが規定値からズレそうな場合でも、インピー
ダンスを制御して規定値に収まるように調整することが
出来る。
よって動作するＮチャネルＭＯＳＦＥＴとＰチャネルＭ
ＯＳＦＥＴとを選択し、それにより出力回路の出力イン
ピーダンスを増減することが出来るので、例えばプロセ
スばらつき或いは温度や電源電圧の変化により出力イン
ピーダンスが規定値からズレそうな場合でも、インピー
ダンスを制御して規定値に収まるように調整することが
出来る。
【００１４】さらに、信号出力するための各Ｎチャネル
ＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとがそれぞれ並
列接続されているので、出力ＭＯＳとインピーダンス制
御用ＭＯＳとが直列形態に接続される従来例の出力回路
と較べて、同程度のインピーダンスに設定した場合でも
本発明に係る出力回路の方が出力容量を小さくすること
が出来る。また、本発明に係る出力回路の方が素子サイ
ズを小さくできるので、該出力回路を搭載した半導体集
積回路のチップサイズの縮小も図れる。
ＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとがそれぞれ並
列接続されているので、出力ＭＯＳとインピーダンス制
御用ＭＯＳとが直列形態に接続される従来例の出力回路
と較べて、同程度のインピーダンスに設定した場合でも
本発明に係る出力回路の方が出力容量を小さくすること
が出来る。また、本発明に係る出力回路の方が素子サイ
ズを小さくできるので、該出力回路を搭載した半導体集
積回路のチップサイズの縮小も図れる。
【００１５】望ましくは、上記複数のＮチャネルＭＯＳ
ＦＥＴはゲート幅が２倍ずつ異なるようにそれぞれ構成
され、上記複数のＰチャネルＭＯＳＦＥＴもゲート幅が
２倍ずつ異なるようにそれぞれ構成すると良い。このよ
うな構成により、少ないＭＯＳＦＥＴで多段のインピー
ダンス設定が可能となる。
ＦＥＴはゲート幅が２倍ずつ異なるようにそれぞれ構成
され、上記複数のＰチャネルＭＯＳＦＥＴもゲート幅が
２倍ずつ異なるようにそれぞれ構成すると良い。このよ
うな構成により、少ないＭＯＳＦＥＴで多段のインピー
ダンス設定が可能となる。
【００１６】さらに望ましくは、上記複数の論理ゲート
は、対応するＮチャネルＭＯＳＦＥＴ又はＰチャネルＭ
ＯＳＦＥＴのゲートの容量に応じて、対応するＭＯＳＦ
ＥＴのゲート駆動時間が等しくなるように、各素子のサ
イズを異ならせて構成すると良い。
は、対応するＮチャネルＭＯＳＦＥＴ又はＰチャネルＭ
ＯＳＦＥＴのゲートの容量に応じて、対応するＭＯＳＦ
ＥＴのゲート駆動時間が等しくなるように、各素子のサ
イズを異ならせて構成すると良い。
【００１７】ＭＯＳＦＥＴのインピーダンスを異ならせ
ることでＭＯＳＦＥＴのゲート容量も異なってくるが、
全ての論理ゲートの駆動力が等しいとＭＯＳＦＥＴのゲ
ート駆動時間がばらついてしまい出力信号もその立上り
や立下り時に不安定な状態になる恐れがある。そこで、
上記のような構成により、動作する各ＭＯＳＦＥＴのゲ
ート駆動時間を揃えて立上りや立下り時にも安定した出
力信号を得ることが出来る。
ることでＭＯＳＦＥＴのゲート容量も異なってくるが、
全ての論理ゲートの駆動力が等しいとＭＯＳＦＥＴのゲ
ート駆動時間がばらついてしまい出力信号もその立上り
や立下り時に不安定な状態になる恐れがある。そこで、
上記のような構成により、動作する各ＭＯＳＦＥＴのゲ
ート駆動時間を揃えて立上りや立下り時にも安定した出
力信号を得ることが出来る。
【００１８】具体的には、上記第１の制御信号生成手段
の複数の論理ゲートはＮＡＮＤ回路から、上記第２の制
御信号生成手段の複数の論理ゲートはＮＯＲ回路から構
成されるとともに、第１の制御信号生成手段の複数の論
理ゲートに入力される選択信号と第２の制御信号生成手
段の複数の論理ゲートに入力される選択信号とが逆相の
信号として対応付けられるように構成すると良い。
の複数の論理ゲートはＮＡＮＤ回路から、上記第２の制
御信号生成手段の複数の論理ゲートはＮＯＲ回路から構
成されるとともに、第１の制御信号生成手段の複数の論
理ゲートに入力される選択信号と第２の制御信号生成手
段の複数の論理ゲートに入力される選択信号とが逆相の
信号として対応付けられるように構成すると良い。
【００１９】このような構成によれば、第１の制御信号
生成手段の選択信号と第２の制御信号生成手段の選択信
号とが逆相の信号として対応付けられているので、それ
により動作させるＮチャネルＭＯＳＦＥＴの選択とＰチ
ャネルＭＯＳＦＥＴの選択とが連動され、インピーダン
ス制御を容易に行うことが出来る。また、ＮＡＮＤ回路
とＮＯＲ回路により論理ゲートを構成することで出力回
路に必要な素子数を最小にできる。
生成手段の選択信号と第２の制御信号生成手段の選択信
号とが逆相の信号として対応付けられているので、それ
により動作させるＮチャネルＭＯＳＦＥＴの選択とＰチ
ャネルＭＯＳＦＥＴの選択とが連動され、インピーダン
ス制御を容易に行うことが出来る。また、ＮＡＮＤ回路
とＮＯＲ回路により論理ゲートを構成することで出力回
路に必要な素子数を最小にできる。
【００２０】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００２１】図１は、本発明を適用して好適な出力回路
の実施例を示す回路図である。
の実施例を示す回路図である。
【００２２】この実施例の出力回路は、例えば高速動作
が要求されるＳＳＲＡＭ（Synchronous Static Random
Access Memory）に搭載されるＨＳＴＬ規格やＧＴＬ規
格の小振幅インタフェースの出力回路であり、ＭＯＳＦ
ＥＴのプロセスばらつき、或いは、温度や電源電圧の変
化に応じて出力インピーダンスを増減させ、常に、一定
の出力インピーダンスを維持することの出来る可変イン
ピーダンス出力回路である。
が要求されるＳＳＲＡＭ（Synchronous Static Random
Access Memory）に搭載されるＨＳＴＬ規格やＧＴＬ規
格の小振幅インタフェースの出力回路であり、ＭＯＳＦ
ＥＴのプロセスばらつき、或いは、温度や電源電圧の変
化に応じて出力インピーダンスを増減させ、常に、一定
の出力インピーダンスを維持することの出来る可変イン
ピーダンス出力回路である。
【００２３】図１において、Ｑｐ０〜Ｑｐ８とＱｎ０〜
Ｑｎ８はインピーダンス制御に使用されるとともに、ド
レインが直接に出力端子ＯＵＴに接続され信号出力のた
めにスイッチング動作を行うＰチャネルＭＯＳＦＥＴ
（以後ＰＭＯＳと略す）とＮチャネルＭＯＳＦＥＴ（以
後ＮＭＯＳと略す）、１０〜１８は上記ＰＭＯＳ Ｑｐ
０〜Ｑｐ８に対応して設けられ第２の制御信号生成手段
を構成するＰチャネル側の論理ゲート、２０〜２８は上
記ＮＭＯＳ Ｑｎ０〜Ｑｎ８に対応して設けられ第１の
制御信号生成手段を構成するＮチャネル側の論理ゲー
ト、ＵＰ０〜ＵＰ７はスイッチング動作させるＰＭＯＳ
Ｑｐ０〜Ｑｐ７を選択する選択信号、ＤＮ０〜ＤＮ７
はスイッチング動作させるＮＭＯＳ Ｑｎ０〜Ｑｎ７を
選択する選択信号である。
Ｑｎ８はインピーダンス制御に使用されるとともに、ド
レインが直接に出力端子ＯＵＴに接続され信号出力のた
めにスイッチング動作を行うＰチャネルＭＯＳＦＥＴ
（以後ＰＭＯＳと略す）とＮチャネルＭＯＳＦＥＴ（以
後ＮＭＯＳと略す）、１０〜１８は上記ＰＭＯＳ Ｑｐ
０〜Ｑｐ８に対応して設けられ第２の制御信号生成手段
を構成するＰチャネル側の論理ゲート、２０〜２８は上
記ＮＭＯＳ Ｑｎ０〜Ｑｎ８に対応して設けられ第１の
制御信号生成手段を構成するＮチャネル側の論理ゲー
ト、ＵＰ０〜ＵＰ７はスイッチング動作させるＰＭＯＳ
Ｑｐ０〜Ｑｐ７を選択する選択信号、ＤＮ０〜ＤＮ７
はスイッチング動作させるＮＭＯＳ Ｑｎ０〜Ｑｎ７を
選択する選択信号である。
【００２４】上記の選択信号ＵＰ０〜ＵＰ７，Ｄｎ０〜
Ｄｎ７は、例えば、温度や電源電圧、或いは、プロセス
ばらつきに関する設定値が記憶されたレジスタの値など
に応じて、半導体集積回路の内部制御回路により生成さ
れるものである。Ｐチャネル側の選択信号ＵＰ０〜ＵＰ
７とＮチャネル側の選択信号ＤＮ０〜ＤＮ７とは、同数
ビットの信号同士が互いに逆相になるように対応されて
いる。
Ｄｎ７は、例えば、温度や電源電圧、或いは、プロセス
ばらつきに関する設定値が記憶されたレジスタの値など
に応じて、半導体集積回路の内部制御回路により生成さ
れるものである。Ｐチャネル側の選択信号ＵＰ０〜ＵＰ
７とＮチャネル側の選択信号ＤＮ０〜ＤＮ７とは、同数
ビットの信号同士が互いに逆相になるように対応されて
いる。
【００２５】また、３０，３１，３２は、イネーブル信
号ＤＯＣがハイレベルのときに外部出力するための出力
制御用信号となるデータ信号ＩＮを論理ゲート１０〜１
８，２０〜２８に伝達する一方、イネーブル信号ＤＯＣ
がロウレベルのときには伝達させないようにする論理回
路である。
号ＤＯＣがハイレベルのときに外部出力するための出力
制御用信号となるデータ信号ＩＮを論理ゲート１０〜１
８，２０〜２８に伝達する一方、イネーブル信号ＤＯＣ
がロウレベルのときには伝達させないようにする論理回
路である。
【００２６】インピーダンス制御用のＭＯＳＦＥＴのう
ち、ＰＭＯＳ Ｑｐ０〜Ｑｐ７とＮＭＯＳ Ｑｎ０〜Ｑ
ｎ７は選択信号ＵＰ０〜ＵＰ７，ＤＮ０〜ＤＮ７によっ
てスイッチング動作を行ったり行わなかったり制御され
るものであるが、ＰＭＯＳＱｐ８とＮＭＯＳ Ｑｎ８は
常に動作するように設けられている。このように構成し
た理由は、信号出力時には少なくとも１組のＰＭＯＳと
ＮＭＯＳを動作させる必要があり、且つ、インピーダン
スを多段階に設定可能な構成にする場合には、動作させ
る１組のＭＯＳを他の１組のＭＯＳに切り換えてインピ
ーダンスを変化させるよりも、１組のＭＯＳは常に動作
するようにしておき、他のＭＯＳをその動作に加えたり
加えなかったりすることでインピーダンスを変化させる
ようにした方が、より多段で細かなインピーダンス設定
が可能になるからである。従って、このような構成が不
要であれば、常に動作するＭＯＳ Ｑｐ８，Ｑｎ８やそ
れに対応する論理ゲート１８，２８を設けずに、動作制
御可能なＭＯＳ Ｑｐ０〜Ｑｐ７，Ｑｎ０〜Ｑｎ７とそ
れに対応する論理ゲート１０〜１７，２０〜２７のみで
出力回路を構成することも出来る。
ち、ＰＭＯＳ Ｑｐ０〜Ｑｐ７とＮＭＯＳ Ｑｎ０〜Ｑ
ｎ７は選択信号ＵＰ０〜ＵＰ７，ＤＮ０〜ＤＮ７によっ
てスイッチング動作を行ったり行わなかったり制御され
るものであるが、ＰＭＯＳＱｐ８とＮＭＯＳ Ｑｎ８は
常に動作するように設けられている。このように構成し
た理由は、信号出力時には少なくとも１組のＰＭＯＳと
ＮＭＯＳを動作させる必要があり、且つ、インピーダン
スを多段階に設定可能な構成にする場合には、動作させ
る１組のＭＯＳを他の１組のＭＯＳに切り換えてインピ
ーダンスを変化させるよりも、１組のＭＯＳは常に動作
するようにしておき、他のＭＯＳをその動作に加えたり
加えなかったりすることでインピーダンスを変化させる
ようにした方が、より多段で細かなインピーダンス設定
が可能になるからである。従って、このような構成が不
要であれば、常に動作するＭＯＳ Ｑｐ８，Ｑｎ８やそ
れに対応する論理ゲート１８，２８を設けずに、動作制
御可能なＭＯＳ Ｑｐ０〜Ｑｐ７，Ｑｎ０〜Ｑｎ７とそ
れに対応する論理ゲート１０〜１７，２０〜２７のみで
出力回路を構成することも出来る。
【００２７】論理ゲート１０〜１８，２０〜２８は、動
作制御されるＰＭＯＳ Ｑｐ０〜Ｑｐ７に対応して設け
られたＮＡＮＤゲート１０〜１７と、動作制御されるＮ
ＭＯＳ Ｑｎ０〜Ｑｎ７に対応して設けられたＮＯＲゲ
ート２０〜２７と、常に動作するＭＯＳ Ｑｐ８，Ｑｎ
８に対応して設けられたＮＯＴゲート１８，２８とから
なる。
作制御されるＰＭＯＳ Ｑｐ０〜Ｑｐ７に対応して設け
られたＮＡＮＤゲート１０〜１７と、動作制御されるＮ
ＭＯＳ Ｑｎ０〜Ｑｎ７に対応して設けられたＮＯＲゲ
ート２０〜２７と、常に動作するＭＯＳ Ｑｐ８，Ｑｎ
８に対応して設けられたＮＯＴゲート１８，２８とから
なる。
【００２８】ＮＡＮＤゲート１０〜１７の一方の入力端
子には選択信号ＵＰ０〜ＵＰ７が入力され、他方の入力
端子にはデータ信号ＩＮの反転信号が入力される。従っ
て、選択信号ＵＰ０〜ＵＰ７がハイレベルにされている
ＮＡＮＤゲートのみ対応するＰＭＯＳにデータ信号ＩＮ
を伝達し、選択信号がローレベルにされているＮＡＮＤ
ゲートはデータ信号ＩＮを伝達せずに常に対応するＰＭ
ＯＳにハイレベルの信号を出力してこのＰＭＯＳをオフ
状態にする。
子には選択信号ＵＰ０〜ＵＰ７が入力され、他方の入力
端子にはデータ信号ＩＮの反転信号が入力される。従っ
て、選択信号ＵＰ０〜ＵＰ７がハイレベルにされている
ＮＡＮＤゲートのみ対応するＰＭＯＳにデータ信号ＩＮ
を伝達し、選択信号がローレベルにされているＮＡＮＤ
ゲートはデータ信号ＩＮを伝達せずに常に対応するＰＭ
ＯＳにハイレベルの信号を出力してこのＰＭＯＳをオフ
状態にする。
【００２９】ＮＯＲゲート２０〜２７の一方の入力端子
には選択信号ＤＮ０〜ＤＮ７が入力され、他方の入力端
子にはデータ信号ＩＮの反転信号が入力される。従っ
て、選択信号ＤＮ０〜ＤＮ７がローレベルにされている
ＮＯＲゲートのみ対応するＮＭＯＳにデータ信号ＩＮを
伝達し、選択信号がハイレベルにされているＮＡＮＤゲ
ートはデータ信号ＩＮを伝達せずに常に対応するＮＭＯ
Ｓにロウレベルの信号を出力してこのＮＭＯＳをオフ状
態にする。
には選択信号ＤＮ０〜ＤＮ７が入力され、他方の入力端
子にはデータ信号ＩＮの反転信号が入力される。従っ
て、選択信号ＤＮ０〜ＤＮ７がローレベルにされている
ＮＯＲゲートのみ対応するＮＭＯＳにデータ信号ＩＮを
伝達し、選択信号がハイレベルにされているＮＡＮＤゲ
ートはデータ信号ＩＮを伝達せずに常に対応するＮＭＯ
Ｓにロウレベルの信号を出力してこのＮＭＯＳをオフ状
態にする。
【００３０】ＮＯＴゲート１８と２８にはデータ信号Ｉ
Ｎの反転信号が入力されて、対応するＭＯＳ Ｑｐ８，
Ｑｎ８にデータ信号ＩＮを伝達する。
Ｎの反転信号が入力されて、対応するＭＯＳ Ｑｐ８，
Ｑｎ８にデータ信号ＩＮを伝達する。
【００３１】図２には、出力回路を構成するＭＯＳＦＥ
Ｔの詳細なレイアウト図を示す。図２（ａ）はその平面
図、（ｂ）は横断面図である。
Ｔの詳細なレイアウト図を示す。図２（ａ）はその平面
図、（ｂ）は横断面図である。
【００３２】インピーダンス制御用のＭＯＳ Ｑｐ０〜
Ｑｐ８，Ｑｎ０〜Ｑｎ８は、それぞれゲート幅Ｗを異な
らせることでそのインピーダンスが異なるように形成さ
れている。図１中のＭＯＳＦＥＴの右横にそのゲート幅
長（単位はμｍ）を記す。
Ｑｐ８，Ｑｎ０〜Ｑｎ８は、それぞれゲート幅Ｗを異な
らせることでそのインピーダンスが異なるように形成さ
れている。図１中のＭＯＳＦＥＴの右横にそのゲート幅
長（単位はμｍ）を記す。
【００３３】具体的には、動作制御されるＰＭＯＳ Ｑ
ｐ０〜Ｑｐ７はゲート幅を２倍ずつ異ならせて形成さ
れ、常に動作するＰＭＯＳ Ｑｐ８のゲート幅は、上記
ＰＭＯＳ Ｑｐ０〜Ｑｐ７の中で最も小さなＰＭＯＳ
Ｑｐ０と同じゲート幅に形成される。同様に、動作制御
されるＮＭＯＳ Ｑｎ０〜Ｑｎ７はゲート幅を２倍ずつ
異ならせて形成され、常に動作するＮＭＯＳ Ｑｎ８の
ゲート幅は、上記ＮＭＯＳ Ｑｎ０〜Ｑｎ７の中で最も
小さなＮＭＯＳ Ｑｎ０のゲート幅と同じに形成され
る。その他、ドレインやソースの長さａやゲート長は同
様に形成されるので、各ＭＯＳ Ｑｐ０〜Ｑｐ８，Ｑｎ
０〜Ｑｎ８の抵抗はゲート幅に反比例して異なった値と
なる。
ｐ０〜Ｑｐ７はゲート幅を２倍ずつ異ならせて形成さ
れ、常に動作するＰＭＯＳ Ｑｐ８のゲート幅は、上記
ＰＭＯＳ Ｑｐ０〜Ｑｐ７の中で最も小さなＰＭＯＳ
Ｑｐ０と同じゲート幅に形成される。同様に、動作制御
されるＮＭＯＳ Ｑｎ０〜Ｑｎ７はゲート幅を２倍ずつ
異ならせて形成され、常に動作するＮＭＯＳ Ｑｎ８の
ゲート幅は、上記ＮＭＯＳ Ｑｎ０〜Ｑｎ７の中で最も
小さなＮＭＯＳ Ｑｎ０のゲート幅と同じに形成され
る。その他、ドレインやソースの長さａやゲート長は同
様に形成されるので、各ＭＯＳ Ｑｐ０〜Ｑｐ８，Ｑｎ
０〜Ｑｎ８の抵抗はゲート幅に反比例して異なった値と
なる。
【００３４】また、この実施例では、ＰチャネルＭＯＳ
ＦＥＴとＮチャネルＭＯＳＦＥＴの駆動力比が２：１に
なるように構成されているので、対応するＰＭＯＳとＮ
ＭＯＳのゲート幅長の比は２：１に形成されている。こ
こで対応するＰＭＯＳとＮＭＯＳとは、Ｐチャネル側と
Ｎチャネル側とで対応付けられた２つの選択信号により
選択される２つのＭＯＳ（ＰＭＯＳ ＱｎｉとＮＭＯＳ
Ｑｐｉ；ｉ＝０〜８）のことである。
ＦＥＴとＮチャネルＭＯＳＦＥＴの駆動力比が２：１に
なるように構成されているので、対応するＰＭＯＳとＮ
ＭＯＳのゲート幅長の比は２：１に形成されている。こ
こで対応するＰＭＯＳとＮＭＯＳとは、Ｐチャネル側と
Ｎチャネル側とで対応付けられた２つの選択信号により
選択される２つのＭＯＳ（ＰＭＯＳ ＱｎｉとＮＭＯＳ
Ｑｐｉ；ｉ＝０〜８）のことである。
【００３５】このようにインピーダンス制御用のＭＯＳ
Ｑｐ０〜Ｑｐ８，Ｑｎ０〜Ｑｎ８を形成することで、
全てのＭＯＳをスイッチング動作させて最小インピーダ
ンスとする設定から、ＭＯＳ Ｑｐ８，Ｑｎ８のみスイ
ッチング動作させて最大インピーダンスとする設定ま
で、２８通りの設定が可能となる。しかも、インピーダ
ンスの値はＰチャネル側でＺ／１，Ｚ／２，Ｚ／３，
…，Ｚ／２５５，Ｚ／２５６、Ｎチャネル側で２Ｚ／
１，２Ｚ／２，２Ｚ／３，…，２Ｚ／２５５，２Ｚ／２
５６のように少しずつずれた値で設定可能となる。ここ
で、Ｚはゲート幅１μｍ当たりの単位インピーダンスを
表している。
Ｑｐ０〜Ｑｐ８，Ｑｎ０〜Ｑｎ８を形成することで、
全てのＭＯＳをスイッチング動作させて最小インピーダ
ンスとする設定から、ＭＯＳ Ｑｐ８，Ｑｎ８のみスイ
ッチング動作させて最大インピーダンスとする設定ま
で、２８通りの設定が可能となる。しかも、インピーダ
ンスの値はＰチャネル側でＺ／１，Ｚ／２，Ｚ／３，
…，Ｚ／２５５，Ｚ／２５６、Ｎチャネル側で２Ｚ／
１，２Ｚ／２，２Ｚ／３，…，２Ｚ／２５５，２Ｚ／２
５６のように少しずつずれた値で設定可能となる。ここ
で、Ｚはゲート幅１μｍ当たりの単位インピーダンスを
表している。
【００３６】また、図２に示すように、ＭＯＳＦＥＴの
ソース−基板間やドレイン−基板間には接合容量Ｃｓ，
Ｃｄが生じるが、ゲート幅Ｗのみ異なる構成であれば、
接合容量Ｃｓ，Ｃｄはゲート幅Ｗに比例した値となる。
また、Ｐチャネル側とＮチャネル側とで単位面積当たり
の接合容量が同じだとすれば、Ｐチャネル側とＮチャネ
ル側とを比較しても、接合容量Ｃｓ，Ｃｄはゲート幅Ｗ
に比例した値となる。
ソース−基板間やドレイン−基板間には接合容量Ｃｓ，
Ｃｄが生じるが、ゲート幅Ｗのみ異なる構成であれば、
接合容量Ｃｓ，Ｃｄはゲート幅Ｗに比例した値となる。
また、Ｐチャネル側とＮチャネル側とで単位面積当たり
の接合容量が同じだとすれば、Ｐチャネル側とＮチャネ
ル側とを比較しても、接合容量Ｃｓ，Ｃｄはゲート幅Ｗ
に比例した値となる。
【００３７】ここで、実施例の出力回路と図４に示す従
来の出力回路との出力容量の違いを比較する。
来の出力回路との出力容量の違いを比較する。
【００３８】図３には、実施例の出力回路における出力
容量を説明する等価回路図を示す。図中、Ｃはゲート長
が１２８μｍのドレイン側の容量値を表している。
容量を説明する等価回路図を示す。図中、Ｃはゲート長
が１２８μｍのドレイン側の容量値を表している。
【００３９】図１の出力回路において出力端子ＯＵＴに
影響を及ぼす容量は、インピーダンス制御用の全ＭＯＳ
Ｑｐ０〜Ｑｐ８，Ｑｎ０〜Ｑｎ８におけるドレイン側
の接合容量Ｃｄである。ソース側の接合容量Ｃｓはソー
ス側の電位が基板電位に接続されているので現れない。
また、各ＭＯＳ Ｑｐ０〜Ｑｐ８，Ｑｎ０〜Ｑｎ８の容
量は、ドレイン−基板間に現れた容量であるので、出力
端子ＯＵＴから見たＰチャネル側の等価容量は、並列に
接続されたＰＭＯＳ Ｑｐ０〜Ｑｐ８の各容量の加算値
２Ｃとなり、出力端子ＯＵＴから見たＮチャネル側の等
価容量は、並列に接続されたＮＭＯＳ Ｑｎ０〜Ｑｎ８
の各容量の加算値Ｃとなる。その結果、実施例の出力回
路の出力端子ＯＵＴに現れる出力容量は合計値３Ｃとな
る。
影響を及ぼす容量は、インピーダンス制御用の全ＭＯＳ
Ｑｐ０〜Ｑｐ８，Ｑｎ０〜Ｑｎ８におけるドレイン側
の接合容量Ｃｄである。ソース側の接合容量Ｃｓはソー
ス側の電位が基板電位に接続されているので現れない。
また、各ＭＯＳ Ｑｐ０〜Ｑｐ８，Ｑｎ０〜Ｑｎ８の容
量は、ドレイン−基板間に現れた容量であるので、出力
端子ＯＵＴから見たＰチャネル側の等価容量は、並列に
接続されたＰＭＯＳ Ｑｐ０〜Ｑｐ８の各容量の加算値
２Ｃとなり、出力端子ＯＵＴから見たＮチャネル側の等
価容量は、並列に接続されたＮＭＯＳ Ｑｎ０〜Ｑｎ８
の各容量の加算値Ｃとなる。その結果、実施例の出力回
路の出力端子ＯＵＴに現れる出力容量は合計値３Ｃとな
る。
【００４０】図４の従来の出力回路においてＭＯＳＦＥ
Ｔの横に記された値は、設定可能な最小インピーダンス
の値が図１の出力回路と同等で、且つ、出力ＭＯＳ Ｑ
ｍ１，Ｑｍ２のＭＯＳサイズとインピーダンス制御用Ｍ
ＯＳ Ｑｓ０〜Ｑｓ８，Ｑｕ０〜Ｑｕ８の総合のＭＯＳ
サイズとの比が１：２になるように形成した場合のゲー
ト幅（単位はμｍ）を示している。
Ｔの横に記された値は、設定可能な最小インピーダンス
の値が図１の出力回路と同等で、且つ、出力ＭＯＳ Ｑ
ｍ１，Ｑｍ２のＭＯＳサイズとインピーダンス制御用Ｍ
ＯＳ Ｑｓ０〜Ｑｓ８，Ｑｕ０〜Ｑｕ８の総合のＭＯＳ
サイズとの比が１：２になるように形成した場合のゲー
ト幅（単位はμｍ）を示している。
【００４１】すなわち、図４のように構成することで、
インピーダンス制御用の全てのＭＯＳ Ｑｓ０〜Ｑｓ
８，Ｑｕ０〜Ｑｕ８がオン状態となる最小インピーダン
スの設定では、Ｐチャネル側の抵抗は、出力ＭＯＳ Ｑ
ｍ１の抵抗Ｚ／３８４とインピーダンス制御用ＭＯＳ
Ｑｓ０〜Ｑｓ８の合成抵抗Ｚ／７６８との合計でＺ／２
５６となる。また、Ｎチャネル側の抵抗は、出力ＭＯＳ
Ｑｍ２の抵抗Ｚ／１９２とインピーダンス制御用ＭＯ
Ｓ Ｑｕ０〜Ｑｕ８の合成抵抗Ｚ／３８４との合計で２
Ｚ／２５６となり、図１の実施例の出力回路と同値にな
る。
インピーダンス制御用の全てのＭＯＳ Ｑｓ０〜Ｑｓ
８，Ｑｕ０〜Ｑｕ８がオン状態となる最小インピーダン
スの設定では、Ｐチャネル側の抵抗は、出力ＭＯＳ Ｑ
ｍ１の抵抗Ｚ／３８４とインピーダンス制御用ＭＯＳ
Ｑｓ０〜Ｑｓ８の合成抵抗Ｚ／７６８との合計でＺ／２
５６となる。また、Ｎチャネル側の抵抗は、出力ＭＯＳ
Ｑｍ２の抵抗Ｚ／１９２とインピーダンス制御用ＭＯ
Ｓ Ｑｕ０〜Ｑｕ８の合成抵抗Ｚ／３８４との合計で２
Ｚ／２５６となり、図１の実施例の出力回路と同値にな
る。
【００４２】図６は、図４の従来の出力回路において最
小インピーダンスに設定した場合の出力容量を示す等価
回路図である。
小インピーダンスに設定した場合の出力容量を示す等価
回路図である。
【００４３】上記の設定において、出力端子ＯＵＴに影
響を及ぼす容量は、出力ＭＯＳ Ｑｍ１，Ｑｍ２の状態
により異なり、例えば、出力ＰＭＯＳ Ｑｍ１がオン状
態で出力ＮＭＯＳ Ｑｍ２がオフ状態の場合では、図６
（ａ）に示すように、出力ＰＭＯＳ Ｑｍ１のソース側
とドレイン側の接合容量Ｃｓ，Ｃｄと、Ｐチャネル側の
インピーダンス制御用ＭＯＳ Ｑｓ０〜Ｑｓ８のドレイ
ン側の合成容量と、出力ＮＭＯＳ Ｑｍ２のドレイン側
の接合容量Ｃｄとである。そして、これらの容量値は、
図６（ａ）に示すような値となる。また、これらの各容
量は基板との間に現れる容量であるので、合成容量はそ
れらを加算した値１３．５Ｃとなる。
響を及ぼす容量は、出力ＭＯＳ Ｑｍ１，Ｑｍ２の状態
により異なり、例えば、出力ＰＭＯＳ Ｑｍ１がオン状
態で出力ＮＭＯＳ Ｑｍ２がオフ状態の場合では、図６
（ａ）に示すように、出力ＰＭＯＳ Ｑｍ１のソース側
とドレイン側の接合容量Ｃｓ，Ｃｄと、Ｐチャネル側の
インピーダンス制御用ＭＯＳ Ｑｓ０〜Ｑｓ８のドレイ
ン側の合成容量と、出力ＮＭＯＳ Ｑｍ２のドレイン側
の接合容量Ｃｄとである。そして、これらの容量値は、
図６（ａ）に示すような値となる。また、これらの各容
量は基板との間に現れる容量であるので、合成容量はそ
れらを加算した値１３．５Ｃとなる。
【００４４】また、出力ＰＭＯＳ Ｑｍ１がオフ状態で
出力ＮＭＯＳ Ｑｍ２がオン状態の場合では、図６
（ｂ）に示すように、出力ＮＭＯＳ Ｑｍ２のソース側
とドレイン側の接合容量Ｃｓ，Ｃｄと、Ｎチャネル側の
インピーダンス制御用ＭＯＳ Ｑｕ０〜Ｑｕ８のドレイ
ン側の合成容量と、出力ＰＭＯＳ Ｑｍ１のドレイン側
の接合容量Ｃｄとである。そして、これらの容量値は、
図６（ｂ）に示すような値となり、その合成容量はそれ
らを加算した値９Ｃとなる。
出力ＮＭＯＳ Ｑｍ２がオン状態の場合では、図６
（ｂ）に示すように、出力ＮＭＯＳ Ｑｍ２のソース側
とドレイン側の接合容量Ｃｓ，Ｃｄと、Ｎチャネル側の
インピーダンス制御用ＭＯＳ Ｑｕ０〜Ｑｕ８のドレイ
ン側の合成容量と、出力ＰＭＯＳ Ｑｍ１のドレイン側
の接合容量Ｃｄとである。そして、これらの容量値は、
図６（ｂ）に示すような値となり、その合成容量はそれ
らを加算した値９Ｃとなる。
【００４５】従って、図４の従来の出力回路において出
力端子ＯＵＴに現れる出力容量は平均で１１．２５Ｃと
なり、図１の実施例の出力回路の出力容量３Ｃと較べる
と、本発明の実施例の出力容量がほぼ１／４倍に低減さ
れているのがわかる。
力端子ＯＵＴに現れる出力容量は平均で１１．２５Ｃと
なり、図１の実施例の出力回路の出力容量３Ｃと較べる
と、本発明の実施例の出力容量がほぼ１／４倍に低減さ
れているのがわかる。
【００４６】この実施例の出力回路においては、論理ゲ
ート１０〜１８，２０〜２８を、駆動するＭＯＳＦＥＴ
のゲート容量に応じて、該ＭＯＳＦＥＴの反転時間がほ
ぼ同一になるように、その駆動力が異なるように構成さ
れている。具体的には、論理ゲート１０〜１８，２０〜
２８を構成するＭＯＳＦＥＴのサイズ（例えばゲート
幅）を、駆動するインピーダンス制御用ＭＯＳが大きけ
れば、それに対応させて大きく、小さければそれに対応
させて小さく形成する。実際のゲート幅は実験等でＭＯ
ＳＦＥＴの反転時間がほぼ同一になるように決定され
る。図１には、その一例として、各論理ゲート１０〜１
８，２０〜２８の右横に、各論理ゲートを構成するＰチ
ャネルＭＯＳＦＥＴのゲート幅とＮチャネルＭＯＳＦＥ
Ｔのゲート幅とを“Ｐチャネル側のゲート幅／Ｎチャネ
ル側のゲート幅”のように記している。
ート１０〜１８，２０〜２８を、駆動するＭＯＳＦＥＴ
のゲート容量に応じて、該ＭＯＳＦＥＴの反転時間がほ
ぼ同一になるように、その駆動力が異なるように構成さ
れている。具体的には、論理ゲート１０〜１８，２０〜
２８を構成するＭＯＳＦＥＴのサイズ（例えばゲート
幅）を、駆動するインピーダンス制御用ＭＯＳが大きけ
れば、それに対応させて大きく、小さければそれに対応
させて小さく形成する。実際のゲート幅は実験等でＭＯ
ＳＦＥＴの反転時間がほぼ同一になるように決定され
る。図１には、その一例として、各論理ゲート１０〜１
８，２０〜２８の右横に、各論理ゲートを構成するＰチ
ャネルＭＯＳＦＥＴのゲート幅とＮチャネルＭＯＳＦＥ
Ｔのゲート幅とを“Ｐチャネル側のゲート幅／Ｎチャネ
ル側のゲート幅”のように記している。
【００４７】以上のように、この実施例の出力回路によ
れば、選択信号ＵＰ０〜ＵＰ７によってスイッチング動
作するＰＭＯＳ Ｑｐ０〜Ｑｐ７とＮＭＯＳ Ｑｎ０〜
Ｑｎ７とを選択し、それにより出力回路の出力インピー
ダンスを増減することが出来るので、例えばプロセスば
らつき或いは温度や電源電圧の変化により出力インピー
ダンスが規定値からズレそうな場合でも、インピーダン
スを制御して規定値を維持することが出来る。また、信
号出力するための各ＰＭＯＳ Ｑｐ０〜Ｑｐ８とＮＭＯ
Ｓ Ｑｎ０〜Ｑｎ８とはそれぞれ並列接続されているの
で、直列形態に出力ＭＯＳとインピーダンス制御用のＭ
ＯＳが接続されている図４の出力回路と較べて、互いに
同程度のインピーダンスに設定した場合でも本実施例の
出力回路の方が出力容量を１／４程度に小さくすること
が出来る。また、本発明に係る出力回路の方が出力ＭＯ
Ｓの素子サイズを小さくできるので、チップ占有面積の
縮小を図れる。
れば、選択信号ＵＰ０〜ＵＰ７によってスイッチング動
作するＰＭＯＳ Ｑｐ０〜Ｑｐ７とＮＭＯＳ Ｑｎ０〜
Ｑｎ７とを選択し、それにより出力回路の出力インピー
ダンスを増減することが出来るので、例えばプロセスば
らつき或いは温度や電源電圧の変化により出力インピー
ダンスが規定値からズレそうな場合でも、インピーダン
スを制御して規定値を維持することが出来る。また、信
号出力するための各ＰＭＯＳ Ｑｐ０〜Ｑｐ８とＮＭＯ
Ｓ Ｑｎ０〜Ｑｎ８とはそれぞれ並列接続されているの
で、直列形態に出力ＭＯＳとインピーダンス制御用のＭ
ＯＳが接続されている図４の出力回路と較べて、互いに
同程度のインピーダンスに設定した場合でも本実施例の
出力回路の方が出力容量を１／４程度に小さくすること
が出来る。また、本発明に係る出力回路の方が出力ＭＯ
Ｓの素子サイズを小さくできるので、チップ占有面積の
縮小を図れる。
【００４８】また、インピーダンス制御用のＰＭＯＳ
Ｑｐ０〜Ｑｐ７のゲート幅を２倍ずつ異なるように構成
し、同様に、インピーダンス制御用のＮＭＯＳ Ｑｎ０
〜Ｑｎ７のゲート幅も２倍ずつ異なるように構成してい
るのて、少ないＭＯＳＦＥＴで多段のインピーダンス設
定が可能となる。
Ｑｐ０〜Ｑｐ７のゲート幅を２倍ずつ異なるように構成
し、同様に、インピーダンス制御用のＮＭＯＳ Ｑｎ０
〜Ｑｎ７のゲート幅も２倍ずつ異なるように構成してい
るのて、少ないＭＯＳＦＥＴで多段のインピーダンス設
定が可能となる。
【００４９】さらに、論理ゲート１０〜１８，２０〜２
８の素子サイズを異ならせて、インピーダンス制御用Ｍ
ＯＳ Ｑｐ０〜Ｑｐ７，Ｑｎ０〜Ｑｎ７の駆動時間が等
しくなるようにしているので、信号の立上りや立下り時
にも安定した出力信号を得ることが出来る。
８の素子サイズを異ならせて、インピーダンス制御用Ｍ
ＯＳ Ｑｐ０〜Ｑｐ７，Ｑｎ０〜Ｑｎ７の駆動時間が等
しくなるようにしているので、信号の立上りや立下り時
にも安定した出力信号を得ることが出来る。
【００５０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００５１】例えば、インピーダンス制御用のＭＯＳの
数やそのゲート幅は、実施例のものに限られず、様々な
変更が可能である。また、インピーダンス制御用のＭＯ
Ｓに対応して設けられた論理ゲートの種類や、出力する
ためのデータ信号ＩＮを論理ゲートに伝える論理回路の
構成も様々な変形例がありえる。
数やそのゲート幅は、実施例のものに限られず、様々な
変更が可能である。また、インピーダンス制御用のＭＯ
Ｓに対応して設けられた論理ゲートの種類や、出力する
ためのデータ信号ＩＮを論理ゲートに伝える論理回路の
構成も様々な変形例がありえる。
【００５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＳＲ
ＡＭにおけるデータ信号の出力回路として説明したが、
この発明はそれに限定されるものでなく、例えば、ワン
チップマイクロコンピュターやＤＳＰ（Digital Signal
Processor）、ＡＳＩＣ（Application Specific IC）
やゲートアレイなど、種々の半導体集積回路に広く利用
することができる。
なされた発明をその背景となった利用分野であるＳＳＲ
ＡＭにおけるデータ信号の出力回路として説明したが、
この発明はそれに限定されるものでなく、例えば、ワン
チップマイクロコンピュターやＤＳＰ（Digital Signal
Processor）、ＡＳＩＣ（Application Specific IC）
やゲートアレイなど、種々の半導体集積回路に広く利用
することができる。
【００５３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００５４】すなわち、本発明に従うと、上記選択信号
によって動作するＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴとを選択し、それにより出力回路の出力イ
ンピーダンスを増減することが出来るので、例えばプロ
セスばらつき或いは温度や電源電圧の変化により出力イ
ンピーダンスが規定値からズレそうな場合でも、インピ
ーダンス制御により出力インピーダンスを規定値に収ま
るように調整することが出来る。
によって動作するＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴとを選択し、それにより出力回路の出力イ
ンピーダンスを増減することが出来るので、例えばプロ
セスばらつき或いは温度や電源電圧の変化により出力イ
ンピーダンスが規定値からズレそうな場合でも、インピ
ーダンス制御により出力インピーダンスを規定値に収ま
るように調整することが出来る。
【００５５】それに加えて、信号を出力するためのＮチ
ャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとがそれ
ぞれ並列接続されているので、直列形態に出力ＭＯＳと
インピーダンス制御用ＭＯＳとが接続される従来の出力
回路と較べて、同程度のインピーダンスに設定した場合
でも本発明に係る出力回路の方が出力端子から見える出
力容量を大幅に小さくすることが出来る。また、本発明
に係る出力回路の方が素子サイズを小さくできるので、
出力回路の占有面積の低減を図れるという効果がある。
ャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとがそれ
ぞれ並列接続されているので、直列形態に出力ＭＯＳと
インピーダンス制御用ＭＯＳとが接続される従来の出力
回路と較べて、同程度のインピーダンスに設定した場合
でも本発明に係る出力回路の方が出力端子から見える出
力容量を大幅に小さくすることが出来る。また、本発明
に係る出力回路の方が素子サイズを小さくできるので、
出力回路の占有面積の低減を図れるという効果がある。
【図１】本発明を適用して好適な出力回路の実施例を示
す回路図である。
す回路図である。
【図２】実施例の出力回路を構成するＭＯＳＦＥＴの詳
細を示すもので、（ａ）はその平面図、（ｂ）は横断面
図である。
細を示すもので、（ａ）はその平面図、（ｂ）は横断面
図である。
【図３】実施例の出力回路において最小インピーダンス
に設定した場合の寄生容量を示す等価回路図である。
に設定した場合の寄生容量を示す等価回路図である。
【図４】従来のインピーダンス制御可能な出力回路を示
す回路図である。
す回路図である。
【図５】出力回路の寄生容量が出力信号に与える影響を
説明するもので、（ａ）は出力信号の観測点を説明する
図、（ｂ）は観測点における出力信号の波形図である。
説明するもので、（ａ）は出力信号の観測点を説明する
図、（ｂ）は観測点における出力信号の波形図である。
【図６】図４の従来の出力回路において最小インピーダ
ンスに設定した場合の寄生容量を示す等価回路図であ
る。
ンスに設定した場合の寄生容量を示す等価回路図であ
る。
１０〜１７ ＮＡＮＤゲート ２０〜２７ ＮＯＲゲート Ｑｐ０〜Ｑｐ７ ＰチャネルＭＯＳＦＥＴ Ｑｎ０〜Ｑｎ７ ＮチャネルＭＯＳＦＥＴ ＯＵＴ 出力端子 ＵＰ０〜ＵＰ７ 選択信号 ＤＮ０〜ＤＮ７ 選択信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上利 武 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5J056 AA04 BB28 BB38 BB40 BB57 CC00 DD13 DD28 DD52 EE14 FF07 FF08 GG12 HH01 KK01
Claims (5)
- 【請求項１】 各々インピーダンス値が異なり互いにソ
ース・ドレイン経路が並列接続されるとともにドレイン
が出力端子に接続された複数のＮチャネルＭＯＳＦＥＴ
と、これら複数のＮチャネルＭＯＳＦＥＴにそれぞれ対
応して設けられ対応するＮチャネルＭＯＳＦＥＴのゲー
トを制御する信号を生成する複数の論理ゲートからなる
第１の制御信号生成手段と、各々インピーダンス値が異
なり互いにソース・ドレイン経路が並列接続されるとと
もにドレインが上記出力端子に接続された複数のＰチャ
ネルＭＯＳＦＥＴと、これら複数のＰチャネルＭＯＳＦ
ＥＴにそれぞれ対応して設けられ対応するＰチャネルＭ
ＯＳＦＥＴのゲートを制御する信号を生成する複数の論
理ゲートからなる第２の制御信号生成手段とを備え、 上記第１の制御信号生成手段と第２の制御信号生成手段
の各論理ゲートの一方の入力端子には、それぞれ共通に
された出力制御用の信号が入力され、他方の入力端子に
は各論理ゲートの状態を上記出力制御用の信号を後段に
出力可能な状態又は出力不可の状態に選択する選択信号
がそれぞれ入力され、出力可能な状態に選択された第１
の制御信号生成手段の論理ゲートと第２の制御信号生成
手段の論理ゲートとから上記出力制御用の信号に基づく
信号が対応するＮチャネルＭＯＳＦＥＴおよびＰチャネ
ルＭＯＳＦＥＴに出力されるように構成されていること
を特徴とする出力回路。 - 【請求項２】 上記複数のＮチャネルＭＯＳＦＥＴはゲ
ート幅が２倍ずつ異なるようにそれぞれ構成され、上記
複数のＰチャネルＭＯＳＦＥＴもゲート幅が２倍ずつ異
なるようにそれぞれ構成されていることを特徴とする請
求項１記載の出力回路。 - 【請求項３】 上記複数の論理ゲートは、対応するＮチ
ャネルＭＯＳＦＥＴ又はＰチャネルＭＯＳＦＥＴのゲー
トの容量に応じて、対応するＭＯＳＦＥＴのゲート駆動
時間が等しくなるように、各素子のサイズが異なって構
成されていることを特徴とする請求項１又は２に記載の
出力回路。 - 【請求項４】 上記第１の制御信号生成手段の複数の論
理ゲートはＮＡＮＤ回路により、上記第２の制御信号生
成手段の複数の論理ゲートはＮＯＲ回路により構成され
るとともに、第１の制御信号生成手段の複数の論理ゲー
トに入力される複数の選択信号と第２の制御信号生成手
段の複数の論理ゲートに入力される複数の選択信号とが
互いに逆相の信号として対応付けられていることを特徴
とする請求項１〜３の何れかに記載の出力回路。 - 【請求項５】 信号を外部に出力する信号出力部に、上
記請求項１〜４の何れかに記載の出力回路が設けられて
いることを特徴とする半導体集積回路。
Priority Applications (1)
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|---|---|---|---|
| JP2000349065A JP2002152032A (ja) | 2000-11-16 | 2000-11-16 | 出力回路および半導体集積回路 |
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|---|---|
| JP2002152032A true JP2002152032A (ja) | 2002-05-24 |
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ID=18822535
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