JP2001203568A - バッファ装置 - Google Patents

バッファ装置

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JP2001203568A
JP2001203568A JP2000014981A JP2000014981A JP2001203568A JP 2001203568 A JP2001203568 A JP 2001203568A JP 2000014981 A JP2000014981 A JP 2000014981A JP 2000014981 A JP2000014981 A JP 2000014981A JP 2001203568 A JP2001203568 A JP 2001203568A
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Japan
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terminal
potential
effect transistor
resistance
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JP2000014981A
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Masafumi Tomota
雅史 友田
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NEC IC Microcomputer Systems Co Ltd
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【課題】出力インピーダンスのばらつきを低減すること
ができるバッファ装置を提供すること。 【解決手段】バッファ装置は、インバータ回路3と、バ
イアス調整回路6とから構成され、インバータ回路3
は、PチャネルMOSトランジスタ1と、NチャネルM
OSトランジスタ2とから構成され、バイアス調整回路
6は、PチャネルMOSトランジスタ4と、抵抗5とか
ら構成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、バッファ装置に関
し、特に、伝送路を駆動するためのバッファ装置に関す
る。
【0002】
【従来の技術】従来、LSI間を伝送路で接続し信号の
送受信を行うために様々なインタフェース規格が存在し
ており、それぞれの規格について伝送路の特性インピー
ダンスが規定されている。LSIには内部信号を伝送路
に送出するためのバッファ装置が備えられているが、伝
送路の特性インピーダンスとバッファ装置の出力インピ
ーダンスが異なると、バッファ装置が送出する信号にイ
ンピーダンス不整合に起因する反射による波形歪が生
じ、LSIの誤動作の原因となるため、バッファ装置を
設計する際にはこの特性インピーダンスを考慮し、バッ
ファ装置の出力インピーダンスが伝送路の特性インピー
ダンスと等しくなるように回路設計を行っている。しか
し、実際は、LSIには製造ばらつきがあり、また、動
作時に電源電圧も変動することから、バッファ装置の出
力インピーダンスは、最大約±30%もばらつくことに
なり、このためインピーダンス不整合に起因する反射に
よる波形歪が生じ、LSIが誤動作する問題が発生す
る。信号の周波数が低い場合には信号波形が歪んでも大
きな問題はないが、近年、信号周波数が200〜500
MHzと高くなってきており、よりインピーダンス不整
合を少なくし、信号波形歪みを少なくすることが要求さ
れている。
【0003】このために、例えば、特開平4−1924
37号公報記載のバッファ装置が知られているが、一例
を図7に示す。図7に示す従来例のバッファ装置は、P
チャネルMOSトランジスタ101と、NチャネルMO
Sトランジスタ102とから構成されている。Pチャネ
ルMOSトランジスタ101のソース端子は高電位側電
源VDD1に接続され、PチャネルMOSトランジスタ
101のドレイン端子は出力端子OUTに接続され、N
チャネルMOSトランジスタ102のソース端子は低電
位側電源VSS1に接続され、NチャネルMOSトラン
ジスタ102のドレイン端子は出力端子OUTに接続さ
れている。PチャネルMOSトランジスタ101のゲー
ト端子には入力端子IN1を介して内部信号が入力さ
れ、NチャネルMOSトランジスタ102のゲート端子
には入力端子IN2を介して同内部信号が入力され、出
力端子OUTから内部信号が反転された伝送路駆動信号
が出力され、CMOSインバータとして動作する。Nチ
ャネルMOSトランジスタ102のバックゲート端子に
は適宜固定バイアス電位が与えられ、また、Pチャネル
MOSトランジスタ101のバックゲート端子には可変
バイアス電位が与えられ、PチャネルMOSトランジス
タ101のバックゲート電位を変化させることにより出
力インピーダンス調整を可能にしたものである。
【0004】
【発明が解決しようとする課題】しかしながら、上述し
た従来例のバッファ装置においては、バックゲート電位
を適宜設定することにより出力インピーダンスを目標値
に調整することはできるが、やはり、LSIの製造ばら
つき或いは動作時の電源電圧変動による出力インピーダ
ンスのばらつきを低減することはできないという問題が
あった。
【0005】本発明は、かかる問題点に鑑みてなされた
ものであって、伝送路を駆動するためのバッファ装置に
おいて、出力インピーダンスのばらつきを低減すること
ができるバッファ装置を提供することにある。
【0006】
【課題を解決するための手段】本発明のバッファ装置の
第1の構成は、ソース端子が第1の高電位側電源に接続
されドレイン端子が出力端子に接続された第1のPチャ
ネル電界効果トランジスタと、ソース端子が第1の低電
位側電源に接続されドレイン端子が前記出力端子に接続
された第2のNチャネル電界効果トランジスタとから構
成され、前記第1のPチャネル電界効果トランジスタ及
び第2のNチャネル電界効果トランジスタのゲート端子
には信号が入力され、前記出力端子から信号が出力され
るインバータ回路と、前記第1のPチャネル電界効果ト
ランジスタのバックゲート端子にバイアス電位を供給す
るバイアス調整回路とを備えるバッファ装置であって、
前記バイアス調整回路は、前記第1のPチャネル電界効
果トランジスタのソースドレイン路のオン抵抗が目標値
より小さくなったとき前記オン抵抗が大きくなるように
前記バイアス電位を変化させ、前記オン抵抗が前記目標
値より大きくなったとき前記オン抵抗が小さくなるよう
に前記バイアス電位を変化させることを特徴としてい
る。
【0007】また、本発明のバッファ装置の第2の構成
は、ソース端子が第1の高電位側電源に接続されドレイ
ン端子が出力端子に接続された第1のPチャネル電界効
果トランジスタと、ソース端子が第1の低電位側電源に
接続されドレイン端子が前記出力端子に接続された第2
のNチャネル電界効果トランジスタとから構成され、前
記第1のPチャネル電界効果トランジスタ及び第2のN
チャネル電界効果トランジスタのゲート端子には信号が
入力され、前記出力端子から信号が出力されるインバー
タ回路と、前記第2のNチャネル電界効果トランジスタ
のバックゲート端子にバイアス電位を供給するバイアス
調整回路とを備えるバッファ装置であって、前記バイア
ス調整回路は、前記第2のNチャネル電界効果トランジ
スタのソースドレイン路のオン抵抗が目標値より小さく
なったとき前記オン抵抗が大きくなるように前記バイア
ス電位を変化させ、前記オン抵抗が前記目標値より大き
くなったとき前記オン抵抗が小さくなるように前記バイ
アス電位を変化させることを特徴としている。
【0008】また、本発明のバッファ装置の第3の構成
は、ソース端子が第1の高電位側電源に接続されドレイ
ン端子が出力端子に接続された第1のPチャネル電界効
果トランジスタ群と、ソース端子が第1の低電位側電源
に接続されドレイン端子が前記出力端子に接続された第
2のNチャネル電界効果トランジスタとから構成され、
前記第1のPチャネル電界効果トランジスタ群は、ソー
スドレイン路が並列に接続された複数のPチャネル電界
効果トランジスタからなり、前記複数のPチャネル電界
効果トランジスタの各ゲート端子にはスイッチ手段を介
して信号が入力され、前記第2のNチャネル電界効果ト
ランジスタのゲート端子には前記信号が入力され、前記
出力端子から信号が出力されるインバータ回路と、前記
スイッチ手段をオンオフ制御し前記複数のPチャネル電
界効果トランジスタのうちの能動トランジスタの組み合
わせを変化させて前記第1のトランジスタ群のオン抵抗
を変化させる切替制御回路と、前記複数のPチャネル電
界効果トランジスタの各バックゲート端子にバイアス電
位を供給するバイアス調整回路とを備えるバッファ装置
であって、前記バイアス調整回路は、前記複数のPチャ
ネル電界効果トランジスタの各トランジスタのソースド
レイン路のオン抵抗が目標値より小さくなったとき前記
各トランジスタのソースドレイン路のオン抵抗が大きく
なるように前記バイアス電位を変化させ、前記各トラン
ジスタのソースドレイン路のオン抵抗が前記目標値より
大きくなったとき前記各トランジスタのソースドレイン
路のオン抵抗が小さくなるように前記バイアス電位を変
化させることを特徴としている。
【0009】また、本発明のバッファ装置の第4の構成
は、ソース端子が第1の高電位側電源に接続されドレイ
ン端子が出力端子に接続された第1のPチャネル電界効
果トランジスタと、ソース端子が第1の低電位側電源に
接続されドレイン端子が前記出力端子に接続された第2
のNチャネル電界効果トランジスタ群とから構成され、
前記第2のNチャネル電界効果トランジスタ群は、ソー
スドレイン路が並列に接続された複数のNチャネル電界
効果トランジスタからなり、前記複数のNチャネル電界
効果トランジスタの各ゲート端子にはスイッチ手段を介
して信号が入力され、前記第1のPチャネル電界効果ト
ランジスタのゲート端子には前記信号が入力され、前記
出力端子から信号が出力されるインバータ回路と、前記
スイッチ手段をオンオフ制御し前記複数のトランジスタ
のうちの能動トランジスタの組み合わせを変化させて前
記第2のNチャネル電界効果トランジスタ群のオン抵抗
を変化させる切替制御回路と、前記複数のNチャネル電
界効果トランジスタの各バックゲート端子にバイアス電
位を供給するバイアス調整回路とを備えるバッファ装置
であって、前記バイアス調整回路は、前記複数のNチャ
ネル電界効果トランジスタの各トランジスタのソースド
レイン路のオン抵抗が目標値より小さくなったとき前記
各トランジスタのソースドレイン路のオン抵抗が大きく
なるように前記バイアス電位を変化させ、前記各トラン
ジスタのソースドレイン路のオン抵抗が前記目標値より
大きくなったとき前記各トランジスタのソースドレイン
路のオン抵抗が小さくなるように前記バイアス電位を変
化させることを特徴としている。
【0010】また、本発明のバッファ装置の第1又は第
3の構成における前記バイアス調整回路は、ソース端子
が第2の高電位側電源に接続されゲート端子が前記第1
の低電位側電源に接続されバックゲート端子がドレイン
端子に接続された第3のPチャネル電界効果トランジス
タと、前記第3のPチャネル電界効果トランジスタの前
記ドレイン端子と前記第1の低電位側電源との間に接続
された第1の抵抗とから構成され、前記第3のPチャネ
ル電界効果トランジスタの前記ドレイン端子の電位を前
記バイアス電位として出力することを特徴としている。
【0011】また、本発明のバッファ装置の第2又は第
4の構成における前記バイアス調整回路は、ソース端子
が第2の低電位側電源に接続されゲート端子が前記第1
の高電位側電源に接続されバックゲート端子がドレイン
端子に接続された第4のNチャネル電界効果トランジス
タと、前記第4のNチャネル電界効果トランジスタの前
記ドレイン端子と前記第1の高電位側電源との間に接続
された第2の抵抗とから構成され、前記第4のNチャネ
ル電界効果トランジスタの前記ドレイン端子の電位を前
記バイアス電位として出力することを特徴としている。
【0012】
【発明の実施の形態】次に、本発明の実施の形態のバッ
ファ装置の構成を図面を参照して説明する。
【0013】図1は、本発明の第1の実施の形態のバッ
ファ装置の構成図である。図1に示すように、本発明の
第1の実施の形態のバッファ装置は、インバータ回路3
と、バイアス調整回路6とから構成され、インバータ回
路3は、PチャネルMOSトランジスタ1と、Nチャネ
ルMOSトランジスタ2とから構成され、バイアス調整
回路6は、PチャネルMOSトランジスタ4と、抵抗5
とから構成されている。
【0014】インバータ回路3において、PチャネルM
OSトランジスタ1のソース端子は高電位側電源VDD
1に接続され、PチャネルMOSトランジスタ1のドレ
イン端子は出力端子OUTに接続され、NチャネルMO
Sトランジスタ2のソース端子は低電位側電源VSS1
に接続され、NチャネルMOSトランジスタ2のドレイ
ン端子は出力端子OUTに接続されている。
【0015】PチャネルMOSトランジスタ1のゲート
端子には入力端子IN1を介して内部信号が入力され、
NチャネルMOSトランジスタ2のゲート端子には入力
端子IN2を介して同内部信号が入力され、出力端子O
UTから内部信号が反転された伝送路駆動信号が出力さ
れ、CMOSインバータ回路として動作する。
【0016】ここで、入力端子IN1と入力端子IN2
とに入力される内部信号のパルス幅は同じでもよいが、
両内部信号のパルス幅を変えればクロスオーバ時に貫通
電流が流れないようにすることもできる。
【0017】バイアス調整回路6において、Pチャネル
MOSトランジスタ4のソース端子は高電位側電源VD
D2に接続され、PチャネルMOSトランジスタ4のゲ
ート端子は低電位側電源VSS1に接続され、Pチャネ
ルMOSトランジスタ4のバックゲート端子はPチャネ
ルMOSトランジスタ4のドレイン端子に接続され、抵
抗5はPチャネルMOSトランジスタ4のドレイン端子
と低電位側電源VSS1との間に接続されている。
【0018】インバータ回路3のNチャネルMOSトラ
ンジスタ2のバックゲート端子には適宜固定バイアス電
位が与えられ、また、PチャネルMOSトランジスタ1
のバックゲート端子はバイアス調整回路6のPチャネル
MOSトランジスタ4のドレイン端子と接続され、バイ
アス調整回路6の出力バイアス電位であるPチャネルM
OSトランジスタ4のドレイン端子電位が与えられてい
る。
【0019】低電位側電源VSS1は、共通電位であ
り、高電位側電源VDD1は、インバータ回路3の動作
振幅を決める電源であり、高電位側電源VDD2は、高
電位側電源VDD1以上のバックゲート電位を発生させ
るために必要な電源であるが、高電位側電源VDD1,
VDD2の電圧は連動している。
【0020】次に、本実施の形態のバッファ装置の半導
体チップ上の配置について図2を参照して説明する。図
2は、本発明の第1の実施の形態のバッファ装置の配置
の説明図である。
【0021】本発明の第1の実施の形態のバッファ装置
の抵抗5の配置には2通りあり、図2(a)は、抵抗5
が半導体チップ7上に形成されている場合の説明図であ
り、図2(b)は、抵抗5が半導体チップ7外に外付け
されている場合の説明図である。なお、図2において、
図1と同一構成部分には同一符号を付している。
【0022】本発明の第1の実施の形態のバッファ装置
は、図2(a)に示すように、半導体チップ7上に配置
され、インバータ回路3の領域とバイアス調整回路6の
領域とは近傍に配置されている。
【0023】また、インバータ回路3の領域にはPチャ
ネルMOSトランジスタ1とNチャネルMOSトランジ
スタ2とが配置され、バイアス調整回路6の領域にはP
チャネルMOSトランジスタ4と抵抗5とが配置されて
いる。
【0024】さらに、PチャネルMOSトランジスタ1
のソース電極S、ゲート電極G及びドレイン電極Dの向
きと、PチャネルMOSトランジスタ4のソース電極
S、ゲート電極G及びドレイン電極Dの向きとが同じに
なるよう配置されている。即ち、この配置により、Pチ
ャネルMOSトランジスタ1のチャネルとPチャネルM
OSトランジスタ4のチャネルの向きが等しくなってい
る。
【0025】但し、抵抗5は、PチャネルMOSトラン
ジスタ1,4のチャネル長、チャネル幅、ゲート酸化膜
厚などの製造条件の製造ばらつきの影響を受けない製造
工程(例えば、抵抗専用プロセス)により形成されてい
る。
【0026】又は、図2(b)に示すように、抵抗5
は、半導体チップ7外に個別部品として外付けされ、半
導体チップ7の製造ばらつきの影響を受けないようにさ
れている。
【0027】次に、上述の如く構成された本実施の形態
のバッファ装置の動作について説明する。インバータ回
路3は、内部信号を反転して伝送路駆動信号として出力
するCMOSインバータ回路として動作し、負荷である
伝送路を高電位側電源VDD1側にプルアップ駆動する
ときの出力インピーダンス、即ちPチャネルMOSトラ
ンジスタ1のオン抵抗は、バイアス調整回路6から出力
されるバックゲート電位V1により可変調整される。
【0028】予め、PチャネルMOSトランジスタ1,
4のチャネル長、チャネル幅、ゲート酸化膜厚などの製
造条件及び高電位側電源VDD1,VDD2が中心値で
あるとき、PチャネルMOSトランジスタ1のオン抵抗
が目標値、即ち伝送路の特性インピーダンスと等しくな
るように、PチャネルMOSトランジスタ4のサイズ
(例えば、ゲート幅)と抵抗5の抵抗値とが設定されて
いるものとする。
【0029】先ず、半導体チップ7の製造ばらつきによ
り各MOSトランジスタのゲート長が短くなると、Pチ
ャネルMOSトランジスタ1とPチャネルMOSトラン
ジスタ4とは近傍に配置されチャネルの向きも同じであ
るため製造ばらつきに対する相関が強く、両トランジス
タともゲート長が短くなる。
【0030】PチャネルMOSトランジスタ1のゲート
長が短くなるとオン抵抗(出力インピーダンス)は小さ
くなろうとするが、PチャネルMOSトランジスタ4の
ゲート長も短くなるためオン抵抗が小さくなり、抵抗5
の抵抗値は一定であるから、PチャネルMOSトランジ
スタ4のオン抵抗と抵抗5との分圧であるバックゲート
電位V1は上昇し、バックゲートバイアス効果によりP
チャネルMOSトランジスタ1の閾値の絶対値が大きく
なり、従ってPチャネルMOSトランジスタ1のオン抵
抗は大きくなろうとし、結局上述した帰還ループにより
PチャネルMOSトランジスタ1のオン抵抗(出力イン
ピーダンス)のばらつきは抑制される。
【0031】次に、半導体チップ7の製造ばらつきによ
り各MOSトランジスタのゲート長が長くなると、両ト
ランジスタともゲート長が長くなる。
【0032】PチャネルMOSトランジスタ1のゲート
長が長くなるとオン抵抗(出力インピーダンス)は大き
くなろうとするが、PチャネルMOSトランジスタ4の
ゲート長も長くなるためオン抵抗が大きくなり、抵抗5
の抵抗値は一定であるから、バックゲート電位V1は下
降し、PチャネルMOSトランジスタ1の閾値の絶対値
が小さくなり、従ってPチャネルMOSトランジスタ1
のオン抵抗は小さくなろうとし、結局上述した帰還ルー
プによりPチャネルMOSトランジスタ1のオン抵抗
(出力インピーダンス)のばらつきは抑制される。
【0033】また、電源電圧変動により高電位側電源電
圧が上昇すると、高電位側電源VDD1と高電位側電源
VDD2とは連動しインバータ回路3の領域とバイアス
調整回路6の領域とは近傍に配置されているので両電源
電圧とも上昇する。
【0034】高電位側電源VDD1が上昇すると、Pチ
ャネルMOSトランジスタ1のオン抵抗(出力インピー
ダンス)は小さくなろうとするが、高電位側電源VDD
2も上昇するためPチャネルMOSトランジスタ4のオ
ン抵抗も小さくなり、抵抗5の抵抗値は一定であるか
ら、バックゲート電位V1は上昇し、バックゲートバイ
アス効果によりPチャネルMOSトランジスタ1の閾値
の絶対値が大きくなり、従ってPチャネルMOSトラン
ジスタ1のオン抵抗は大きくなろうとし、結局上述した
帰還ループによりPチャネルMOSトランジスタ1のオ
ン抵抗(出力インピーダンス)のばらつきは抑制され
る。
【0035】次に、電源電圧変動により高電位側電源電
圧が下降すると、両電源電圧とも下降する。
【0036】高電位側電源VDD1が下降すると、Pチ
ャネルMOSトランジスタ1のオン抵抗(出力インピー
ダンス)は大きくなろうとするが、高電位側電源VDD
2も下降するためPチャネルMOSトランジスタ4のオ
ン抵抗は大きくなり、抵抗5の抵抗値は一定であるか
ら、バックゲート電位V1は下降し、バックゲートバイ
アス効果によりPチャネルMOSトランジスタ1の閾値
の絶対値が小さくなり、従ってPチャネルMOSトラン
ジスタ1のオン抵抗は小さくなろうとし、結局上述した
帰還ループによりPチャネルMOSトランジスタ1のオ
ン抵抗(出力インピーダンス)のばらつきは抑制され
る。
【0037】これらにより、本発明の第1の実施の形態
のバッファ装置によれば、LSIの製造ばらつき或いは
動作時の電源電圧変動によるPチャネルMOSトランジ
スタ1のオン抵抗、即ちプルアップ駆動時の出力インピ
ーダンスのばらつきを従来の約半分に低減することがで
きる。
【0038】図3は、本発明の第2の実施の形態のバッ
ファ装置の構成図である。図3に示す本発明の第2の実
施の形態のバッファ装置の構成において、図1に示した
本発明の第1の実施の形態のバッファ装置と異なる構成
部分は、PチャネルMOSトランジスタ1のバックゲー
ト電位は固定し、NチャネルMOSトランジスタ2のオ
ン抵抗(出力インピーダンス)のばらつきを低減するた
めにバイアス調整回路10を備えている部分である。
【0039】バイアス調整回路10は、NチャネルMO
Sトランジスタ8と、抵抗9とから構成され、Nチャネ
ルMOSトランジスタ8のソース端子は低電位側電源V
SS2に接続され、NチャネルMOSトランジスタ8の
ゲート端子は高電位側電源VDD1に接続され、Nチャ
ネルMOSトランジスタ8のバックゲート端子はNチャ
ネルMOSトランジスタ8のドレイン端子に接続され、
抵抗9はNチャネルMOSトランジスタ8のドレイン端
子と高電位側電源VDD1との間に接続されている。
【0040】インバータ回路3のPチャネルMOSトラ
ンジスタ1のバックゲート端子には適宜固定バイアス電
位が与えられ、また、NチャネルMOSトランジスタ2
のバックゲート端子はバイアス調整回路10のNチャネ
ルMOSトランジスタ8のドレイン端子と接続され、バ
イアス調整回路10の出力バイアス電位であるNチャネ
ルMOSトランジスタ8のドレイン端子電位が与えられ
ている。
【0041】低電位側電源VSS2は、低電位側電源V
SS1以下のバックゲート電位を発生させるために必要
な電源であるが、低電位側電源VSS1,VSS2の電
圧は連動している。
【0042】なお、図3において、図1に示した本発明
の第1の実施の形態のバッファ装置と同一構成部分には
同一符号を付し、その詳しい説明を省略する。
【0043】また、本実施の形態のバッファ装置の半導
体チップ上の配置において、図2に示した本発明の第1
の実施の形態のバッファ装置と異なる構成部分は、図2
におけるバイアス調整回路6がバイアス調整回路10に
置き換わり、図2におけるPチャネルMOSトランジス
タ4がNチャネルMOSトランジスタ8に置き換わり、
図2における抵抗5が抵抗9に置き換わっている部分で
ある。
【0044】本発明の第2の実施の形態のバッファ装置
は、半導体チップ上に配置され、インバータ回路3の領
域とバイアス調整回路10の領域とは近傍に配置されて
いる。
【0045】インバータ回路3の領域にはPチャネルM
OSトランジスタ1とNチャネルMOSトランジスタ2
とが配置され、バイアス調整回路10の領域にはNチャ
ネルMOSトランジスタ8と抵抗9とが配置されてい
る。
【0046】さらに、NチャネルMOSトランジスタ2
のソース電極S、ゲート電極G及びドレイン電極Dの向
きと、NチャネルMOSトランジスタ8のソース電極
S、ゲート電極G及びドレイン電極Dの向きとが同じに
なるよう配置されている。即ち、この配置により、Nチ
ャネルMOSトランジスタ2のチャネルとNチャネルM
OSトランジスタ8のチャネルの向きが等しくなってい
る。
【0047】但し、抵抗9は、NチャネルMOSトラン
ジスタ2,8のチャネル長、チャネル幅、ゲート酸化膜
厚などの製造条件の製造ばらつきの影響を受けない製造
工程(例えば、抵抗専用プロセス)により形成されてい
る。
【0048】又は、抵抗9は、半導体チップ外に個別部
品として外付けされ、半導体チップの製造ばらつきの影
響を受けないようにされている。
【0049】次に、上述の如く構成された本実施の形態
のバッファ装置の動作について説明する。インバータ回
路3は、内部信号を反転して伝送路駆動信号として出力
するCMOSインバータ回路として動作し、負荷である
伝送路を低電位側電源VSS1側にプルダウン駆動する
ときの出力インピーダンス、即ちNチャネルMOSトラ
ンジスタ2のオン抵抗は、バイアス調整回路10から出
力されるバックゲート電位V2により可変調整される。
【0050】予め、NチャネルMOSトランジスタ2,
8のチャネル長、チャネル幅、ゲート酸化膜厚などの製
造条件及び低電位側電源VSS1,VSS2が中心値で
あるとき、NチャネルMOSトランジスタ2のオン抵抗
が目標値、即ち伝送路の特性インピーダンスと等しくな
るように、NチャネルMOSトランジスタ8のサイズ
(例えば、ゲート幅)と抵抗9の抵抗値とが設定されて
いるものとする。
【0051】先ず、半導体チップの製造ばらつきにより
各MOSトランジスタのゲート長が短くなると、Nチャ
ネルMOSトランジスタ2とNチャネルMOSトランジ
スタ8とは近傍に配置されチャネルの向きも同じである
ため製造ばらつきに対する相関が強く、両トランジスタ
ともゲート長が短くなる。
【0052】NチャネルMOSトランジスタ2のゲート
長が短くなるとオン抵抗(出力インピーダンス)は小さ
くなろうとするが、NチャネルMOSトランジスタ8の
ゲート長も短くなるためオン抵抗が小さくなり、抵抗9
の抵抗値は一定であるから、NチャネルMOSトランジ
スタ8のオン抵抗と抵抗9との分圧であるバックゲート
電位V2は下降し、バックゲートバイアス効果によりN
チャネルMOSトランジスタ2の閾値の絶対値が大きく
なり、従ってNチャネルMOSトランジスタ2のオン抵
抗は大きくなろうとし、結局上述した帰還ループにより
NチャネルMOSトランジスタ2のオン抵抗(出力イン
ピーダンス)のばらつきは抑制される。
【0053】次に、半導体チップの製造ばらつきにより
各MOSトランジスタのゲート長が長くなると、両トラ
ンジスタともゲート長が長くなる。
【0054】NチャネルMOSトランジスタ2のゲート
長が長くなるとオン抵抗(出力インピーダンス)は大き
くなろうとするが、NチャネルMOSトランジスタ8の
ゲート長も長くなるためオン抵抗が大きくなり、抵抗9
の抵抗値は一定であるから、バックゲート電位V2は上
昇し、NチャネルMOSトランジスタ2の閾値の絶対値
が小さくなり、従ってNチャネルMOSトランジスタ2
のオン抵抗は小さくなろうとし、結局上述した帰還ルー
プによりNチャネルMOSトランジスタ2のオン抵抗
(出力インピーダンス)のばらつきは抑制される。
【0055】また、電源電圧変動により低電位側電源電
圧が下降すると、低電位側電源VSS1と低電位側電源
VSS2とは連動しインバータ回路3の領域とバイアス
調整回路10の領域とは近傍に配置されているので両電
源電圧とも下降する。
【0056】低電位側電源VSS1が下降すると、Nチ
ャネルMOSトランジスタ2のオン抵抗(出力インピー
ダンス)は小さくなろうとするが、低電位側電源VSS
2も下降するためNチャネルMOSトランジスタ8のオ
ン抵抗も小さくなり、抵抗9の抵抗値は一定であるか
ら、バックゲート電位V2は下降し、バックゲートバイ
アス効果によりNチャネルMOSトランジスタ2の閾値
の絶対値が大きくなり、従ってNチャネルMOSトラン
ジスタ2のオン抵抗は大きくなろうとし、結局上述した
帰還ループによりNチャネルMOSトランジスタ2のオ
ン抵抗(出力インピーダンス)のばらつきは抑制され
る。
【0057】次に、電源電圧変動により低電位側電源電
圧が上昇すると、両電源電圧とも上昇する。
【0058】低電位側電源VSS1が上昇すると、Nチ
ャネルMOSトランジスタ2のオン抵抗(出力インピー
ダンス)は大きくなろうとするが、低電位側電源VSS
2も上昇するためNチャネルMOSトランジスタ8のオ
ン抵抗は大きくなり、抵抗9の抵抗値は一定であるか
ら、バックゲート電位V2は上昇し、バックゲートバイ
アス効果によりNチャネルMOSトランジスタ2の閾値
の絶対値が小さくなり、従ってNチャネルMOSトラン
ジスタ2のオン抵抗は小さくなろうとし、結局上述した
帰還ループによりNチャネルMOSトランジスタ2のオ
ン抵抗(出力インピーダンス)のばらつきは抑制され
る。
【0059】これらにより、本発明の第2の実施の形態
のバッファ装置によれば、LSIの製造ばらつき或いは
動作時の電源電圧変動によるNチャネルMOSトランジ
スタ2のオン抵抗、即ちプルダウン駆動時の出力インピ
ーダンスのばらつきを従来の約半分に低減することがで
きる。
【0060】図4は、本発明の第3の実施の形態のバッ
ファ装置の構成図である。図4に示す本発明の第3の実
施の形態のバッファ装置の構成は、図1に示した本発明
の第1の実施の形態のバッファ装置に対し、図2に示し
た本発明の第2の実施の形態のバッファ装置におけるバ
イアス調整回路10を付加することで、PチャネルMO
Sトランジスタ1及びNチャネルMOSトランジスタ2
のオン抵抗(出力インピーダンス)のばらつきを同時に
低減するようにしたものである。
【0061】図4に示すように、本発明の第3の実施の
形態のバッファ装置は、インバータ回路3と、バイアス
調整回路6と、バイアス調整回路10とから構成され、
インバータ回路3は、PチャネルMOSトランジスタ1
と、NチャネルMOSトランジスタ2とから構成され、
バイアス調整回路6は、PチャネルMOSトランジスタ
4と、抵抗5とから構成され、バイアス調整回路10
は、NチャネルMOSトランジスタ8と、抵抗9とから
構成されている。
【0062】なお、図4において、図1に示した本発明
の第1の実施の形態のバッファ装置及び図3に示した本
発明の第2の実施の形態のバッファ装置と同一構成部分
には同一符号を付し、その詳しい説明を省略する。
【0063】次に、上述の如く構成された本実施の形態
のバッファ装置の動作について説明する。本実施の形態
のバッファ装置のバイアス調整回路6によるPチャネル
MOSトランジスタ1のオン抵抗(出力インピーダン
ス)のばらつき抑制の動作は、図1に示した本発明の第
1の実施の形態のバッファ装置のバイアス調整回路6の
動作と同じであり、本実施の形態のバッファ装置のバイ
アス調整回路10によるNチャネルMOSトランジスタ
2のオン抵抗(出力インピーダンス)のばらつき抑制の
動作は、図3に示した本発明の第2の実施の形態のバッ
ファ装置のバイアス調整回路10の動作と同じである。
【0064】これらにより、本発明の第3の実施の形態
のバッファ装置によれば、LSIの製造ばらつき或いは
動作時の電源電圧変動によるPチャネルMOSトランジ
スタ1のオン抵抗、即ちプルアップ駆動時の出力インピ
ーダンスのばらつきを従来の約半分に低減することがで
きるとともに、NチャネルMOSトランジスタ2のオン
抵抗、即ちプルダウン駆動時の出力インピーダンスのば
らつきも従来の約半分に低減することができる。
【0065】図5は、本発明の第4の実施の形態のバッ
ファ装置の構成図である。図5に示す本発明の第4の実
施の形態のバッファ装置の構成において、図4に示した
本発明の第3の実施の形態のバッファ装置と異なる構成
部分は、図4におけるインバータ回路3がインバータ回
路24に変更され、インバータ回路24の出力インピー
ダンスを広範囲で調整するための切替制御回路38,4
8が付加されている部分である。
【0066】図5に示すように、本発明の第4の実施の
形態のバッファ装置は、インバータ回路24と、バイア
ス調整回路6と、バイアス調整回路10と、切替制御回
路38と、切替制御回路48とから構成されている。
【0067】インバータ回路24は、PチャネルMOS
トランジスタ11,13,15と、NチャネルMOSト
ランジスタ12,14,16と、インバータ23と、N
ANDゲート17,19,21と、ANDゲート18,
20,22とから構成されている。
【0068】PチャネルMOSトランジスタ11,1
3,15は1つのトランジスタ群をなし、PチャネルM
OSトランジスタ11,13,15の各ソース端子は高
電位側電源VDD1に接続され、PチャネルMOSトラ
ンジスタ11,13,15の各ドレイン端子は出力端子
OUTに接続され、PチャネルMOSトランジスタ1
1,13,15の各バックゲート端子は共通に接続され
ている。
【0069】NチャネルMOSトランジスタ12,1
4,16は1つのトランジスタ群をなし、NチャネルM
OSトランジスタ12,14,16の各ソース端子は低
電位側電源VSS1に接続され、NチャネルMOSトラ
ンジスタ12,14,16の各ドレイン端子は出力端子
OUTに接続され、NチャネルMOSトランジスタ1
2,14,16の各バックゲート端子は共通に接続され
ている。
【0070】インバータ23には入力端子IN1を介し
て内部信号が入力され、インバータ23の出力信号はN
ANDゲート17,19,21に共通に入力され、AN
Dゲート18,20,22には入力端子IN2を介して
同内部信号が共通に入力され、出力端子OUTから内部
信号が反転された伝送路駆動信号が出力され、CMOS
インバータ回路として動作する。
【0071】インバータ23とNANDゲート17,1
9,21はPチャネルMOSトランジスタ11,13,
15の各ゲート端子に与える内部信号を切替えるための
スイッチ手段であり、NANDゲート17,19,21
の開閉制御によりPチャネルMOSトランジスタ11,
13,15のうちの能動トランジスタの組み合わせを変
化させることができる。
【0072】PチャネルMOSトランジスタ11,1
3,15は同一内部信号によりオンオフされるため1つ
の合成されたトランジスタとして機能するが、能動トラ
ンジスタの組み合わせにより合成オン抵抗は変化する。
【0073】ANDゲート18,20,22はNチャネ
ルMOSトランジスタ12,14,16の各ゲート端子
に与える内部信号を切替えるためのスイッチ手段であ
り、ANDゲート18,20,22の開閉制御によりN
チャネルMOSトランジスタ12,14,16のうちの
能動トランジスタの組み合わせを変化させることができ
る。
【0074】NチャネルMOSトランジスタ12,1
4,16は同一内部信号によりオンオフされるため1つ
の合成されたトランジスタとして機能するが、能動トラ
ンジスタの組み合わせにより合成オン抵抗は変化する。
【0075】ここで、入力端子IN1と入力端子IN2
とに入力される内部信号のパルス幅は同じでもよいが、
両内部信号のパルス幅を変えればクロスオーバ時に貫通
電流が流れないようにすることもできる。
【0076】切替制御回路48は、NチャネルMOSト
ランジスタ41,42,43と、抵抗44と、基準電位
45と、コンパレータ46と、制御ブロック47とから
構成されている。
【0077】NチャネルMOSトランジスタ41,4
2,43の各ソース端子は低電位側電源VSS1に接続
され、NチャネルMOSトランジスタ41,42,43
の各ドレイン端子は共通に接続され、NチャネルMOS
トランジスタ41,42,43の各バックゲート端子に
は適宜バイアス電位が与えられ、抵抗44はNチャネル
MOSトランジスタ41,42,43の共通接続された
ドレイン端子と高電位側電源VDD1との間に接続され
ている。
【0078】コンパレータ46はNチャネルMOSトラ
ンジスタ41,42,43の共通接続されたドレイン端
子電位と、基準電位45とを比較し、NチャネルMOS
トランジスタ41,42,43の共通接続されたドレイ
ン端子電位が基準電位45以上のとき論理レベル(H)
の判定結果を出力し、NチャネルMOSトランジスタ4
1,42,43の共通接続されたドレイン端子電位が基
準電位45未満のとき論理レベル(L)の判定信号を出
力する。
【0079】制御ブロック47はコンパレータ46の出
力が論理レベル(H)のとき、NチャネルMOSトラン
ジスタ41,42,43の合成オン抵抗が単調減少する
ようにNチャネルMOSトランジスタ41,42,43
を切替制御する。
【0080】制御ブロック47の具体例を図6(a)に
示す。制御ブロック47はアップダウンバイナリカウン
タ49により構成され、アップダウンバイナリカウンタ
49のクロック入力端子CKにはクロック信号が入力さ
れ、アップダウン制御入力端子UDは制御ブロック47
の入力端子aとしてコンパレータ46の出力端子に接続
され、アップダウンバイナリカウンタ49のバイナリ出
力の最下位ビット出力端子Q0は制御ブロック47の出
力端子bとしてNチャネルMOSトランジスタ41のゲ
ート端子及びANDゲート18の入力端子に接続され、
出力端子Q0の1ビット上位の出力端子Q1は制御ブロ
ック47の出力端子cとしてNチャネルMOSトランジ
スタ42のゲート端子及びANDゲート20の入力端子
に接続され、アップダウンバイナリカウンタ49のバイ
ナリ出力の最上位ビット出力端子Q2は制御ブロック4
7の出力端子dとしてNチャネルMOSトランジスタ4
3のゲート端子及びANDゲート22の入力端子に接続
されている。
【0081】また、NチャネルMOSトランジスタ14
のチャネル幅はNチャネルMOSトランジスタ12のチ
ャネル幅の2倍とし、NチャネルMOSトランジスタ1
6のチャネル幅はNチャネルMOSトランジスタ12の
チャネル幅の4倍とし、NチャネルMOSトランジスタ
42のチャネル幅はNチャネルMOSトランジスタ41
のチャネル幅の2倍とし、NチャネルMOSトランジス
タ43のチャネル幅はNチャネルMOSトランジスタ4
1のチャネル幅の4倍とし、さらに、NチャネルMOS
トランジスタ12のチャネル幅とNチャネルMOSトラ
ンジスタ41のチャネル幅とは等しくなっている。
【0082】アップダウンバイナリカウンタ49は、ア
ップダウン制御入力端子UDが論理レベル(H)のと
き、クロック信号に基づきカウントアップし、アップダ
ウン制御入力端子UDが論理レベル(L)のとき、クロ
ック信号に基づきカウントダウンする。
【0083】切替制御回路38は、PチャネルMOSト
ランジスタ31,32,33と、抵抗34と、基準電位
35と、コンパレータ36と、制御ブロック37とから
構成されている。
【0084】PチャネルMOSトランジスタ31,3
2,33の各ソース端子は高電位側電源VDD1に接続
され、PチャネルMOSトランジスタ31,32,33
の各ドレイン端子は共通に接続され、PチャネルMOS
トランジスタ31,32,33の各バックゲート端子に
は適宜バイアス電位が与えられ、抵抗34はPチャネル
MOSトランジスタ31,32,33の共通接続された
ドレイン端子と低電位側電源VSS1との間に接続され
ている。
【0085】コンパレータ36はPチャネルMOSトラ
ンジスタ31,32,33の共通接続されたドレイン端
子電圧と、基準電位35とを比較し、PチャネルMOS
トランジスタ31,32,33の共通接続されたドレイ
ン端子電圧が基準電位35以下になると論理レベル
(H)の判定結果を出力し、PチャネルMOSトランジ
スタ31,32,33の共通接続されたドレイン端子電
圧が基準電位35を超えると論理レベル(L)の判定信
号を出力する。
【0086】制御ブロック37はコンパレータ36の出
力が論理レベル(H)のとき、PチャネルMOSトラン
ジスタ31,32,33の合成オン抵抗が単調減少する
ようにPチャネルMOSトランジスタ31,32,33
を切替制御する。
【0087】制御ブロック37の具体例を図6(b)に
示す。制御ブロック37はアップダウンバイナリカウン
タ39により構成され、アップダウンバイナリカウンタ
39のクロック入力端子CKにはクロック信号が入力さ
れ、アップダウン制御入力端子UDは制御ブロック37
の入力端子eとしてコンパレータ36の出力端子に接続
され、アップダウンバイナリカウンタ39のバイナリ出
力の最下位ビット出力端子Q0Bは制御ブロック37の
出力端子fとしてPチャネルMOSトランジスタ31の
ゲート端子及びNANDゲート17の入力端子に接続さ
れ、出力端子Q0Bの1ビット上位の出力端子Q1Bは
制御ブロック37の出力端子gとしてPチャネルMOS
トランジスタ32のゲート端子及びNANDゲート19
の入力端子に接続され、アップダウンバイナリカウンタ
39のバイナリ出力の最上位ビット出力端子Q2Bは制
御ブロック37の出力端子hとしてPチャネルMOSト
ランジスタ33のゲート端子及びNANDゲート21の
入力端子に接続されている。なお、出力端子Q2B,Q
1B,Q0Bは反転出力である。
【0088】また、PチャネルMOSトランジスタ13
のチャネル幅はPチャネルMOSトランジスタ11のチ
ャネル幅の2倍とし、PチャネルMOSトランジスタ1
5のチャネル幅はPチャネルMOSトランジスタ11の
チャネル幅の4倍とし、PチャネルMOSトランジスタ
32のチャネル幅はPチャネルMOSトランジスタ31
のチャネル幅の2倍とし、PチャネルMOSトランジス
タ33のチャネル幅はPチャネルMOSトランジスタ3
1のチャネル幅の4倍とし、さらに、PチャネルMOS
トランジスタ11のチャネル幅とPチャネルMOSトラ
ンジスタ31のチャネル幅とは等しくなっている。
【0089】アップダウンバイナリカウンタ39は、ア
ップダウン制御入力端子UDが論理レベル(H)のと
き、クロック信号に基づきカウントアップし、アップダ
ウン制御入力端子UDが論理レベル(L)のとき、クロ
ック信号に基づきカウントダウンする。
【0090】バイアス調整回路6は、PチャネルMOS
トランジスタ4と、抵抗5とから構成され、バイアス調
整回路10は、NチャネルMOSトランジスタ8と、抵
抗9とから構成され、PチャネルMOSトランジスタ4
のドレイン端子は、共通接続されたPチャネルMOSト
ランジスタ11,13,15のバックゲート端子に接続
され、NチャネルMOSトランジスタ8のドレイン端子
は、共通接続されたNチャネルMOSトランジスタ1
2,14,16のバックゲート端子に接続されている。
【0091】なお、図5において、図4に示した本発明
の第3の実施の形態のバッファ装置と同一構成部分には
同一符号を付し、その詳しい説明を省略する。
【0092】次に、上述の如く構成された本実施の形態
のバッファ装置の動作について説明する。切替制御回路
48において、NチャネルMOSトランジスタ41,4
2,43の各トランジスタのチャネル幅には2の累乗の
重みがつけられており、各トランジスタのオン抵抗はチ
ャネル幅に反比例するため、アップダウンバイナリカウ
ンタ49がカウントアップするとNチャネルMOSトラ
ンジスタ41,42,43の合成オン抵抗は単調減少
し、アップダウンバイナリカウンタ49がカウントダウ
ンすると合成オン抵抗は単調増加する。
【0093】従って、共通接続されたNチャネルMOS
トランジスタ41,42,43のドレイン電位を受けて
コンパレータ46がアップダウンバイナリカウンタ49
のカウントアップダウンを切替えるため、共通接続され
たNチャネルMOSトランジスタ41,42,43のド
レイン電位が基準電位45と等しくなるように帰還制御
される。
【0094】また、同時にNチャネルMOSトランジス
タ12,14,16の各トランジスタのチャネル幅にも
2の累乗の重みがつけられているため、NチャネルMO
Sトランジスタ12,14,16の合成オン抵抗も、N
チャネルMOSトランジスタ41,42,43の合成オ
ン抵抗と同様に変化し、抵抗44、NチャネルMOSト
ランジスタ41,42,43のサイズ及び基準電位45
を適宜選択すれば、NチャネルMOSトランジスタ1
2,14,16の合成オン抵抗(出力インピーダンス)
を広範囲で調整することができる。
【0095】同様に、切替制御回路38においても、P
チャネルMOSトランジスタ31,32,33の各トラ
ンジスタのチャネル幅には2の累乗の重みがつけられて
おり、各トランジスタのオン抵抗はチャネル幅に反比例
するため、アップダウンバイナリカウンタ39がカウン
トアップするとPチャネルMOSトランジスタ31,3
2,33の合成オン抵抗は単調減少し、アップダウンバ
イナリカウンタ39がカウントダウンすると合成オン抵
抗は単調増加する。
【0096】従って、共通接続されたPチャネルMOS
トランジスタ31,32,33のドレイン電位を受けて
コンパレータ36がアップダウンバイナリカウンタ39
のカウントアップダウンを切替えるため、共通接続され
たPチャネルMOSトランジスタ31,32,33のド
レイン電位が基準電位35と等しくなるように帰還制御
される。
【0097】また、同時にPチャネルMOSトランジス
タ11,13,15の各トランジスタのチャネル幅にも
2の累乗の重みがつけられているため、PチャネルMO
Sトランジスタ11,13,15の合成オン抵抗も、P
チャネルMOSトランジスタ31,32,33の合成オ
ン抵抗と同様に変化し、抵抗34、PチャネルMOSト
ランジスタ31,32,33のサイズ及び基準電位35
を適宜選択すれば、PチャネルMOSトランジスタ1
1,13,15の合成オン抵抗(出力インピーダンス)
を広範囲で調整することができる。
【0098】本実施の形態のバッファ装置のバイアス調
整回路6によるPチャネルMOSトランジスタ11,1
3,15のオン抵抗(出力インピーダンス)のばらつき
抑制の動作及びバイアス調整回路10によるNチャネル
MOSトランジスタ12,14,16のオン抵抗(出力
インピーダンス)のばらつき抑制の動作は、図4に示し
た本発明の第3の実施の形態のバッファ装置におけるバ
イアス調整回路6及びバイアス調整回路10の動作と同
じである。
【0099】上述したように、本発明の第4の実施の形
態のバッファ装置によれば、出力インピーダンスを広範
囲で調整することができるとともに、LSIの製造ばら
つき或いは動作時の電源電圧変動によるPチャネルMO
Sトランジスタ11,13,15の合成オン抵抗、即ち
プルアップ駆動時の出力インピーダンスのばらつきを従
来の約半分に低減することができ、NチャネルMOSト
ランジスタ12,14,16の合成オン抵抗、即ちプル
ダウン駆動時の出力インピーダンスのばらつきも従来の
約半分に低減することができる。
【0100】また、本実施の形態のバッファ装置は、イ
ンバータ回路24、切替制御回路38,48における並
列トランジスタ数を3個(3ビット制御)として説明し
たが、カウンタのビット数及び並列トランジスタ数を変
更することは極めて容易である。
【0101】また、本実施の形態のバッファ装置は、イ
ンバータ回路24、切替制御回路38,48におけるト
ランジスタ群の各トランジスタのゲート幅に2の累乗の
重みを付け、制御ブロック37,47はアップダウンバ
イナリカウンタ39,49によりバイナリ制御を行った
が、この構成に限定されることなく、コンパレータ3
6,46によりトランジスタ群の合成オン抵抗が単調増
加減少できる構成であればよく、例えば、コンパレータ
36,46の出力を受けてセレクタによりゲート幅の異
なる各トランジスタを順次選択するようにしてもよい。
【0102】また、本実施の形態のバッファ装置は、バ
イアス調整回路6及びバイアス調整回路10を両方備え
ているが、本発明の第1又は第2の実施の形態のバッフ
ァ装置のように、どちらか一方とすることもできること
は言うまでもない。
【0103】
【発明の効果】以上説明したように、本発明のバッファ
装置による効果は、バイアス調整回路を備え出力トラン
ジスタのバックゲート電位によりオン抵抗を制御するよ
うにしたので、LSIの製造ばらつき或いは動作時の電
源電圧変動による出力インピーダンスのばらつきを従来
の約半分に低減することができることである。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態のバッファ装置の構
成図である。
【図2】本発明の第1の実施の形態のバッファ装置の配
置の説明図である。
【図3】本発明の第2の実施の形態のバッファ装置の構
成図である。
【図4】本発明の第3の実施の形態のバッファ装置の構
成図である。
【図5】本発明の第4の実施の形態のバッファ装置の構
成図である。
【図6】本発明の第4の実施の形態のバッファ装置の制
御ブロックの構成図である。
【図7】従来例のバッファ装置の構成図である。
【符号の説明】
IN1,IN2 入力端子 OUT 出力端子 1,2,4,8,11,12,13,14,15,1
6,31,32,33,41,42,43,101,1
02 MOSトランジスタ 3,24 インバータ回路 5,9,34,44 抵抗 6,10 バイアス調整回路 7 半導体チップ 17,19,21 NANDゲート 18,20,22 ANDゲート 23 インバータ 35,45 基準電位 36,46 コンパレータ 37,47 制御ブロック 38,48 切替制御回路 39,49 アップダウンバイナリカウンタ

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 ソース端子が第1の高電位側電源に接続
    されドレイン端子が出力端子に接続された第1のPチャ
    ネル電界効果トランジスタと、ソース端子が第1の低電
    位側電源に接続されドレイン端子が前記出力端子に接続
    された第2のNチャネル電界効果トランジスタとから構
    成され、前記第1のPチャネル電界効果トランジスタ及
    び第2のNチャネル電界効果トランジスタのゲート端子
    には信号が入力され、前記出力端子から信号が出力され
    るインバータ回路と、前記第1のPチャネル電界効果ト
    ランジスタのバックゲート端子にバイアス電位を供給す
    るバイアス調整回路とを備えるバッファ装置であって、
    前記バイアス調整回路は、前記第1のPチャネル電界効
    果トランジスタのソースドレイン路のオン抵抗が目標値
    より小さくなったとき前記オン抵抗が大きくなるように
    前記バイアス電位を変化させ、前記オン抵抗が前記目標
    値より大きくなったとき前記オン抵抗が小さくなるよう
    に前記バイアス電位を変化させることを特徴とするバッ
    ファ装置。
  2. 【請求項2】 ソース端子が第1の高電位側電源に接続
    されドレイン端子が出力端子に接続された第1のPチャ
    ネル電界効果トランジスタと、ソース端子が第1の低電
    位側電源に接続されドレイン端子が前記出力端子に接続
    された第2のNチャネル電界効果トランジスタとから構
    成され、前記第1のPチャネル電界効果トランジスタ及
    び第2のNチャネル電界効果トランジスタのゲート端子
    には信号が入力され、前記出力端子から信号が出力され
    るインバータ回路と、前記第2のNチャネル電界効果ト
    ランジスタのバックゲート端子にバイアス電位を供給す
    るバイアス調整回路とを備えるバッファ装置であって、
    前記バイアス調整回路は、前記第2のNチャネル電界効
    果トランジスタのソースドレイン路のオン抵抗が目標値
    より小さくなったとき前記オン抵抗が大きくなるように
    前記バイアス電位を変化させ、前記オン抵抗が前記目標
    値より大きくなったとき前記オン抵抗が小さくなるよう
    に前記バイアス電位を変化させることを特徴とするバッ
    ファ装置。
  3. 【請求項3】 ソース端子が第1の高電位側電源に接続
    されドレイン端子が出力端子に接続された第1のPチャ
    ネル電界効果トランジスタ群と、ソース端子が第1の低
    電位側電源に接続されドレイン端子が前記出力端子に接
    続された第2のNチャネル電界効果トランジスタとから
    構成され、前記第1のPチャネル電界効果トランジスタ
    群は、ソースドレイン路が並列に接続された複数のPチ
    ャネル電界効果トランジスタからなり、前記複数のPチ
    ャネル電界効果トランジスタの各ゲート端子にはスイッ
    チ手段を介して信号が入力され、前記第2のNチャネル
    電界効果トランジスタのゲート端子には前記信号が入力
    され、前記出力端子から信号が出力されるインバータ回
    路と、前記スイッチ手段をオンオフ制御し前記複数のP
    チャネル電界効果トランジスタのうちの能動トランジス
    タの組み合わせを変化させて前記第1のトランジスタ群
    のオン抵抗を変化させる切替制御回路と、前記複数のP
    チャネル電界効果トランジスタの各バックゲート端子に
    バイアス電位を供給するバイアス調整回路とを備えるバ
    ッファ装置であって、前記バイアス調整回路は、前記複
    数のPチャネル電界効果トランジスタの各トランジスタ
    のソースドレイン路のオン抵抗が目標値より小さくなっ
    たとき前記各トランジスタのソースドレイン路のオン抵
    抗が大きくなるように前記バイアス電位を変化させ、前
    記各トランジスタのソースドレイン路のオン抵抗が前記
    目標値より大きくなったとき前記各トランジスタのソー
    スドレイン路のオン抵抗が小さくなるように前記バイア
    ス電位を変化させることを特徴とするバッファ装置。
  4. 【請求項4】 ソース端子が第1の高電位側電源に接続
    されドレイン端子が出力端子に接続された第1のPチャ
    ネル電界効果トランジスタと、ソース端子が第1の低電
    位側電源に接続されドレイン端子が前記出力端子に接続
    された第2のNチャネル電界効果トランジスタ群とから
    構成され、前記第2のNチャネル電界効果トランジスタ
    群は、ソースドレイン路が並列に接続された複数のNチ
    ャネル電界効果トランジスタからなり、前記複数のNチ
    ャネル電界効果トランジスタの各ゲート端子にはスイッ
    チ手段を介して信号が入力され、前記第1のPチャネル
    電界効果トランジスタのゲート端子には前記信号が入力
    され、前記出力端子から信号が出力されるインバータ回
    路と、前記スイッチ手段をオンオフ制御し前記複数のト
    ランジスタのうちの能動トランジスタの組み合わせを変
    化させて前記第2のNチャネル電界効果トランジスタ群
    のオン抵抗を変化させる切替制御回路と、前記複数のN
    チャネル電界効果トランジスタの各バックゲート端子に
    バイアス電位を供給するバイアス調整回路とを備えるバ
    ッファ装置であって、前記バイアス調整回路は、前記複
    数のNチャネル電界効果トランジスタの各トランジスタ
    のソースドレイン路のオン抵抗が目標値より小さくなっ
    たとき前記各トランジスタのソースドレイン路のオン抵
    抗が大きくなるように前記バイアス電位を変化させ、前
    記各トランジスタのソースドレイン路のオン抵抗が前記
    目標値より大きくなったとき前記各トランジスタのソー
    スドレイン路のオン抵抗が小さくなるように前記バイア
    ス電位を変化させることを特徴とするバッファ装置。
  5. 【請求項5】 前記バイアス調整回路は、ソース端子が
    第2の高電位側電源に接続されゲート端子が前記第1の
    低電位側電源に接続されバックゲート端子がドレイン端
    子に接続された第3のPチャネル電界効果トランジスタ
    と、前記第3のPチャネル電界効果トランジスタの前記
    ドレイン端子と前記第1の低電位側電源との間に接続さ
    れた第1の抵抗とから構成され、前記第3のPチャネル
    電界効果トランジスタの前記ドレイン端子の電位を前記
    バイアス電位として出力することを特徴とする請求項1
    又は請求項3記載のバッファ装置。
  6. 【請求項6】 前記バイアス調整回路は、ソース端子が
    第2の低電位側電源に接続されゲート端子が前記第1の
    高電位側電源に接続されバックゲート端子がドレイン端
    子に接続された第4のNチャネル電界効果トランジスタ
    と、前記第4のNチャネル電界効果トランジスタの前記
    ドレイン端子と前記第1の高電位側電源との間に接続さ
    れた第2の抵抗とから構成され、前記第4のNチャネル
    電界効果トランジスタの前記ドレイン端子の電位を前記
    バイアス電位として出力することを特徴とする請求項2
    又は請求項4記載のバッファ装置。
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