JP2001203568A - バッファ装置 - Google Patents
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Abstract
(57)【要約】
【課題】出力インピーダンスのばらつきを低減すること
ができるバッファ装置を提供すること。 【解決手段】バッファ装置は、インバータ回路３と、バ
イアス調整回路６とから構成され、インバータ回路３
は、ＰチャネルＭＯＳトランジスタ１と、ＮチャネルＭ
ＯＳトランジスタ２とから構成され、バイアス調整回路
６は、ＰチャネルＭＯＳトランジスタ４と、抵抗５とか
ら構成されている。
ができるバッファ装置を提供すること。 【解決手段】バッファ装置は、インバータ回路３と、バ
イアス調整回路６とから構成され、インバータ回路３
は、ＰチャネルＭＯＳトランジスタ１と、ＮチャネルＭ
ＯＳトランジスタ２とから構成され、バイアス調整回路
６は、ＰチャネルＭＯＳトランジスタ４と、抵抗５とか
ら構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、バッファ装置に関
し、特に、伝送路を駆動するためのバッファ装置に関す
る。
し、特に、伝送路を駆動するためのバッファ装置に関す
る。
【０００２】
【従来の技術】従来、ＬＳＩ間を伝送路で接続し信号の
送受信を行うために様々なインタフェース規格が存在し
ており、それぞれの規格について伝送路の特性インピー
ダンスが規定されている。ＬＳＩには内部信号を伝送路
に送出するためのバッファ装置が備えられているが、伝
送路の特性インピーダンスとバッファ装置の出力インピ
ーダンスが異なると、バッファ装置が送出する信号にイ
ンピーダンス不整合に起因する反射による波形歪が生
じ、ＬＳＩの誤動作の原因となるため、バッファ装置を
設計する際にはこの特性インピーダンスを考慮し、バッ
ファ装置の出力インピーダンスが伝送路の特性インピー
ダンスと等しくなるように回路設計を行っている。しか
し、実際は、ＬＳＩには製造ばらつきがあり、また、動
作時に電源電圧も変動することから、バッファ装置の出
力インピーダンスは、最大約±３０％もばらつくことに
なり、このためインピーダンス不整合に起因する反射に
よる波形歪が生じ、ＬＳＩが誤動作する問題が発生す
る。信号の周波数が低い場合には信号波形が歪んでも大
きな問題はないが、近年、信号周波数が２００〜５００
ＭＨｚと高くなってきており、よりインピーダンス不整
合を少なくし、信号波形歪みを少なくすることが要求さ
れている。
送受信を行うために様々なインタフェース規格が存在し
ており、それぞれの規格について伝送路の特性インピー
ダンスが規定されている。ＬＳＩには内部信号を伝送路
に送出するためのバッファ装置が備えられているが、伝
送路の特性インピーダンスとバッファ装置の出力インピ
ーダンスが異なると、バッファ装置が送出する信号にイ
ンピーダンス不整合に起因する反射による波形歪が生
じ、ＬＳＩの誤動作の原因となるため、バッファ装置を
設計する際にはこの特性インピーダンスを考慮し、バッ
ファ装置の出力インピーダンスが伝送路の特性インピー
ダンスと等しくなるように回路設計を行っている。しか
し、実際は、ＬＳＩには製造ばらつきがあり、また、動
作時に電源電圧も変動することから、バッファ装置の出
力インピーダンスは、最大約±３０％もばらつくことに
なり、このためインピーダンス不整合に起因する反射に
よる波形歪が生じ、ＬＳＩが誤動作する問題が発生す
る。信号の周波数が低い場合には信号波形が歪んでも大
きな問題はないが、近年、信号周波数が２００〜５００
ＭＨｚと高くなってきており、よりインピーダンス不整
合を少なくし、信号波形歪みを少なくすることが要求さ
れている。
【０００３】このために、例えば、特開平４−１９２４
３７号公報記載のバッファ装置が知られているが、一例
を図７に示す。図７に示す従来例のバッファ装置は、Ｐ
チャネルＭＯＳトランジスタ１０１と、ＮチャネルＭＯ
Ｓトランジスタ１０２とから構成されている。Ｐチャネ
ルＭＯＳトランジスタ１０１のソース端子は高電位側電
源ＶＤＤ１に接続され、ＰチャネルＭＯＳトランジスタ
１０１のドレイン端子は出力端子ＯＵＴに接続され、Ｎ
チャネルＭＯＳトランジスタ１０２のソース端子は低電
位側電源ＶＳＳ１に接続され、ＮチャネルＭＯＳトラン
ジスタ１０２のドレイン端子は出力端子ＯＵＴに接続さ
れている。ＰチャネルＭＯＳトランジスタ１０１のゲー
ト端子には入力端子ＩＮ１を介して内部信号が入力さ
れ、ＮチャネルＭＯＳトランジスタ１０２のゲート端子
には入力端子ＩＮ２を介して同内部信号が入力され、出
力端子ＯＵＴから内部信号が反転された伝送路駆動信号
が出力され、ＣＭＯＳインバータとして動作する。Ｎチ
ャネルＭＯＳトランジスタ１０２のバックゲート端子に
は適宜固定バイアス電位が与えられ、また、Ｐチャネル
ＭＯＳトランジスタ１０１のバックゲート端子には可変
バイアス電位が与えられ、ＰチャネルＭＯＳトランジス
タ１０１のバックゲート電位を変化させることにより出
力インピーダンス調整を可能にしたものである。
３７号公報記載のバッファ装置が知られているが、一例
を図７に示す。図７に示す従来例のバッファ装置は、Ｐ
チャネルＭＯＳトランジスタ１０１と、ＮチャネルＭＯ
Ｓトランジスタ１０２とから構成されている。Ｐチャネ
ルＭＯＳトランジスタ１０１のソース端子は高電位側電
源ＶＤＤ１に接続され、ＰチャネルＭＯＳトランジスタ
１０１のドレイン端子は出力端子ＯＵＴに接続され、Ｎ
チャネルＭＯＳトランジスタ１０２のソース端子は低電
位側電源ＶＳＳ１に接続され、ＮチャネルＭＯＳトラン
ジスタ１０２のドレイン端子は出力端子ＯＵＴに接続さ
れている。ＰチャネルＭＯＳトランジスタ１０１のゲー
ト端子には入力端子ＩＮ１を介して内部信号が入力さ
れ、ＮチャネルＭＯＳトランジスタ１０２のゲート端子
には入力端子ＩＮ２を介して同内部信号が入力され、出
力端子ＯＵＴから内部信号が反転された伝送路駆動信号
が出力され、ＣＭＯＳインバータとして動作する。Ｎチ
ャネルＭＯＳトランジスタ１０２のバックゲート端子に
は適宜固定バイアス電位が与えられ、また、Ｐチャネル
ＭＯＳトランジスタ１０１のバックゲート端子には可変
バイアス電位が与えられ、ＰチャネルＭＯＳトランジス
タ１０１のバックゲート電位を変化させることにより出
力インピーダンス調整を可能にしたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来例のバッファ装置においては、バックゲート電位
を適宜設定することにより出力インピーダンスを目標値
に調整することはできるが、やはり、ＬＳＩの製造ばら
つき或いは動作時の電源電圧変動による出力インピーダ
ンスのばらつきを低減することはできないという問題が
あった。
た従来例のバッファ装置においては、バックゲート電位
を適宜設定することにより出力インピーダンスを目標値
に調整することはできるが、やはり、ＬＳＩの製造ばら
つき或いは動作時の電源電圧変動による出力インピーダ
ンスのばらつきを低減することはできないという問題が
あった。
【０００５】本発明は、かかる問題点に鑑みてなされた
ものであって、伝送路を駆動するためのバッファ装置に
おいて、出力インピーダンスのばらつきを低減すること
ができるバッファ装置を提供することにある。
ものであって、伝送路を駆動するためのバッファ装置に
おいて、出力インピーダンスのばらつきを低減すること
ができるバッファ装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明のバッファ装置の
第１の構成は、ソース端子が第１の高電位側電源に接続
されドレイン端子が出力端子に接続された第１のＰチャ
ネル電界効果トランジスタと、ソース端子が第１の低電
位側電源に接続されドレイン端子が前記出力端子に接続
された第２のＮチャネル電界効果トランジスタとから構
成され、前記第１のＰチャネル電界効果トランジスタ及
び第２のＮチャネル電界効果トランジスタのゲート端子
には信号が入力され、前記出力端子から信号が出力され
るインバータ回路と、前記第１のＰチャネル電界効果ト
ランジスタのバックゲート端子にバイアス電位を供給す
るバイアス調整回路とを備えるバッファ装置であって、
前記バイアス調整回路は、前記第１のＰチャネル電界効
果トランジスタのソースドレイン路のオン抵抗が目標値
より小さくなったとき前記オン抵抗が大きくなるように
前記バイアス電位を変化させ、前記オン抵抗が前記目標
値より大きくなったとき前記オン抵抗が小さくなるよう
に前記バイアス電位を変化させることを特徴としてい
る。
第１の構成は、ソース端子が第１の高電位側電源に接続
されドレイン端子が出力端子に接続された第１のＰチャ
ネル電界効果トランジスタと、ソース端子が第１の低電
位側電源に接続されドレイン端子が前記出力端子に接続
された第２のＮチャネル電界効果トランジスタとから構
成され、前記第１のＰチャネル電界効果トランジスタ及
び第２のＮチャネル電界効果トランジスタのゲート端子
には信号が入力され、前記出力端子から信号が出力され
るインバータ回路と、前記第１のＰチャネル電界効果ト
ランジスタのバックゲート端子にバイアス電位を供給す
るバイアス調整回路とを備えるバッファ装置であって、
前記バイアス調整回路は、前記第１のＰチャネル電界効
果トランジスタのソースドレイン路のオン抵抗が目標値
より小さくなったとき前記オン抵抗が大きくなるように
前記バイアス電位を変化させ、前記オン抵抗が前記目標
値より大きくなったとき前記オン抵抗が小さくなるよう
に前記バイアス電位を変化させることを特徴としてい
る。
【０００７】また、本発明のバッファ装置の第２の構成
は、ソース端子が第１の高電位側電源に接続されドレイ
ン端子が出力端子に接続された第１のＰチャネル電界効
果トランジスタと、ソース端子が第１の低電位側電源に
接続されドレイン端子が前記出力端子に接続された第２
のＮチャネル電界効果トランジスタとから構成され、前
記第１のＰチャネル電界効果トランジスタ及び第２のＮ
チャネル電界効果トランジスタのゲート端子には信号が
入力され、前記出力端子から信号が出力されるインバー
タ回路と、前記第２のＮチャネル電界効果トランジスタ
のバックゲート端子にバイアス電位を供給するバイアス
調整回路とを備えるバッファ装置であって、前記バイア
ス調整回路は、前記第２のＮチャネル電界効果トランジ
スタのソースドレイン路のオン抵抗が目標値より小さく
なったとき前記オン抵抗が大きくなるように前記バイア
ス電位を変化させ、前記オン抵抗が前記目標値より大き
くなったとき前記オン抵抗が小さくなるように前記バイ
アス電位を変化させることを特徴としている。
は、ソース端子が第１の高電位側電源に接続されドレイ
ン端子が出力端子に接続された第１のＰチャネル電界効
果トランジスタと、ソース端子が第１の低電位側電源に
接続されドレイン端子が前記出力端子に接続された第２
のＮチャネル電界効果トランジスタとから構成され、前
記第１のＰチャネル電界効果トランジスタ及び第２のＮ
チャネル電界効果トランジスタのゲート端子には信号が
入力され、前記出力端子から信号が出力されるインバー
タ回路と、前記第２のＮチャネル電界効果トランジスタ
のバックゲート端子にバイアス電位を供給するバイアス
調整回路とを備えるバッファ装置であって、前記バイア
ス調整回路は、前記第２のＮチャネル電界効果トランジ
スタのソースドレイン路のオン抵抗が目標値より小さく
なったとき前記オン抵抗が大きくなるように前記バイア
ス電位を変化させ、前記オン抵抗が前記目標値より大き
くなったとき前記オン抵抗が小さくなるように前記バイ
アス電位を変化させることを特徴としている。
【０００８】また、本発明のバッファ装置の第３の構成
は、ソース端子が第１の高電位側電源に接続されドレイ
ン端子が出力端子に接続された第１のＰチャネル電界効
果トランジスタ群と、ソース端子が第１の低電位側電源
に接続されドレイン端子が前記出力端子に接続された第
２のＮチャネル電界効果トランジスタとから構成され、
前記第１のＰチャネル電界効果トランジスタ群は、ソー
スドレイン路が並列に接続された複数のＰチャネル電界
効果トランジスタからなり、前記複数のＰチャネル電界
効果トランジスタの各ゲート端子にはスイッチ手段を介
して信号が入力され、前記第２のＮチャネル電界効果ト
ランジスタのゲート端子には前記信号が入力され、前記
出力端子から信号が出力されるインバータ回路と、前記
スイッチ手段をオンオフ制御し前記複数のＰチャネル電
界効果トランジスタのうちの能動トランジスタの組み合
わせを変化させて前記第１のトランジスタ群のオン抵抗
を変化させる切替制御回路と、前記複数のＰチャネル電
界効果トランジスタの各バックゲート端子にバイアス電
位を供給するバイアス調整回路とを備えるバッファ装置
であって、前記バイアス調整回路は、前記複数のＰチャ
ネル電界効果トランジスタの各トランジスタのソースド
レイン路のオン抵抗が目標値より小さくなったとき前記
各トランジスタのソースドレイン路のオン抵抗が大きく
なるように前記バイアス電位を変化させ、前記各トラン
ジスタのソースドレイン路のオン抵抗が前記目標値より
大きくなったとき前記各トランジスタのソースドレイン
路のオン抵抗が小さくなるように前記バイアス電位を変
化させることを特徴としている。
は、ソース端子が第１の高電位側電源に接続されドレイ
ン端子が出力端子に接続された第１のＰチャネル電界効
果トランジスタ群と、ソース端子が第１の低電位側電源
に接続されドレイン端子が前記出力端子に接続された第
２のＮチャネル電界効果トランジスタとから構成され、
前記第１のＰチャネル電界効果トランジスタ群は、ソー
スドレイン路が並列に接続された複数のＰチャネル電界
効果トランジスタからなり、前記複数のＰチャネル電界
効果トランジスタの各ゲート端子にはスイッチ手段を介
して信号が入力され、前記第２のＮチャネル電界効果ト
ランジスタのゲート端子には前記信号が入力され、前記
出力端子から信号が出力されるインバータ回路と、前記
スイッチ手段をオンオフ制御し前記複数のＰチャネル電
界効果トランジスタのうちの能動トランジスタの組み合
わせを変化させて前記第１のトランジスタ群のオン抵抗
を変化させる切替制御回路と、前記複数のＰチャネル電
界効果トランジスタの各バックゲート端子にバイアス電
位を供給するバイアス調整回路とを備えるバッファ装置
であって、前記バイアス調整回路は、前記複数のＰチャ
ネル電界効果トランジスタの各トランジスタのソースド
レイン路のオン抵抗が目標値より小さくなったとき前記
各トランジスタのソースドレイン路のオン抵抗が大きく
なるように前記バイアス電位を変化させ、前記各トラン
ジスタのソースドレイン路のオン抵抗が前記目標値より
大きくなったとき前記各トランジスタのソースドレイン
路のオン抵抗が小さくなるように前記バイアス電位を変
化させることを特徴としている。
【０００９】また、本発明のバッファ装置の第４の構成
は、ソース端子が第１の高電位側電源に接続されドレイ
ン端子が出力端子に接続された第１のＰチャネル電界効
果トランジスタと、ソース端子が第１の低電位側電源に
接続されドレイン端子が前記出力端子に接続された第２
のＮチャネル電界効果トランジスタ群とから構成され、
前記第２のＮチャネル電界効果トランジスタ群は、ソー
スドレイン路が並列に接続された複数のＮチャネル電界
効果トランジスタからなり、前記複数のＮチャネル電界
効果トランジスタの各ゲート端子にはスイッチ手段を介
して信号が入力され、前記第１のＰチャネル電界効果ト
ランジスタのゲート端子には前記信号が入力され、前記
出力端子から信号が出力されるインバータ回路と、前記
スイッチ手段をオンオフ制御し前記複数のトランジスタ
のうちの能動トランジスタの組み合わせを変化させて前
記第２のＮチャネル電界効果トランジスタ群のオン抵抗
を変化させる切替制御回路と、前記複数のＮチャネル電
界効果トランジスタの各バックゲート端子にバイアス電
位を供給するバイアス調整回路とを備えるバッファ装置
であって、前記バイアス調整回路は、前記複数のＮチャ
ネル電界効果トランジスタの各トランジスタのソースド
レイン路のオン抵抗が目標値より小さくなったとき前記
各トランジスタのソースドレイン路のオン抵抗が大きく
なるように前記バイアス電位を変化させ、前記各トラン
ジスタのソースドレイン路のオン抵抗が前記目標値より
大きくなったとき前記各トランジスタのソースドレイン
路のオン抵抗が小さくなるように前記バイアス電位を変
化させることを特徴としている。
は、ソース端子が第１の高電位側電源に接続されドレイ
ン端子が出力端子に接続された第１のＰチャネル電界効
果トランジスタと、ソース端子が第１の低電位側電源に
接続されドレイン端子が前記出力端子に接続された第２
のＮチャネル電界効果トランジスタ群とから構成され、
前記第２のＮチャネル電界効果トランジスタ群は、ソー
スドレイン路が並列に接続された複数のＮチャネル電界
効果トランジスタからなり、前記複数のＮチャネル電界
効果トランジスタの各ゲート端子にはスイッチ手段を介
して信号が入力され、前記第１のＰチャネル電界効果ト
ランジスタのゲート端子には前記信号が入力され、前記
出力端子から信号が出力されるインバータ回路と、前記
スイッチ手段をオンオフ制御し前記複数のトランジスタ
のうちの能動トランジスタの組み合わせを変化させて前
記第２のＮチャネル電界効果トランジスタ群のオン抵抗
を変化させる切替制御回路と、前記複数のＮチャネル電
界効果トランジスタの各バックゲート端子にバイアス電
位を供給するバイアス調整回路とを備えるバッファ装置
であって、前記バイアス調整回路は、前記複数のＮチャ
ネル電界効果トランジスタの各トランジスタのソースド
レイン路のオン抵抗が目標値より小さくなったとき前記
各トランジスタのソースドレイン路のオン抵抗が大きく
なるように前記バイアス電位を変化させ、前記各トラン
ジスタのソースドレイン路のオン抵抗が前記目標値より
大きくなったとき前記各トランジスタのソースドレイン
路のオン抵抗が小さくなるように前記バイアス電位を変
化させることを特徴としている。
【００１０】また、本発明のバッファ装置の第１又は第
３の構成における前記バイアス調整回路は、ソース端子
が第２の高電位側電源に接続されゲート端子が前記第１
の低電位側電源に接続されバックゲート端子がドレイン
端子に接続された第３のＰチャネル電界効果トランジス
タと、前記第３のＰチャネル電界効果トランジスタの前
記ドレイン端子と前記第１の低電位側電源との間に接続
された第１の抵抗とから構成され、前記第３のＰチャネ
ル電界効果トランジスタの前記ドレイン端子の電位を前
記バイアス電位として出力することを特徴としている。
３の構成における前記バイアス調整回路は、ソース端子
が第２の高電位側電源に接続されゲート端子が前記第１
の低電位側電源に接続されバックゲート端子がドレイン
端子に接続された第３のＰチャネル電界効果トランジス
タと、前記第３のＰチャネル電界効果トランジスタの前
記ドレイン端子と前記第１の低電位側電源との間に接続
された第１の抵抗とから構成され、前記第３のＰチャネ
ル電界効果トランジスタの前記ドレイン端子の電位を前
記バイアス電位として出力することを特徴としている。
【００１１】また、本発明のバッファ装置の第２又は第
４の構成における前記バイアス調整回路は、ソース端子
が第２の低電位側電源に接続されゲート端子が前記第１
の高電位側電源に接続されバックゲート端子がドレイン
端子に接続された第４のＮチャネル電界効果トランジス
タと、前記第４のＮチャネル電界効果トランジスタの前
記ドレイン端子と前記第１の高電位側電源との間に接続
された第２の抵抗とから構成され、前記第４のＮチャネ
ル電界効果トランジスタの前記ドレイン端子の電位を前
記バイアス電位として出力することを特徴としている。
４の構成における前記バイアス調整回路は、ソース端子
が第２の低電位側電源に接続されゲート端子が前記第１
の高電位側電源に接続されバックゲート端子がドレイン
端子に接続された第４のＮチャネル電界効果トランジス
タと、前記第４のＮチャネル電界効果トランジスタの前
記ドレイン端子と前記第１の高電位側電源との間に接続
された第２の抵抗とから構成され、前記第４のＮチャネ
ル電界効果トランジスタの前記ドレイン端子の電位を前
記バイアス電位として出力することを特徴としている。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態のバッ
ファ装置の構成を図面を参照して説明する。
ファ装置の構成を図面を参照して説明する。
【００１３】図１は、本発明の第１の実施の形態のバッ
ファ装置の構成図である。図１に示すように、本発明の
第１の実施の形態のバッファ装置は、インバータ回路３
と、バイアス調整回路６とから構成され、インバータ回
路３は、ＰチャネルＭＯＳトランジスタ１と、Ｎチャネ
ルＭＯＳトランジスタ２とから構成され、バイアス調整
回路６は、ＰチャネルＭＯＳトランジスタ４と、抵抗５
とから構成されている。
ファ装置の構成図である。図１に示すように、本発明の
第１の実施の形態のバッファ装置は、インバータ回路３
と、バイアス調整回路６とから構成され、インバータ回
路３は、ＰチャネルＭＯＳトランジスタ１と、Ｎチャネ
ルＭＯＳトランジスタ２とから構成され、バイアス調整
回路６は、ＰチャネルＭＯＳトランジスタ４と、抵抗５
とから構成されている。
【００１４】インバータ回路３において、ＰチャネルＭ
ＯＳトランジスタ１のソース端子は高電位側電源ＶＤＤ
１に接続され、ＰチャネルＭＯＳトランジスタ１のドレ
イン端子は出力端子ＯＵＴに接続され、ＮチャネルＭＯ
Ｓトランジスタ２のソース端子は低電位側電源ＶＳＳ１
に接続され、ＮチャネルＭＯＳトランジスタ２のドレイ
ン端子は出力端子ＯＵＴに接続されている。
ＯＳトランジスタ１のソース端子は高電位側電源ＶＤＤ
１に接続され、ＰチャネルＭＯＳトランジスタ１のドレ
イン端子は出力端子ＯＵＴに接続され、ＮチャネルＭＯ
Ｓトランジスタ２のソース端子は低電位側電源ＶＳＳ１
に接続され、ＮチャネルＭＯＳトランジスタ２のドレイ
ン端子は出力端子ＯＵＴに接続されている。
【００１５】ＰチャネルＭＯＳトランジスタ１のゲート
端子には入力端子ＩＮ１を介して内部信号が入力され、
ＮチャネルＭＯＳトランジスタ２のゲート端子には入力
端子ＩＮ２を介して同内部信号が入力され、出力端子Ｏ
ＵＴから内部信号が反転された伝送路駆動信号が出力さ
れ、ＣＭＯＳインバータ回路として動作する。
端子には入力端子ＩＮ１を介して内部信号が入力され、
ＮチャネルＭＯＳトランジスタ２のゲート端子には入力
端子ＩＮ２を介して同内部信号が入力され、出力端子Ｏ
ＵＴから内部信号が反転された伝送路駆動信号が出力さ
れ、ＣＭＯＳインバータ回路として動作する。
【００１６】ここで、入力端子ＩＮ１と入力端子ＩＮ２
とに入力される内部信号のパルス幅は同じでもよいが、
両内部信号のパルス幅を変えればクロスオーバ時に貫通
電流が流れないようにすることもできる。
とに入力される内部信号のパルス幅は同じでもよいが、
両内部信号のパルス幅を変えればクロスオーバ時に貫通
電流が流れないようにすることもできる。
【００１７】バイアス調整回路６において、Ｐチャネル
ＭＯＳトランジスタ４のソース端子は高電位側電源ＶＤ
Ｄ２に接続され、ＰチャネルＭＯＳトランジスタ４のゲ
ート端子は低電位側電源ＶＳＳ１に接続され、Ｐチャネ
ルＭＯＳトランジスタ４のバックゲート端子はＰチャネ
ルＭＯＳトランジスタ４のドレイン端子に接続され、抵
抗５はＰチャネルＭＯＳトランジスタ４のドレイン端子
と低電位側電源ＶＳＳ１との間に接続されている。
ＭＯＳトランジスタ４のソース端子は高電位側電源ＶＤ
Ｄ２に接続され、ＰチャネルＭＯＳトランジスタ４のゲ
ート端子は低電位側電源ＶＳＳ１に接続され、Ｐチャネ
ルＭＯＳトランジスタ４のバックゲート端子はＰチャネ
ルＭＯＳトランジスタ４のドレイン端子に接続され、抵
抗５はＰチャネルＭＯＳトランジスタ４のドレイン端子
と低電位側電源ＶＳＳ１との間に接続されている。
【００１８】インバータ回路３のＮチャネルＭＯＳトラ
ンジスタ２のバックゲート端子には適宜固定バイアス電
位が与えられ、また、ＰチャネルＭＯＳトランジスタ１
のバックゲート端子はバイアス調整回路６のＰチャネル
ＭＯＳトランジスタ４のドレイン端子と接続され、バイ
アス調整回路６の出力バイアス電位であるＰチャネルＭ
ＯＳトランジスタ４のドレイン端子電位が与えられてい
る。
ンジスタ２のバックゲート端子には適宜固定バイアス電
位が与えられ、また、ＰチャネルＭＯＳトランジスタ１
のバックゲート端子はバイアス調整回路６のＰチャネル
ＭＯＳトランジスタ４のドレイン端子と接続され、バイ
アス調整回路６の出力バイアス電位であるＰチャネルＭ
ＯＳトランジスタ４のドレイン端子電位が与えられてい
る。
【００１９】低電位側電源ＶＳＳ１は、共通電位であ
り、高電位側電源ＶＤＤ１は、インバータ回路３の動作
振幅を決める電源であり、高電位側電源ＶＤＤ２は、高
電位側電源ＶＤＤ１以上のバックゲート電位を発生させ
るために必要な電源であるが、高電位側電源ＶＤＤ１，
ＶＤＤ２の電圧は連動している。
り、高電位側電源ＶＤＤ１は、インバータ回路３の動作
振幅を決める電源であり、高電位側電源ＶＤＤ２は、高
電位側電源ＶＤＤ１以上のバックゲート電位を発生させ
るために必要な電源であるが、高電位側電源ＶＤＤ１，
ＶＤＤ２の電圧は連動している。
【００２０】次に、本実施の形態のバッファ装置の半導
体チップ上の配置について図２を参照して説明する。図
２は、本発明の第１の実施の形態のバッファ装置の配置
の説明図である。
体チップ上の配置について図２を参照して説明する。図
２は、本発明の第１の実施の形態のバッファ装置の配置
の説明図である。
【００２１】本発明の第１の実施の形態のバッファ装置
の抵抗５の配置には２通りあり、図２（ａ）は、抵抗５
が半導体チップ７上に形成されている場合の説明図であ
り、図２（ｂ）は、抵抗５が半導体チップ７外に外付け
されている場合の説明図である。なお、図２において、
図１と同一構成部分には同一符号を付している。
の抵抗５の配置には２通りあり、図２（ａ）は、抵抗５
が半導体チップ７上に形成されている場合の説明図であ
り、図２（ｂ）は、抵抗５が半導体チップ７外に外付け
されている場合の説明図である。なお、図２において、
図１と同一構成部分には同一符号を付している。
【００２２】本発明の第１の実施の形態のバッファ装置
は、図２（ａ）に示すように、半導体チップ７上に配置
され、インバータ回路３の領域とバイアス調整回路６の
領域とは近傍に配置されている。
は、図２（ａ）に示すように、半導体チップ７上に配置
され、インバータ回路３の領域とバイアス調整回路６の
領域とは近傍に配置されている。
【００２３】また、インバータ回路３の領域にはＰチャ
ネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジ
スタ２とが配置され、バイアス調整回路６の領域にはＰ
チャネルＭＯＳトランジスタ４と抵抗５とが配置されて
いる。
ネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジ
スタ２とが配置され、バイアス調整回路６の領域にはＰ
チャネルＭＯＳトランジスタ４と抵抗５とが配置されて
いる。
【００２４】さらに、ＰチャネルＭＯＳトランジスタ１
のソース電極Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの向
きと、ＰチャネルＭＯＳトランジスタ４のソース電極
Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの向きとが同じに
なるよう配置されている。即ち、この配置により、Ｐチ
ャネルＭＯＳトランジスタ１のチャネルとＰチャネルＭ
ＯＳトランジスタ４のチャネルの向きが等しくなってい
る。
のソース電極Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの向
きと、ＰチャネルＭＯＳトランジスタ４のソース電極
Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの向きとが同じに
なるよう配置されている。即ち、この配置により、Ｐチ
ャネルＭＯＳトランジスタ１のチャネルとＰチャネルＭ
ＯＳトランジスタ４のチャネルの向きが等しくなってい
る。
【００２５】但し、抵抗５は、ＰチャネルＭＯＳトラン
ジスタ１，４のチャネル長、チャネル幅、ゲート酸化膜
厚などの製造条件の製造ばらつきの影響を受けない製造
工程（例えば、抵抗専用プロセス）により形成されてい
る。
ジスタ１，４のチャネル長、チャネル幅、ゲート酸化膜
厚などの製造条件の製造ばらつきの影響を受けない製造
工程（例えば、抵抗専用プロセス）により形成されてい
る。
【００２６】又は、図２（ｂ）に示すように、抵抗５
は、半導体チップ７外に個別部品として外付けされ、半
導体チップ７の製造ばらつきの影響を受けないようにさ
れている。
は、半導体チップ７外に個別部品として外付けされ、半
導体チップ７の製造ばらつきの影響を受けないようにさ
れている。
【００２７】次に、上述の如く構成された本実施の形態
のバッファ装置の動作について説明する。インバータ回
路３は、内部信号を反転して伝送路駆動信号として出力
するＣＭＯＳインバータ回路として動作し、負荷である
伝送路を高電位側電源ＶＤＤ１側にプルアップ駆動する
ときの出力インピーダンス、即ちＰチャネルＭＯＳトラ
ンジスタ１のオン抵抗は、バイアス調整回路６から出力
されるバックゲート電位Ｖ１により可変調整される。
のバッファ装置の動作について説明する。インバータ回
路３は、内部信号を反転して伝送路駆動信号として出力
するＣＭＯＳインバータ回路として動作し、負荷である
伝送路を高電位側電源ＶＤＤ１側にプルアップ駆動する
ときの出力インピーダンス、即ちＰチャネルＭＯＳトラ
ンジスタ１のオン抵抗は、バイアス調整回路６から出力
されるバックゲート電位Ｖ１により可変調整される。
【００２８】予め、ＰチャネルＭＯＳトランジスタ１，
４のチャネル長、チャネル幅、ゲート酸化膜厚などの製
造条件及び高電位側電源ＶＤＤ１，ＶＤＤ２が中心値で
あるとき、ＰチャネルＭＯＳトランジスタ１のオン抵抗
が目標値、即ち伝送路の特性インピーダンスと等しくな
るように、ＰチャネルＭＯＳトランジスタ４のサイズ
（例えば、ゲート幅）と抵抗５の抵抗値とが設定されて
いるものとする。
４のチャネル長、チャネル幅、ゲート酸化膜厚などの製
造条件及び高電位側電源ＶＤＤ１，ＶＤＤ２が中心値で
あるとき、ＰチャネルＭＯＳトランジスタ１のオン抵抗
が目標値、即ち伝送路の特性インピーダンスと等しくな
るように、ＰチャネルＭＯＳトランジスタ４のサイズ
（例えば、ゲート幅）と抵抗５の抵抗値とが設定されて
いるものとする。
【００２９】先ず、半導体チップ７の製造ばらつきによ
り各ＭＯＳトランジスタのゲート長が短くなると、Ｐチ
ャネルＭＯＳトランジスタ１とＰチャネルＭＯＳトラン
ジスタ４とは近傍に配置されチャネルの向きも同じであ
るため製造ばらつきに対する相関が強く、両トランジス
タともゲート長が短くなる。
り各ＭＯＳトランジスタのゲート長が短くなると、Ｐチ
ャネルＭＯＳトランジスタ１とＰチャネルＭＯＳトラン
ジスタ４とは近傍に配置されチャネルの向きも同じであ
るため製造ばらつきに対する相関が強く、両トランジス
タともゲート長が短くなる。
【００３０】ＰチャネルＭＯＳトランジスタ１のゲート
長が短くなるとオン抵抗（出力インピーダンス）は小さ
くなろうとするが、ＰチャネルＭＯＳトランジスタ４の
ゲート長も短くなるためオン抵抗が小さくなり、抵抗５
の抵抗値は一定であるから、ＰチャネルＭＯＳトランジ
スタ４のオン抵抗と抵抗５との分圧であるバックゲート
電位Ｖ１は上昇し、バックゲートバイアス効果によりＰ
チャネルＭＯＳトランジスタ１の閾値の絶対値が大きく
なり、従ってＰチャネルＭＯＳトランジスタ１のオン抵
抗は大きくなろうとし、結局上述した帰還ループにより
ＰチャネルＭＯＳトランジスタ１のオン抵抗（出力イン
ピーダンス）のばらつきは抑制される。
長が短くなるとオン抵抗（出力インピーダンス）は小さ
くなろうとするが、ＰチャネルＭＯＳトランジスタ４の
ゲート長も短くなるためオン抵抗が小さくなり、抵抗５
の抵抗値は一定であるから、ＰチャネルＭＯＳトランジ
スタ４のオン抵抗と抵抗５との分圧であるバックゲート
電位Ｖ１は上昇し、バックゲートバイアス効果によりＰ
チャネルＭＯＳトランジスタ１の閾値の絶対値が大きく
なり、従ってＰチャネルＭＯＳトランジスタ１のオン抵
抗は大きくなろうとし、結局上述した帰還ループにより
ＰチャネルＭＯＳトランジスタ１のオン抵抗（出力イン
ピーダンス）のばらつきは抑制される。
【００３１】次に、半導体チップ７の製造ばらつきによ
り各ＭＯＳトランジスタのゲート長が長くなると、両ト
ランジスタともゲート長が長くなる。
り各ＭＯＳトランジスタのゲート長が長くなると、両ト
ランジスタともゲート長が長くなる。
【００３２】ＰチャネルＭＯＳトランジスタ１のゲート
長が長くなるとオン抵抗（出力インピーダンス）は大き
くなろうとするが、ＰチャネルＭＯＳトランジスタ４の
ゲート長も長くなるためオン抵抗が大きくなり、抵抗５
の抵抗値は一定であるから、バックゲート電位Ｖ１は下
降し、ＰチャネルＭＯＳトランジスタ１の閾値の絶対値
が小さくなり、従ってＰチャネルＭＯＳトランジスタ１
のオン抵抗は小さくなろうとし、結局上述した帰還ルー
プによりＰチャネルＭＯＳトランジスタ１のオン抵抗
（出力インピーダンス）のばらつきは抑制される。
長が長くなるとオン抵抗（出力インピーダンス）は大き
くなろうとするが、ＰチャネルＭＯＳトランジスタ４の
ゲート長も長くなるためオン抵抗が大きくなり、抵抗５
の抵抗値は一定であるから、バックゲート電位Ｖ１は下
降し、ＰチャネルＭＯＳトランジスタ１の閾値の絶対値
が小さくなり、従ってＰチャネルＭＯＳトランジスタ１
のオン抵抗は小さくなろうとし、結局上述した帰還ルー
プによりＰチャネルＭＯＳトランジスタ１のオン抵抗
（出力インピーダンス）のばらつきは抑制される。
【００３３】また、電源電圧変動により高電位側電源電
圧が上昇すると、高電位側電源ＶＤＤ１と高電位側電源
ＶＤＤ２とは連動しインバータ回路３の領域とバイアス
調整回路６の領域とは近傍に配置されているので両電源
電圧とも上昇する。
圧が上昇すると、高電位側電源ＶＤＤ１と高電位側電源
ＶＤＤ２とは連動しインバータ回路３の領域とバイアス
調整回路６の領域とは近傍に配置されているので両電源
電圧とも上昇する。
【００３４】高電位側電源ＶＤＤ１が上昇すると、Ｐチ
ャネルＭＯＳトランジスタ１のオン抵抗（出力インピー
ダンス）は小さくなろうとするが、高電位側電源ＶＤＤ
２も上昇するためＰチャネルＭＯＳトランジスタ４のオ
ン抵抗も小さくなり、抵抗５の抵抗値は一定であるか
ら、バックゲート電位Ｖ１は上昇し、バックゲートバイ
アス効果によりＰチャネルＭＯＳトランジスタ１の閾値
の絶対値が大きくなり、従ってＰチャネルＭＯＳトラン
ジスタ１のオン抵抗は大きくなろうとし、結局上述した
帰還ループによりＰチャネルＭＯＳトランジスタ１のオ
ン抵抗（出力インピーダンス）のばらつきは抑制され
る。
ャネルＭＯＳトランジスタ１のオン抵抗（出力インピー
ダンス）は小さくなろうとするが、高電位側電源ＶＤＤ
２も上昇するためＰチャネルＭＯＳトランジスタ４のオ
ン抵抗も小さくなり、抵抗５の抵抗値は一定であるか
ら、バックゲート電位Ｖ１は上昇し、バックゲートバイ
アス効果によりＰチャネルＭＯＳトランジスタ１の閾値
の絶対値が大きくなり、従ってＰチャネルＭＯＳトラン
ジスタ１のオン抵抗は大きくなろうとし、結局上述した
帰還ループによりＰチャネルＭＯＳトランジスタ１のオ
ン抵抗（出力インピーダンス）のばらつきは抑制され
る。
【００３５】次に、電源電圧変動により高電位側電源電
圧が下降すると、両電源電圧とも下降する。
圧が下降すると、両電源電圧とも下降する。
【００３６】高電位側電源ＶＤＤ１が下降すると、Ｐチ
ャネルＭＯＳトランジスタ１のオン抵抗（出力インピー
ダンス）は大きくなろうとするが、高電位側電源ＶＤＤ
２も下降するためＰチャネルＭＯＳトランジスタ４のオ
ン抵抗は大きくなり、抵抗５の抵抗値は一定であるか
ら、バックゲート電位Ｖ１は下降し、バックゲートバイ
アス効果によりＰチャネルＭＯＳトランジスタ１の閾値
の絶対値が小さくなり、従ってＰチャネルＭＯＳトラン
ジスタ１のオン抵抗は小さくなろうとし、結局上述した
帰還ループによりＰチャネルＭＯＳトランジスタ１のオ
ン抵抗（出力インピーダンス）のばらつきは抑制され
る。
ャネルＭＯＳトランジスタ１のオン抵抗（出力インピー
ダンス）は大きくなろうとするが、高電位側電源ＶＤＤ
２も下降するためＰチャネルＭＯＳトランジスタ４のオ
ン抵抗は大きくなり、抵抗５の抵抗値は一定であるか
ら、バックゲート電位Ｖ１は下降し、バックゲートバイ
アス効果によりＰチャネルＭＯＳトランジスタ１の閾値
の絶対値が小さくなり、従ってＰチャネルＭＯＳトラン
ジスタ１のオン抵抗は小さくなろうとし、結局上述した
帰還ループによりＰチャネルＭＯＳトランジスタ１のオ
ン抵抗（出力インピーダンス）のばらつきは抑制され
る。
【００３７】これらにより、本発明の第１の実施の形態
のバッファ装置によれば、ＬＳＩの製造ばらつき或いは
動作時の電源電圧変動によるＰチャネルＭＯＳトランジ
スタ１のオン抵抗、即ちプルアップ駆動時の出力インピ
ーダンスのばらつきを従来の約半分に低減することがで
きる。
のバッファ装置によれば、ＬＳＩの製造ばらつき或いは
動作時の電源電圧変動によるＰチャネルＭＯＳトランジ
スタ１のオン抵抗、即ちプルアップ駆動時の出力インピ
ーダンスのばらつきを従来の約半分に低減することがで
きる。
【００３８】図３は、本発明の第２の実施の形態のバッ
ファ装置の構成図である。図３に示す本発明の第２の実
施の形態のバッファ装置の構成において、図１に示した
本発明の第１の実施の形態のバッファ装置と異なる構成
部分は、ＰチャネルＭＯＳトランジスタ１のバックゲー
ト電位は固定し、ＮチャネルＭＯＳトランジスタ２のオ
ン抵抗（出力インピーダンス）のばらつきを低減するた
めにバイアス調整回路１０を備えている部分である。
ファ装置の構成図である。図３に示す本発明の第２の実
施の形態のバッファ装置の構成において、図１に示した
本発明の第１の実施の形態のバッファ装置と異なる構成
部分は、ＰチャネルＭＯＳトランジスタ１のバックゲー
ト電位は固定し、ＮチャネルＭＯＳトランジスタ２のオ
ン抵抗（出力インピーダンス）のばらつきを低減するた
めにバイアス調整回路１０を備えている部分である。
【００３９】バイアス調整回路１０は、ＮチャネルＭＯ
Ｓトランジスタ８と、抵抗９とから構成され、Ｎチャネ
ルＭＯＳトランジスタ８のソース端子は低電位側電源Ｖ
ＳＳ２に接続され、ＮチャネルＭＯＳトランジスタ８の
ゲート端子は高電位側電源ＶＤＤ１に接続され、Ｎチャ
ネルＭＯＳトランジスタ８のバックゲート端子はＮチャ
ネルＭＯＳトランジスタ８のドレイン端子に接続され、
抵抗９はＮチャネルＭＯＳトランジスタ８のドレイン端
子と高電位側電源ＶＤＤ１との間に接続されている。
Ｓトランジスタ８と、抵抗９とから構成され、Ｎチャネ
ルＭＯＳトランジスタ８のソース端子は低電位側電源Ｖ
ＳＳ２に接続され、ＮチャネルＭＯＳトランジスタ８の
ゲート端子は高電位側電源ＶＤＤ１に接続され、Ｎチャ
ネルＭＯＳトランジスタ８のバックゲート端子はＮチャ
ネルＭＯＳトランジスタ８のドレイン端子に接続され、
抵抗９はＮチャネルＭＯＳトランジスタ８のドレイン端
子と高電位側電源ＶＤＤ１との間に接続されている。
【００４０】インバータ回路３のＰチャネルＭＯＳトラ
ンジスタ１のバックゲート端子には適宜固定バイアス電
位が与えられ、また、ＮチャネルＭＯＳトランジスタ２
のバックゲート端子はバイアス調整回路１０のＮチャネ
ルＭＯＳトランジスタ８のドレイン端子と接続され、バ
イアス調整回路１０の出力バイアス電位であるＮチャネ
ルＭＯＳトランジスタ８のドレイン端子電位が与えられ
ている。
ンジスタ１のバックゲート端子には適宜固定バイアス電
位が与えられ、また、ＮチャネルＭＯＳトランジスタ２
のバックゲート端子はバイアス調整回路１０のＮチャネ
ルＭＯＳトランジスタ８のドレイン端子と接続され、バ
イアス調整回路１０の出力バイアス電位であるＮチャネ
ルＭＯＳトランジスタ８のドレイン端子電位が与えられ
ている。
【００４１】低電位側電源ＶＳＳ２は、低電位側電源Ｖ
ＳＳ１以下のバックゲート電位を発生させるために必要
な電源であるが、低電位側電源ＶＳＳ１，ＶＳＳ２の電
圧は連動している。
ＳＳ１以下のバックゲート電位を発生させるために必要
な電源であるが、低電位側電源ＶＳＳ１，ＶＳＳ２の電
圧は連動している。
【００４２】なお、図３において、図１に示した本発明
の第１の実施の形態のバッファ装置と同一構成部分には
同一符号を付し、その詳しい説明を省略する。
の第１の実施の形態のバッファ装置と同一構成部分には
同一符号を付し、その詳しい説明を省略する。
【００４３】また、本実施の形態のバッファ装置の半導
体チップ上の配置において、図２に示した本発明の第１
の実施の形態のバッファ装置と異なる構成部分は、図２
におけるバイアス調整回路６がバイアス調整回路１０に
置き換わり、図２におけるＰチャネルＭＯＳトランジス
タ４がＮチャネルＭＯＳトランジスタ８に置き換わり、
図２における抵抗５が抵抗９に置き換わっている部分で
ある。
体チップ上の配置において、図２に示した本発明の第１
の実施の形態のバッファ装置と異なる構成部分は、図２
におけるバイアス調整回路６がバイアス調整回路１０に
置き換わり、図２におけるＰチャネルＭＯＳトランジス
タ４がＮチャネルＭＯＳトランジスタ８に置き換わり、
図２における抵抗５が抵抗９に置き換わっている部分で
ある。
【００４４】本発明の第２の実施の形態のバッファ装置
は、半導体チップ上に配置され、インバータ回路３の領
域とバイアス調整回路１０の領域とは近傍に配置されて
いる。
は、半導体チップ上に配置され、インバータ回路３の領
域とバイアス調整回路１０の領域とは近傍に配置されて
いる。
【００４５】インバータ回路３の領域にはＰチャネルＭ
ＯＳトランジスタ１とＮチャネルＭＯＳトランジスタ２
とが配置され、バイアス調整回路１０の領域にはＮチャ
ネルＭＯＳトランジスタ８と抵抗９とが配置されてい
る。
ＯＳトランジスタ１とＮチャネルＭＯＳトランジスタ２
とが配置され、バイアス調整回路１０の領域にはＮチャ
ネルＭＯＳトランジスタ８と抵抗９とが配置されてい
る。
【００４６】さらに、ＮチャネルＭＯＳトランジスタ２
のソース電極Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの向
きと、ＮチャネルＭＯＳトランジスタ８のソース電極
Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの向きとが同じに
なるよう配置されている。即ち、この配置により、Ｎチ
ャネルＭＯＳトランジスタ２のチャネルとＮチャネルＭ
ＯＳトランジスタ８のチャネルの向きが等しくなってい
る。
のソース電極Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの向
きと、ＮチャネルＭＯＳトランジスタ８のソース電極
Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの向きとが同じに
なるよう配置されている。即ち、この配置により、Ｎチ
ャネルＭＯＳトランジスタ２のチャネルとＮチャネルＭ
ＯＳトランジスタ８のチャネルの向きが等しくなってい
る。
【００４７】但し、抵抗９は、ＮチャネルＭＯＳトラン
ジスタ２，８のチャネル長、チャネル幅、ゲート酸化膜
厚などの製造条件の製造ばらつきの影響を受けない製造
工程（例えば、抵抗専用プロセス）により形成されてい
る。
ジスタ２，８のチャネル長、チャネル幅、ゲート酸化膜
厚などの製造条件の製造ばらつきの影響を受けない製造
工程（例えば、抵抗専用プロセス）により形成されてい
る。
【００４８】又は、抵抗９は、半導体チップ外に個別部
品として外付けされ、半導体チップの製造ばらつきの影
響を受けないようにされている。
品として外付けされ、半導体チップの製造ばらつきの影
響を受けないようにされている。
【００４９】次に、上述の如く構成された本実施の形態
のバッファ装置の動作について説明する。インバータ回
路３は、内部信号を反転して伝送路駆動信号として出力
するＣＭＯＳインバータ回路として動作し、負荷である
伝送路を低電位側電源ＶＳＳ１側にプルダウン駆動する
ときの出力インピーダンス、即ちＮチャネルＭＯＳトラ
ンジスタ２のオン抵抗は、バイアス調整回路１０から出
力されるバックゲート電位Ｖ２により可変調整される。
のバッファ装置の動作について説明する。インバータ回
路３は、内部信号を反転して伝送路駆動信号として出力
するＣＭＯＳインバータ回路として動作し、負荷である
伝送路を低電位側電源ＶＳＳ１側にプルダウン駆動する
ときの出力インピーダンス、即ちＮチャネルＭＯＳトラ
ンジスタ２のオン抵抗は、バイアス調整回路１０から出
力されるバックゲート電位Ｖ２により可変調整される。
【００５０】予め、ＮチャネルＭＯＳトランジスタ２，
８のチャネル長、チャネル幅、ゲート酸化膜厚などの製
造条件及び低電位側電源ＶＳＳ１，ＶＳＳ２が中心値で
あるとき、ＮチャネルＭＯＳトランジスタ２のオン抵抗
が目標値、即ち伝送路の特性インピーダンスと等しくな
るように、ＮチャネルＭＯＳトランジスタ８のサイズ
（例えば、ゲート幅）と抵抗９の抵抗値とが設定されて
いるものとする。
８のチャネル長、チャネル幅、ゲート酸化膜厚などの製
造条件及び低電位側電源ＶＳＳ１，ＶＳＳ２が中心値で
あるとき、ＮチャネルＭＯＳトランジスタ２のオン抵抗
が目標値、即ち伝送路の特性インピーダンスと等しくな
るように、ＮチャネルＭＯＳトランジスタ８のサイズ
（例えば、ゲート幅）と抵抗９の抵抗値とが設定されて
いるものとする。
【００５１】先ず、半導体チップの製造ばらつきにより
各ＭＯＳトランジスタのゲート長が短くなると、Ｎチャ
ネルＭＯＳトランジスタ２とＮチャネルＭＯＳトランジ
スタ８とは近傍に配置されチャネルの向きも同じである
ため製造ばらつきに対する相関が強く、両トランジスタ
ともゲート長が短くなる。
各ＭＯＳトランジスタのゲート長が短くなると、Ｎチャ
ネルＭＯＳトランジスタ２とＮチャネルＭＯＳトランジ
スタ８とは近傍に配置されチャネルの向きも同じである
ため製造ばらつきに対する相関が強く、両トランジスタ
ともゲート長が短くなる。
【００５２】ＮチャネルＭＯＳトランジスタ２のゲート
長が短くなるとオン抵抗（出力インピーダンス）は小さ
くなろうとするが、ＮチャネルＭＯＳトランジスタ８の
ゲート長も短くなるためオン抵抗が小さくなり、抵抗９
の抵抗値は一定であるから、ＮチャネルＭＯＳトランジ
スタ８のオン抵抗と抵抗９との分圧であるバックゲート
電位Ｖ２は下降し、バックゲートバイアス効果によりＮ
チャネルＭＯＳトランジスタ２の閾値の絶対値が大きく
なり、従ってＮチャネルＭＯＳトランジスタ２のオン抵
抗は大きくなろうとし、結局上述した帰還ループにより
ＮチャネルＭＯＳトランジスタ２のオン抵抗（出力イン
ピーダンス）のばらつきは抑制される。
長が短くなるとオン抵抗（出力インピーダンス）は小さ
くなろうとするが、ＮチャネルＭＯＳトランジスタ８の
ゲート長も短くなるためオン抵抗が小さくなり、抵抗９
の抵抗値は一定であるから、ＮチャネルＭＯＳトランジ
スタ８のオン抵抗と抵抗９との分圧であるバックゲート
電位Ｖ２は下降し、バックゲートバイアス効果によりＮ
チャネルＭＯＳトランジスタ２の閾値の絶対値が大きく
なり、従ってＮチャネルＭＯＳトランジスタ２のオン抵
抗は大きくなろうとし、結局上述した帰還ループにより
ＮチャネルＭＯＳトランジスタ２のオン抵抗（出力イン
ピーダンス）のばらつきは抑制される。
【００５３】次に、半導体チップの製造ばらつきにより
各ＭＯＳトランジスタのゲート長が長くなると、両トラ
ンジスタともゲート長が長くなる。
各ＭＯＳトランジスタのゲート長が長くなると、両トラ
ンジスタともゲート長が長くなる。
【００５４】ＮチャネルＭＯＳトランジスタ２のゲート
長が長くなるとオン抵抗（出力インピーダンス）は大き
くなろうとするが、ＮチャネルＭＯＳトランジスタ８の
ゲート長も長くなるためオン抵抗が大きくなり、抵抗９
の抵抗値は一定であるから、バックゲート電位Ｖ２は上
昇し、ＮチャネルＭＯＳトランジスタ２の閾値の絶対値
が小さくなり、従ってＮチャネルＭＯＳトランジスタ２
のオン抵抗は小さくなろうとし、結局上述した帰還ルー
プによりＮチャネルＭＯＳトランジスタ２のオン抵抗
（出力インピーダンス）のばらつきは抑制される。
長が長くなるとオン抵抗（出力インピーダンス）は大き
くなろうとするが、ＮチャネルＭＯＳトランジスタ８の
ゲート長も長くなるためオン抵抗が大きくなり、抵抗９
の抵抗値は一定であるから、バックゲート電位Ｖ２は上
昇し、ＮチャネルＭＯＳトランジスタ２の閾値の絶対値
が小さくなり、従ってＮチャネルＭＯＳトランジスタ２
のオン抵抗は小さくなろうとし、結局上述した帰還ルー
プによりＮチャネルＭＯＳトランジスタ２のオン抵抗
（出力インピーダンス）のばらつきは抑制される。
【００５５】また、電源電圧変動により低電位側電源電
圧が下降すると、低電位側電源ＶＳＳ１と低電位側電源
ＶＳＳ２とは連動しインバータ回路３の領域とバイアス
調整回路１０の領域とは近傍に配置されているので両電
源電圧とも下降する。
圧が下降すると、低電位側電源ＶＳＳ１と低電位側電源
ＶＳＳ２とは連動しインバータ回路３の領域とバイアス
調整回路１０の領域とは近傍に配置されているので両電
源電圧とも下降する。
【００５６】低電位側電源ＶＳＳ１が下降すると、Ｎチ
ャネルＭＯＳトランジスタ２のオン抵抗（出力インピー
ダンス）は小さくなろうとするが、低電位側電源ＶＳＳ
２も下降するためＮチャネルＭＯＳトランジスタ８のオ
ン抵抗も小さくなり、抵抗９の抵抗値は一定であるか
ら、バックゲート電位Ｖ２は下降し、バックゲートバイ
アス効果によりＮチャネルＭＯＳトランジスタ２の閾値
の絶対値が大きくなり、従ってＮチャネルＭＯＳトラン
ジスタ２のオン抵抗は大きくなろうとし、結局上述した
帰還ループによりＮチャネルＭＯＳトランジスタ２のオ
ン抵抗（出力インピーダンス）のばらつきは抑制され
る。
ャネルＭＯＳトランジスタ２のオン抵抗（出力インピー
ダンス）は小さくなろうとするが、低電位側電源ＶＳＳ
２も下降するためＮチャネルＭＯＳトランジスタ８のオ
ン抵抗も小さくなり、抵抗９の抵抗値は一定であるか
ら、バックゲート電位Ｖ２は下降し、バックゲートバイ
アス効果によりＮチャネルＭＯＳトランジスタ２の閾値
の絶対値が大きくなり、従ってＮチャネルＭＯＳトラン
ジスタ２のオン抵抗は大きくなろうとし、結局上述した
帰還ループによりＮチャネルＭＯＳトランジスタ２のオ
ン抵抗（出力インピーダンス）のばらつきは抑制され
る。
【００５７】次に、電源電圧変動により低電位側電源電
圧が上昇すると、両電源電圧とも上昇する。
圧が上昇すると、両電源電圧とも上昇する。
【００５８】低電位側電源ＶＳＳ１が上昇すると、Ｎチ
ャネルＭＯＳトランジスタ２のオン抵抗（出力インピー
ダンス）は大きくなろうとするが、低電位側電源ＶＳＳ
２も上昇するためＮチャネルＭＯＳトランジスタ８のオ
ン抵抗は大きくなり、抵抗９の抵抗値は一定であるか
ら、バックゲート電位Ｖ２は上昇し、バックゲートバイ
アス効果によりＮチャネルＭＯＳトランジスタ２の閾値
の絶対値が小さくなり、従ってＮチャネルＭＯＳトラン
ジスタ２のオン抵抗は小さくなろうとし、結局上述した
帰還ループによりＮチャネルＭＯＳトランジスタ２のオ
ン抵抗（出力インピーダンス）のばらつきは抑制され
る。
ャネルＭＯＳトランジスタ２のオン抵抗（出力インピー
ダンス）は大きくなろうとするが、低電位側電源ＶＳＳ
２も上昇するためＮチャネルＭＯＳトランジスタ８のオ
ン抵抗は大きくなり、抵抗９の抵抗値は一定であるか
ら、バックゲート電位Ｖ２は上昇し、バックゲートバイ
アス効果によりＮチャネルＭＯＳトランジスタ２の閾値
の絶対値が小さくなり、従ってＮチャネルＭＯＳトラン
ジスタ２のオン抵抗は小さくなろうとし、結局上述した
帰還ループによりＮチャネルＭＯＳトランジスタ２のオ
ン抵抗（出力インピーダンス）のばらつきは抑制され
る。
【００５９】これらにより、本発明の第２の実施の形態
のバッファ装置によれば、ＬＳＩの製造ばらつき或いは
動作時の電源電圧変動によるＮチャネルＭＯＳトランジ
スタ２のオン抵抗、即ちプルダウン駆動時の出力インピ
ーダンスのばらつきを従来の約半分に低減することがで
きる。
のバッファ装置によれば、ＬＳＩの製造ばらつき或いは
動作時の電源電圧変動によるＮチャネルＭＯＳトランジ
スタ２のオン抵抗、即ちプルダウン駆動時の出力インピ
ーダンスのばらつきを従来の約半分に低減することがで
きる。
【００６０】図４は、本発明の第３の実施の形態のバッ
ファ装置の構成図である。図４に示す本発明の第３の実
施の形態のバッファ装置の構成は、図１に示した本発明
の第１の実施の形態のバッファ装置に対し、図２に示し
た本発明の第２の実施の形態のバッファ装置におけるバ
イアス調整回路１０を付加することで、ＰチャネルＭＯ
Ｓトランジスタ１及びＮチャネルＭＯＳトランジスタ２
のオン抵抗（出力インピーダンス）のばらつきを同時に
低減するようにしたものである。
ファ装置の構成図である。図４に示す本発明の第３の実
施の形態のバッファ装置の構成は、図１に示した本発明
の第１の実施の形態のバッファ装置に対し、図２に示し
た本発明の第２の実施の形態のバッファ装置におけるバ
イアス調整回路１０を付加することで、ＰチャネルＭＯ
Ｓトランジスタ１及びＮチャネルＭＯＳトランジスタ２
のオン抵抗（出力インピーダンス）のばらつきを同時に
低減するようにしたものである。
【００６１】図４に示すように、本発明の第３の実施の
形態のバッファ装置は、インバータ回路３と、バイアス
調整回路６と、バイアス調整回路１０とから構成され、
インバータ回路３は、ＰチャネルＭＯＳトランジスタ１
と、ＮチャネルＭＯＳトランジスタ２とから構成され、
バイアス調整回路６は、ＰチャネルＭＯＳトランジスタ
４と、抵抗５とから構成され、バイアス調整回路１０
は、ＮチャネルＭＯＳトランジスタ８と、抵抗９とから
構成されている。
形態のバッファ装置は、インバータ回路３と、バイアス
調整回路６と、バイアス調整回路１０とから構成され、
インバータ回路３は、ＰチャネルＭＯＳトランジスタ１
と、ＮチャネルＭＯＳトランジスタ２とから構成され、
バイアス調整回路６は、ＰチャネルＭＯＳトランジスタ
４と、抵抗５とから構成され、バイアス調整回路１０
は、ＮチャネルＭＯＳトランジスタ８と、抵抗９とから
構成されている。
【００６２】なお、図４において、図１に示した本発明
の第１の実施の形態のバッファ装置及び図３に示した本
発明の第２の実施の形態のバッファ装置と同一構成部分
には同一符号を付し、その詳しい説明を省略する。
の第１の実施の形態のバッファ装置及び図３に示した本
発明の第２の実施の形態のバッファ装置と同一構成部分
には同一符号を付し、その詳しい説明を省略する。
【００６３】次に、上述の如く構成された本実施の形態
のバッファ装置の動作について説明する。本実施の形態
のバッファ装置のバイアス調整回路６によるＰチャネル
ＭＯＳトランジスタ１のオン抵抗（出力インピーダン
ス）のばらつき抑制の動作は、図１に示した本発明の第
１の実施の形態のバッファ装置のバイアス調整回路６の
動作と同じであり、本実施の形態のバッファ装置のバイ
アス調整回路１０によるＮチャネルＭＯＳトランジスタ
２のオン抵抗（出力インピーダンス）のばらつき抑制の
動作は、図３に示した本発明の第２の実施の形態のバッ
ファ装置のバイアス調整回路１０の動作と同じである。
のバッファ装置の動作について説明する。本実施の形態
のバッファ装置のバイアス調整回路６によるＰチャネル
ＭＯＳトランジスタ１のオン抵抗（出力インピーダン
ス）のばらつき抑制の動作は、図１に示した本発明の第
１の実施の形態のバッファ装置のバイアス調整回路６の
動作と同じであり、本実施の形態のバッファ装置のバイ
アス調整回路１０によるＮチャネルＭＯＳトランジスタ
２のオン抵抗（出力インピーダンス）のばらつき抑制の
動作は、図３に示した本発明の第２の実施の形態のバッ
ファ装置のバイアス調整回路１０の動作と同じである。
【００６４】これらにより、本発明の第３の実施の形態
のバッファ装置によれば、ＬＳＩの製造ばらつき或いは
動作時の電源電圧変動によるＰチャネルＭＯＳトランジ
スタ１のオン抵抗、即ちプルアップ駆動時の出力インピ
ーダンスのばらつきを従来の約半分に低減することがで
きるとともに、ＮチャネルＭＯＳトランジスタ２のオン
抵抗、即ちプルダウン駆動時の出力インピーダンスのば
らつきも従来の約半分に低減することができる。
のバッファ装置によれば、ＬＳＩの製造ばらつき或いは
動作時の電源電圧変動によるＰチャネルＭＯＳトランジ
スタ１のオン抵抗、即ちプルアップ駆動時の出力インピ
ーダンスのばらつきを従来の約半分に低減することがで
きるとともに、ＮチャネルＭＯＳトランジスタ２のオン
抵抗、即ちプルダウン駆動時の出力インピーダンスのば
らつきも従来の約半分に低減することができる。
【００６５】図５は、本発明の第４の実施の形態のバッ
ファ装置の構成図である。図５に示す本発明の第４の実
施の形態のバッファ装置の構成において、図４に示した
本発明の第３の実施の形態のバッファ装置と異なる構成
部分は、図４におけるインバータ回路３がインバータ回
路２４に変更され、インバータ回路２４の出力インピー
ダンスを広範囲で調整するための切替制御回路３８，４
８が付加されている部分である。
ファ装置の構成図である。図５に示す本発明の第４の実
施の形態のバッファ装置の構成において、図４に示した
本発明の第３の実施の形態のバッファ装置と異なる構成
部分は、図４におけるインバータ回路３がインバータ回
路２４に変更され、インバータ回路２４の出力インピー
ダンスを広範囲で調整するための切替制御回路３８，４
８が付加されている部分である。
【００６６】図５に示すように、本発明の第４の実施の
形態のバッファ装置は、インバータ回路２４と、バイア
ス調整回路６と、バイアス調整回路１０と、切替制御回
路３８と、切替制御回路４８とから構成されている。
形態のバッファ装置は、インバータ回路２４と、バイア
ス調整回路６と、バイアス調整回路１０と、切替制御回
路３８と、切替制御回路４８とから構成されている。
【００６７】インバータ回路２４は、ＰチャネルＭＯＳ
トランジスタ１１，１３，１５と、ＮチャネルＭＯＳト
ランジスタ１２，１４，１６と、インバータ２３と、Ｎ
ＡＮＤゲート１７，１９，２１と、ＡＮＤゲート１８，
２０，２２とから構成されている。
トランジスタ１１，１３，１５と、ＮチャネルＭＯＳト
ランジスタ１２，１４，１６と、インバータ２３と、Ｎ
ＡＮＤゲート１７，１９，２１と、ＡＮＤゲート１８，
２０，２２とから構成されている。
【００６８】ＰチャネルＭＯＳトランジスタ１１，１
３，１５は１つのトランジスタ群をなし、ＰチャネルＭ
ＯＳトランジスタ１１，１３，１５の各ソース端子は高
電位側電源ＶＤＤ１に接続され、ＰチャネルＭＯＳトラ
ンジスタ１１，１３，１５の各ドレイン端子は出力端子
ＯＵＴに接続され、ＰチャネルＭＯＳトランジスタ１
１，１３，１５の各バックゲート端子は共通に接続され
ている。
３，１５は１つのトランジスタ群をなし、ＰチャネルＭ
ＯＳトランジスタ１１，１３，１５の各ソース端子は高
電位側電源ＶＤＤ１に接続され、ＰチャネルＭＯＳトラ
ンジスタ１１，１３，１５の各ドレイン端子は出力端子
ＯＵＴに接続され、ＰチャネルＭＯＳトランジスタ１
１，１３，１５の各バックゲート端子は共通に接続され
ている。
【００６９】ＮチャネルＭＯＳトランジスタ１２，１
４，１６は１つのトランジスタ群をなし、ＮチャネルＭ
ＯＳトランジスタ１２，１４，１６の各ソース端子は低
電位側電源ＶＳＳ１に接続され、ＮチャネルＭＯＳトラ
ンジスタ１２，１４，１６の各ドレイン端子は出力端子
ＯＵＴに接続され、ＮチャネルＭＯＳトランジスタ１
２，１４，１６の各バックゲート端子は共通に接続され
ている。
４，１６は１つのトランジスタ群をなし、ＮチャネルＭ
ＯＳトランジスタ１２，１４，１６の各ソース端子は低
電位側電源ＶＳＳ１に接続され、ＮチャネルＭＯＳトラ
ンジスタ１２，１４，１６の各ドレイン端子は出力端子
ＯＵＴに接続され、ＮチャネルＭＯＳトランジスタ１
２，１４，１６の各バックゲート端子は共通に接続され
ている。
【００７０】インバータ２３には入力端子ＩＮ１を介し
て内部信号が入力され、インバータ２３の出力信号はＮ
ＡＮＤゲート１７，１９，２１に共通に入力され、ＡＮ
Ｄゲート１８，２０，２２には入力端子ＩＮ２を介して
同内部信号が共通に入力され、出力端子ＯＵＴから内部
信号が反転された伝送路駆動信号が出力され、ＣＭＯＳ
インバータ回路として動作する。
て内部信号が入力され、インバータ２３の出力信号はＮ
ＡＮＤゲート１７，１９，２１に共通に入力され、ＡＮ
Ｄゲート１８，２０，２２には入力端子ＩＮ２を介して
同内部信号が共通に入力され、出力端子ＯＵＴから内部
信号が反転された伝送路駆動信号が出力され、ＣＭＯＳ
インバータ回路として動作する。
【００７１】インバータ２３とＮＡＮＤゲート１７，１
９，２１はＰチャネルＭＯＳトランジスタ１１，１３，
１５の各ゲート端子に与える内部信号を切替えるための
スイッチ手段であり、ＮＡＮＤゲート１７，１９，２１
の開閉制御によりＰチャネルＭＯＳトランジスタ１１，
１３，１５のうちの能動トランジスタの組み合わせを変
化させることができる。
９，２１はＰチャネルＭＯＳトランジスタ１１，１３，
１５の各ゲート端子に与える内部信号を切替えるための
スイッチ手段であり、ＮＡＮＤゲート１７，１９，２１
の開閉制御によりＰチャネルＭＯＳトランジスタ１１，
１３，１５のうちの能動トランジスタの組み合わせを変
化させることができる。
【００７２】ＰチャネルＭＯＳトランジスタ１１，１
３，１５は同一内部信号によりオンオフされるため１つ
の合成されたトランジスタとして機能するが、能動トラ
ンジスタの組み合わせにより合成オン抵抗は変化する。
３，１５は同一内部信号によりオンオフされるため１つ
の合成されたトランジスタとして機能するが、能動トラ
ンジスタの組み合わせにより合成オン抵抗は変化する。
【００７３】ＡＮＤゲート１８，２０，２２はＮチャネ
ルＭＯＳトランジスタ１２，１４，１６の各ゲート端子
に与える内部信号を切替えるためのスイッチ手段であ
り、ＡＮＤゲート１８，２０，２２の開閉制御によりＮ
チャネルＭＯＳトランジスタ１２，１４，１６のうちの
能動トランジスタの組み合わせを変化させることができ
る。
ルＭＯＳトランジスタ１２，１４，１６の各ゲート端子
に与える内部信号を切替えるためのスイッチ手段であ
り、ＡＮＤゲート１８，２０，２２の開閉制御によりＮ
チャネルＭＯＳトランジスタ１２，１４，１６のうちの
能動トランジスタの組み合わせを変化させることができ
る。
【００７４】ＮチャネルＭＯＳトランジスタ１２，１
４，１６は同一内部信号によりオンオフされるため１つ
の合成されたトランジスタとして機能するが、能動トラ
ンジスタの組み合わせにより合成オン抵抗は変化する。
４，１６は同一内部信号によりオンオフされるため１つ
の合成されたトランジスタとして機能するが、能動トラ
ンジスタの組み合わせにより合成オン抵抗は変化する。
【００７５】ここで、入力端子ＩＮ１と入力端子ＩＮ２
とに入力される内部信号のパルス幅は同じでもよいが、
両内部信号のパルス幅を変えればクロスオーバ時に貫通
電流が流れないようにすることもできる。
とに入力される内部信号のパルス幅は同じでもよいが、
両内部信号のパルス幅を変えればクロスオーバ時に貫通
電流が流れないようにすることもできる。
【００７６】切替制御回路４８は、ＮチャネルＭＯＳト
ランジスタ４１，４２，４３と、抵抗４４と、基準電位
４５と、コンパレータ４６と、制御ブロック４７とから
構成されている。
ランジスタ４１，４２，４３と、抵抗４４と、基準電位
４５と、コンパレータ４６と、制御ブロック４７とから
構成されている。
【００７７】ＮチャネルＭＯＳトランジスタ４１，４
２，４３の各ソース端子は低電位側電源ＶＳＳ１に接続
され、ＮチャネルＭＯＳトランジスタ４１，４２，４３
の各ドレイン端子は共通に接続され、ＮチャネルＭＯＳ
トランジスタ４１，４２，４３の各バックゲート端子に
は適宜バイアス電位が与えられ、抵抗４４はＮチャネル
ＭＯＳトランジスタ４１，４２，４３の共通接続された
ドレイン端子と高電位側電源ＶＤＤ１との間に接続され
ている。
２，４３の各ソース端子は低電位側電源ＶＳＳ１に接続
され、ＮチャネルＭＯＳトランジスタ４１，４２，４３
の各ドレイン端子は共通に接続され、ＮチャネルＭＯＳ
トランジスタ４１，４２，４３の各バックゲート端子に
は適宜バイアス電位が与えられ、抵抗４４はＮチャネル
ＭＯＳトランジスタ４１，４２，４３の共通接続された
ドレイン端子と高電位側電源ＶＤＤ１との間に接続され
ている。
【００７８】コンパレータ４６はＮチャネルＭＯＳトラ
ンジスタ４１，４２，４３の共通接続されたドレイン端
子電位と、基準電位４５とを比較し、ＮチャネルＭＯＳ
トランジスタ４１，４２，４３の共通接続されたドレイ
ン端子電位が基準電位４５以上のとき論理レベル（Ｈ）
の判定結果を出力し、ＮチャネルＭＯＳトランジスタ４
１，４２，４３の共通接続されたドレイン端子電位が基
準電位４５未満のとき論理レベル（Ｌ）の判定信号を出
力する。
ンジスタ４１，４２，４３の共通接続されたドレイン端
子電位と、基準電位４５とを比較し、ＮチャネルＭＯＳ
トランジスタ４１，４２，４３の共通接続されたドレイ
ン端子電位が基準電位４５以上のとき論理レベル（Ｈ）
の判定結果を出力し、ＮチャネルＭＯＳトランジスタ４
１，４２，４３の共通接続されたドレイン端子電位が基
準電位４５未満のとき論理レベル（Ｌ）の判定信号を出
力する。
【００７９】制御ブロック４７はコンパレータ４６の出
力が論理レベル（Ｈ）のとき、ＮチャネルＭＯＳトラン
ジスタ４１，４２，４３の合成オン抵抗が単調減少する
ようにＮチャネルＭＯＳトランジスタ４１，４２，４３
を切替制御する。
力が論理レベル（Ｈ）のとき、ＮチャネルＭＯＳトラン
ジスタ４１，４２，４３の合成オン抵抗が単調減少する
ようにＮチャネルＭＯＳトランジスタ４１，４２，４３
を切替制御する。
【００８０】制御ブロック４７の具体例を図６（ａ）に
示す。制御ブロック４７はアップダウンバイナリカウン
タ４９により構成され、アップダウンバイナリカウンタ
４９のクロック入力端子ＣＫにはクロック信号が入力さ
れ、アップダウン制御入力端子ＵＤは制御ブロック４７
の入力端子ａとしてコンパレータ４６の出力端子に接続
され、アップダウンバイナリカウンタ４９のバイナリ出
力の最下位ビット出力端子Ｑ０は制御ブロック４７の出
力端子ｂとしてＮチャネルＭＯＳトランジスタ４１のゲ
ート端子及びＡＮＤゲート１８の入力端子に接続され、
出力端子Ｑ０の１ビット上位の出力端子Ｑ１は制御ブロ
ック４７の出力端子ｃとしてＮチャネルＭＯＳトランジ
スタ４２のゲート端子及びＡＮＤゲート２０の入力端子
に接続され、アップダウンバイナリカウンタ４９のバイ
ナリ出力の最上位ビット出力端子Ｑ２は制御ブロック４
７の出力端子ｄとしてＮチャネルＭＯＳトランジスタ４
３のゲート端子及びＡＮＤゲート２２の入力端子に接続
されている。
示す。制御ブロック４７はアップダウンバイナリカウン
タ４９により構成され、アップダウンバイナリカウンタ
４９のクロック入力端子ＣＫにはクロック信号が入力さ
れ、アップダウン制御入力端子ＵＤは制御ブロック４７
の入力端子ａとしてコンパレータ４６の出力端子に接続
され、アップダウンバイナリカウンタ４９のバイナリ出
力の最下位ビット出力端子Ｑ０は制御ブロック４７の出
力端子ｂとしてＮチャネルＭＯＳトランジスタ４１のゲ
ート端子及びＡＮＤゲート１８の入力端子に接続され、
出力端子Ｑ０の１ビット上位の出力端子Ｑ１は制御ブロ
ック４７の出力端子ｃとしてＮチャネルＭＯＳトランジ
スタ４２のゲート端子及びＡＮＤゲート２０の入力端子
に接続され、アップダウンバイナリカウンタ４９のバイ
ナリ出力の最上位ビット出力端子Ｑ２は制御ブロック４
７の出力端子ｄとしてＮチャネルＭＯＳトランジスタ４
３のゲート端子及びＡＮＤゲート２２の入力端子に接続
されている。
【００８１】また、ＮチャネルＭＯＳトランジスタ１４
のチャネル幅はＮチャネルＭＯＳトランジスタ１２のチ
ャネル幅の２倍とし、ＮチャネルＭＯＳトランジスタ１
６のチャネル幅はＮチャネルＭＯＳトランジスタ１２の
チャネル幅の４倍とし、ＮチャネルＭＯＳトランジスタ
４２のチャネル幅はＮチャネルＭＯＳトランジスタ４１
のチャネル幅の２倍とし、ＮチャネルＭＯＳトランジス
タ４３のチャネル幅はＮチャネルＭＯＳトランジスタ４
１のチャネル幅の４倍とし、さらに、ＮチャネルＭＯＳ
トランジスタ１２のチャネル幅とＮチャネルＭＯＳトラ
ンジスタ４１のチャネル幅とは等しくなっている。
のチャネル幅はＮチャネルＭＯＳトランジスタ１２のチ
ャネル幅の２倍とし、ＮチャネルＭＯＳトランジスタ１
６のチャネル幅はＮチャネルＭＯＳトランジスタ１２の
チャネル幅の４倍とし、ＮチャネルＭＯＳトランジスタ
４２のチャネル幅はＮチャネルＭＯＳトランジスタ４１
のチャネル幅の２倍とし、ＮチャネルＭＯＳトランジス
タ４３のチャネル幅はＮチャネルＭＯＳトランジスタ４
１のチャネル幅の４倍とし、さらに、ＮチャネルＭＯＳ
トランジスタ１２のチャネル幅とＮチャネルＭＯＳトラ
ンジスタ４１のチャネル幅とは等しくなっている。
【００８２】アップダウンバイナリカウンタ４９は、ア
ップダウン制御入力端子ＵＤが論理レベル（Ｈ）のと
き、クロック信号に基づきカウントアップし、アップダ
ウン制御入力端子ＵＤが論理レベル（Ｌ）のとき、クロ
ック信号に基づきカウントダウンする。
ップダウン制御入力端子ＵＤが論理レベル（Ｈ）のと
き、クロック信号に基づきカウントアップし、アップダ
ウン制御入力端子ＵＤが論理レベル（Ｌ）のとき、クロ
ック信号に基づきカウントダウンする。
【００８３】切替制御回路３８は、ＰチャネルＭＯＳト
ランジスタ３１，３２，３３と、抵抗３４と、基準電位
３５と、コンパレータ３６と、制御ブロック３７とから
構成されている。
ランジスタ３１，３２，３３と、抵抗３４と、基準電位
３５と、コンパレータ３６と、制御ブロック３７とから
構成されている。
【００８４】ＰチャネルＭＯＳトランジスタ３１，３
２，３３の各ソース端子は高電位側電源ＶＤＤ１に接続
され、ＰチャネルＭＯＳトランジスタ３１，３２，３３
の各ドレイン端子は共通に接続され、ＰチャネルＭＯＳ
トランジスタ３１，３２，３３の各バックゲート端子に
は適宜バイアス電位が与えられ、抵抗３４はＰチャネル
ＭＯＳトランジスタ３１，３２，３３の共通接続された
ドレイン端子と低電位側電源ＶＳＳ１との間に接続され
ている。
２，３３の各ソース端子は高電位側電源ＶＤＤ１に接続
され、ＰチャネルＭＯＳトランジスタ３１，３２，３３
の各ドレイン端子は共通に接続され、ＰチャネルＭＯＳ
トランジスタ３１，３２，３３の各バックゲート端子に
は適宜バイアス電位が与えられ、抵抗３４はＰチャネル
ＭＯＳトランジスタ３１，３２，３３の共通接続された
ドレイン端子と低電位側電源ＶＳＳ１との間に接続され
ている。
【００８５】コンパレータ３６はＰチャネルＭＯＳトラ
ンジスタ３１，３２，３３の共通接続されたドレイン端
子電圧と、基準電位３５とを比較し、ＰチャネルＭＯＳ
トランジスタ３１，３２，３３の共通接続されたドレイ
ン端子電圧が基準電位３５以下になると論理レベル
（Ｈ）の判定結果を出力し、ＰチャネルＭＯＳトランジ
スタ３１，３２，３３の共通接続されたドレイン端子電
圧が基準電位３５を超えると論理レベル（Ｌ）の判定信
号を出力する。
ンジスタ３１，３２，３３の共通接続されたドレイン端
子電圧と、基準電位３５とを比較し、ＰチャネルＭＯＳ
トランジスタ３１，３２，３３の共通接続されたドレイ
ン端子電圧が基準電位３５以下になると論理レベル
（Ｈ）の判定結果を出力し、ＰチャネルＭＯＳトランジ
スタ３１，３２，３３の共通接続されたドレイン端子電
圧が基準電位３５を超えると論理レベル（Ｌ）の判定信
号を出力する。
【００８６】制御ブロック３７はコンパレータ３６の出
力が論理レベル（Ｈ）のとき、ＰチャネルＭＯＳトラン
ジスタ３１，３２，３３の合成オン抵抗が単調減少する
ようにＰチャネルＭＯＳトランジスタ３１，３２，３３
を切替制御する。
力が論理レベル（Ｈ）のとき、ＰチャネルＭＯＳトラン
ジスタ３１，３２，３３の合成オン抵抗が単調減少する
ようにＰチャネルＭＯＳトランジスタ３１，３２，３３
を切替制御する。
【００８７】制御ブロック３７の具体例を図６（ｂ）に
示す。制御ブロック３７はアップダウンバイナリカウン
タ３９により構成され、アップダウンバイナリカウンタ
３９のクロック入力端子ＣＫにはクロック信号が入力さ
れ、アップダウン制御入力端子ＵＤは制御ブロック３７
の入力端子ｅとしてコンパレータ３６の出力端子に接続
され、アップダウンバイナリカウンタ３９のバイナリ出
力の最下位ビット出力端子Ｑ０Ｂは制御ブロック３７の
出力端子ｆとしてＰチャネルＭＯＳトランジスタ３１の
ゲート端子及びＮＡＮＤゲート１７の入力端子に接続さ
れ、出力端子Ｑ０Ｂの１ビット上位の出力端子Ｑ１Ｂは
制御ブロック３７の出力端子ｇとしてＰチャネルＭＯＳ
トランジスタ３２のゲート端子及びＮＡＮＤゲート１９
の入力端子に接続され、アップダウンバイナリカウンタ
３９のバイナリ出力の最上位ビット出力端子Ｑ２Ｂは制
御ブロック３７の出力端子ｈとしてＰチャネルＭＯＳト
ランジスタ３３のゲート端子及びＮＡＮＤゲート２１の
入力端子に接続されている。なお、出力端子Ｑ２Ｂ，Ｑ
１Ｂ，Ｑ０Ｂは反転出力である。
示す。制御ブロック３７はアップダウンバイナリカウン
タ３９により構成され、アップダウンバイナリカウンタ
３９のクロック入力端子ＣＫにはクロック信号が入力さ
れ、アップダウン制御入力端子ＵＤは制御ブロック３７
の入力端子ｅとしてコンパレータ３６の出力端子に接続
され、アップダウンバイナリカウンタ３９のバイナリ出
力の最下位ビット出力端子Ｑ０Ｂは制御ブロック３７の
出力端子ｆとしてＰチャネルＭＯＳトランジスタ３１の
ゲート端子及びＮＡＮＤゲート１７の入力端子に接続さ
れ、出力端子Ｑ０Ｂの１ビット上位の出力端子Ｑ１Ｂは
制御ブロック３７の出力端子ｇとしてＰチャネルＭＯＳ
トランジスタ３２のゲート端子及びＮＡＮＤゲート１９
の入力端子に接続され、アップダウンバイナリカウンタ
３９のバイナリ出力の最上位ビット出力端子Ｑ２Ｂは制
御ブロック３７の出力端子ｈとしてＰチャネルＭＯＳト
ランジスタ３３のゲート端子及びＮＡＮＤゲート２１の
入力端子に接続されている。なお、出力端子Ｑ２Ｂ，Ｑ
１Ｂ，Ｑ０Ｂは反転出力である。
【００８８】また、ＰチャネルＭＯＳトランジスタ１３
のチャネル幅はＰチャネルＭＯＳトランジスタ１１のチ
ャネル幅の２倍とし、ＰチャネルＭＯＳトランジスタ１
５のチャネル幅はＰチャネルＭＯＳトランジスタ１１の
チャネル幅の４倍とし、ＰチャネルＭＯＳトランジスタ
３２のチャネル幅はＰチャネルＭＯＳトランジスタ３１
のチャネル幅の２倍とし、ＰチャネルＭＯＳトランジス
タ３３のチャネル幅はＰチャネルＭＯＳトランジスタ３
１のチャネル幅の４倍とし、さらに、ＰチャネルＭＯＳ
トランジスタ１１のチャネル幅とＰチャネルＭＯＳトラ
ンジスタ３１のチャネル幅とは等しくなっている。
のチャネル幅はＰチャネルＭＯＳトランジスタ１１のチ
ャネル幅の２倍とし、ＰチャネルＭＯＳトランジスタ１
５のチャネル幅はＰチャネルＭＯＳトランジスタ１１の
チャネル幅の４倍とし、ＰチャネルＭＯＳトランジスタ
３２のチャネル幅はＰチャネルＭＯＳトランジスタ３１
のチャネル幅の２倍とし、ＰチャネルＭＯＳトランジス
タ３３のチャネル幅はＰチャネルＭＯＳトランジスタ３
１のチャネル幅の４倍とし、さらに、ＰチャネルＭＯＳ
トランジスタ１１のチャネル幅とＰチャネルＭＯＳトラ
ンジスタ３１のチャネル幅とは等しくなっている。
【００８９】アップダウンバイナリカウンタ３９は、ア
ップダウン制御入力端子ＵＤが論理レベル（Ｈ）のと
き、クロック信号に基づきカウントアップし、アップダ
ウン制御入力端子ＵＤが論理レベル（Ｌ）のとき、クロ
ック信号に基づきカウントダウンする。
ップダウン制御入力端子ＵＤが論理レベル（Ｈ）のと
き、クロック信号に基づきカウントアップし、アップダ
ウン制御入力端子ＵＤが論理レベル（Ｌ）のとき、クロ
ック信号に基づきカウントダウンする。
【００９０】バイアス調整回路６は、ＰチャネルＭＯＳ
トランジスタ４と、抵抗５とから構成され、バイアス調
整回路１０は、ＮチャネルＭＯＳトランジスタ８と、抵
抗９とから構成され、ＰチャネルＭＯＳトランジスタ４
のドレイン端子は、共通接続されたＰチャネルＭＯＳト
ランジスタ１１，１３，１５のバックゲート端子に接続
され、ＮチャネルＭＯＳトランジスタ８のドレイン端子
は、共通接続されたＮチャネルＭＯＳトランジスタ１
２，１４，１６のバックゲート端子に接続されている。
トランジスタ４と、抵抗５とから構成され、バイアス調
整回路１０は、ＮチャネルＭＯＳトランジスタ８と、抵
抗９とから構成され、ＰチャネルＭＯＳトランジスタ４
のドレイン端子は、共通接続されたＰチャネルＭＯＳト
ランジスタ１１，１３，１５のバックゲート端子に接続
され、ＮチャネルＭＯＳトランジスタ８のドレイン端子
は、共通接続されたＮチャネルＭＯＳトランジスタ１
２，１４，１６のバックゲート端子に接続されている。
【００９１】なお、図５において、図４に示した本発明
の第３の実施の形態のバッファ装置と同一構成部分には
同一符号を付し、その詳しい説明を省略する。
の第３の実施の形態のバッファ装置と同一構成部分には
同一符号を付し、その詳しい説明を省略する。
【００９２】次に、上述の如く構成された本実施の形態
のバッファ装置の動作について説明する。切替制御回路
４８において、ＮチャネルＭＯＳトランジスタ４１，４
２，４３の各トランジスタのチャネル幅には２の累乗の
重みがつけられており、各トランジスタのオン抵抗はチ
ャネル幅に反比例するため、アップダウンバイナリカウ
ンタ４９がカウントアップするとＮチャネルＭＯＳトラ
ンジスタ４１，４２，４３の合成オン抵抗は単調減少
し、アップダウンバイナリカウンタ４９がカウントダウ
ンすると合成オン抵抗は単調増加する。
のバッファ装置の動作について説明する。切替制御回路
４８において、ＮチャネルＭＯＳトランジスタ４１，４
２，４３の各トランジスタのチャネル幅には２の累乗の
重みがつけられており、各トランジスタのオン抵抗はチ
ャネル幅に反比例するため、アップダウンバイナリカウ
ンタ４９がカウントアップするとＮチャネルＭＯＳトラ
ンジスタ４１，４２，４３の合成オン抵抗は単調減少
し、アップダウンバイナリカウンタ４９がカウントダウ
ンすると合成オン抵抗は単調増加する。
【００９３】従って、共通接続されたＮチャネルＭＯＳ
トランジスタ４１，４２，４３のドレイン電位を受けて
コンパレータ４６がアップダウンバイナリカウンタ４９
のカウントアップダウンを切替えるため、共通接続され
たＮチャネルＭＯＳトランジスタ４１，４２，４３のド
レイン電位が基準電位４５と等しくなるように帰還制御
される。
トランジスタ４１，４２，４３のドレイン電位を受けて
コンパレータ４６がアップダウンバイナリカウンタ４９
のカウントアップダウンを切替えるため、共通接続され
たＮチャネルＭＯＳトランジスタ４１，４２，４３のド
レイン電位が基準電位４５と等しくなるように帰還制御
される。
【００９４】また、同時にＮチャネルＭＯＳトランジス
タ１２，１４，１６の各トランジスタのチャネル幅にも
２の累乗の重みがつけられているため、ＮチャネルＭＯ
Ｓトランジスタ１２，１４，１６の合成オン抵抗も、Ｎ
チャネルＭＯＳトランジスタ４１，４２，４３の合成オ
ン抵抗と同様に変化し、抵抗４４、ＮチャネルＭＯＳト
ランジスタ４１，４２，４３のサイズ及び基準電位４５
を適宜選択すれば、ＮチャネルＭＯＳトランジスタ１
２，１４，１６の合成オン抵抗（出力インピーダンス）
を広範囲で調整することができる。
タ１２，１４，１６の各トランジスタのチャネル幅にも
２の累乗の重みがつけられているため、ＮチャネルＭＯ
Ｓトランジスタ１２，１４，１６の合成オン抵抗も、Ｎ
チャネルＭＯＳトランジスタ４１，４２，４３の合成オ
ン抵抗と同様に変化し、抵抗４４、ＮチャネルＭＯＳト
ランジスタ４１，４２，４３のサイズ及び基準電位４５
を適宜選択すれば、ＮチャネルＭＯＳトランジスタ１
２，１４，１６の合成オン抵抗（出力インピーダンス）
を広範囲で調整することができる。
【００９５】同様に、切替制御回路３８においても、Ｐ
チャネルＭＯＳトランジスタ３１，３２，３３の各トラ
ンジスタのチャネル幅には２の累乗の重みがつけられて
おり、各トランジスタのオン抵抗はチャネル幅に反比例
するため、アップダウンバイナリカウンタ３９がカウン
トアップするとＰチャネルＭＯＳトランジスタ３１，３
２，３３の合成オン抵抗は単調減少し、アップダウンバ
イナリカウンタ３９がカウントダウンすると合成オン抵
抗は単調増加する。
チャネルＭＯＳトランジスタ３１，３２，３３の各トラ
ンジスタのチャネル幅には２の累乗の重みがつけられて
おり、各トランジスタのオン抵抗はチャネル幅に反比例
するため、アップダウンバイナリカウンタ３９がカウン
トアップするとＰチャネルＭＯＳトランジスタ３１，３
２，３３の合成オン抵抗は単調減少し、アップダウンバ
イナリカウンタ３９がカウントダウンすると合成オン抵
抗は単調増加する。
【００９６】従って、共通接続されたＰチャネルＭＯＳ
トランジスタ３１，３２，３３のドレイン電位を受けて
コンパレータ３６がアップダウンバイナリカウンタ３９
のカウントアップダウンを切替えるため、共通接続され
たＰチャネルＭＯＳトランジスタ３１，３２，３３のド
レイン電位が基準電位３５と等しくなるように帰還制御
される。
トランジスタ３１，３２，３３のドレイン電位を受けて
コンパレータ３６がアップダウンバイナリカウンタ３９
のカウントアップダウンを切替えるため、共通接続され
たＰチャネルＭＯＳトランジスタ３１，３２，３３のド
レイン電位が基準電位３５と等しくなるように帰還制御
される。
【００９７】また、同時にＰチャネルＭＯＳトランジス
タ１１，１３，１５の各トランジスタのチャネル幅にも
２の累乗の重みがつけられているため、ＰチャネルＭＯ
Ｓトランジスタ１１，１３，１５の合成オン抵抗も、Ｐ
チャネルＭＯＳトランジスタ３１，３２，３３の合成オ
ン抵抗と同様に変化し、抵抗３４、ＰチャネルＭＯＳト
ランジスタ３１，３２，３３のサイズ及び基準電位３５
を適宜選択すれば、ＰチャネルＭＯＳトランジスタ１
１，１３，１５の合成オン抵抗（出力インピーダンス）
を広範囲で調整することができる。
タ１１，１３，１５の各トランジスタのチャネル幅にも
２の累乗の重みがつけられているため、ＰチャネルＭＯ
Ｓトランジスタ１１，１３，１５の合成オン抵抗も、Ｐ
チャネルＭＯＳトランジスタ３１，３２，３３の合成オ
ン抵抗と同様に変化し、抵抗３４、ＰチャネルＭＯＳト
ランジスタ３１，３２，３３のサイズ及び基準電位３５
を適宜選択すれば、ＰチャネルＭＯＳトランジスタ１
１，１３，１５の合成オン抵抗（出力インピーダンス）
を広範囲で調整することができる。
【００９８】本実施の形態のバッファ装置のバイアス調
整回路６によるＰチャネルＭＯＳトランジスタ１１，１
３，１５のオン抵抗（出力インピーダンス）のばらつき
抑制の動作及びバイアス調整回路１０によるＮチャネル
ＭＯＳトランジスタ１２，１４，１６のオン抵抗（出力
インピーダンス）のばらつき抑制の動作は、図４に示し
た本発明の第３の実施の形態のバッファ装置におけるバ
イアス調整回路６及びバイアス調整回路１０の動作と同
じである。
整回路６によるＰチャネルＭＯＳトランジスタ１１，１
３，１５のオン抵抗（出力インピーダンス）のばらつき
抑制の動作及びバイアス調整回路１０によるＮチャネル
ＭＯＳトランジスタ１２，１４，１６のオン抵抗（出力
インピーダンス）のばらつき抑制の動作は、図４に示し
た本発明の第３の実施の形態のバッファ装置におけるバ
イアス調整回路６及びバイアス調整回路１０の動作と同
じである。
【００９９】上述したように、本発明の第４の実施の形
態のバッファ装置によれば、出力インピーダンスを広範
囲で調整することができるとともに、ＬＳＩの製造ばら
つき或いは動作時の電源電圧変動によるＰチャネルＭＯ
Ｓトランジスタ１１，１３，１５の合成オン抵抗、即ち
プルアップ駆動時の出力インピーダンスのばらつきを従
来の約半分に低減することができ、ＮチャネルＭＯＳト
ランジスタ１２，１４，１６の合成オン抵抗、即ちプル
ダウン駆動時の出力インピーダンスのばらつきも従来の
約半分に低減することができる。
態のバッファ装置によれば、出力インピーダンスを広範
囲で調整することができるとともに、ＬＳＩの製造ばら
つき或いは動作時の電源電圧変動によるＰチャネルＭＯ
Ｓトランジスタ１１，１３，１５の合成オン抵抗、即ち
プルアップ駆動時の出力インピーダンスのばらつきを従
来の約半分に低減することができ、ＮチャネルＭＯＳト
ランジスタ１２，１４，１６の合成オン抵抗、即ちプル
ダウン駆動時の出力インピーダンスのばらつきも従来の
約半分に低減することができる。
【０１００】また、本実施の形態のバッファ装置は、イ
ンバータ回路２４、切替制御回路３８，４８における並
列トランジスタ数を３個（３ビット制御）として説明し
たが、カウンタのビット数及び並列トランジスタ数を変
更することは極めて容易である。
ンバータ回路２４、切替制御回路３８，４８における並
列トランジスタ数を３個（３ビット制御）として説明し
たが、カウンタのビット数及び並列トランジスタ数を変
更することは極めて容易である。
【０１０１】また、本実施の形態のバッファ装置は、イ
ンバータ回路２４、切替制御回路３８，４８におけるト
ランジスタ群の各トランジスタのゲート幅に２の累乗の
重みを付け、制御ブロック３７，４７はアップダウンバ
イナリカウンタ３９，４９によりバイナリ制御を行った
が、この構成に限定されることなく、コンパレータ３
６，４６によりトランジスタ群の合成オン抵抗が単調増
加減少できる構成であればよく、例えば、コンパレータ
３６，４６の出力を受けてセレクタによりゲート幅の異
なる各トランジスタを順次選択するようにしてもよい。
ンバータ回路２４、切替制御回路３８，４８におけるト
ランジスタ群の各トランジスタのゲート幅に２の累乗の
重みを付け、制御ブロック３７，４７はアップダウンバ
イナリカウンタ３９，４９によりバイナリ制御を行った
が、この構成に限定されることなく、コンパレータ３
６，４６によりトランジスタ群の合成オン抵抗が単調増
加減少できる構成であればよく、例えば、コンパレータ
３６，４６の出力を受けてセレクタによりゲート幅の異
なる各トランジスタを順次選択するようにしてもよい。
【０１０２】また、本実施の形態のバッファ装置は、バ
イアス調整回路６及びバイアス調整回路１０を両方備え
ているが、本発明の第１又は第２の実施の形態のバッフ
ァ装置のように、どちらか一方とすることもできること
は言うまでもない。
イアス調整回路６及びバイアス調整回路１０を両方備え
ているが、本発明の第１又は第２の実施の形態のバッフ
ァ装置のように、どちらか一方とすることもできること
は言うまでもない。
【０１０３】
【発明の効果】以上説明したように、本発明のバッファ
装置による効果は、バイアス調整回路を備え出力トラン
ジスタのバックゲート電位によりオン抵抗を制御するよ
うにしたので、ＬＳＩの製造ばらつき或いは動作時の電
源電圧変動による出力インピーダンスのばらつきを従来
の約半分に低減することができることである。
装置による効果は、バイアス調整回路を備え出力トラン
ジスタのバックゲート電位によりオン抵抗を制御するよ
うにしたので、ＬＳＩの製造ばらつき或いは動作時の電
源電圧変動による出力インピーダンスのばらつきを従来
の約半分に低減することができることである。
【図１】本発明の第１の実施の形態のバッファ装置の構
成図である。
成図である。
【図２】本発明の第１の実施の形態のバッファ装置の配
置の説明図である。
置の説明図である。
【図３】本発明の第２の実施の形態のバッファ装置の構
成図である。
成図である。
【図４】本発明の第３の実施の形態のバッファ装置の構
成図である。
成図である。
【図５】本発明の第４の実施の形態のバッファ装置の構
成図である。
成図である。
【図６】本発明の第４の実施の形態のバッファ装置の制
御ブロックの構成図である。
御ブロックの構成図である。
【図７】従来例のバッファ装置の構成図である。
ＩＮ１，ＩＮ２ 入力端子 ＯＵＴ 出力端子 １，２，４，８，１１，１２，１３，１４，１５，１
６，３１，３２，３３，４１，４２，４３，１０１，１
０２ ＭＯＳトランジスタ ３，２４ インバータ回路 ５，９，３４，４４ 抵抗 ６，１０ バイアス調整回路 ７ 半導体チップ １７，１９，２１ ＮＡＮＤゲート １８，２０，２２ ＡＮＤゲート ２３ インバータ ３５，４５ 基準電位 ３６，４６ コンパレータ ３７，４７ 制御ブロック ３８，４８ 切替制御回路 ３９，４９ アップダウンバイナリカウンタ
６，３１，３２，３３，４１，４２，４３，１０１，１
０２ ＭＯＳトランジスタ ３，２４ インバータ回路 ５，９，３４，４４ 抵抗 ６，１０ バイアス調整回路 ７ 半導体チップ １７，１９，２１ ＮＡＮＤゲート １８，２０，２２ ＡＮＤゲート ２３ インバータ ３５，４５ 基準電位 ３６，４６ コンパレータ ３７，４７ 制御ブロック ３８，４８ 切替制御回路 ３９，４９ アップダウンバイナリカウンタ
Claims (6)
- 【請求項１】 ソース端子が第１の高電位側電源に接続
されドレイン端子が出力端子に接続された第１のＰチャ
ネル電界効果トランジスタと、ソース端子が第１の低電
位側電源に接続されドレイン端子が前記出力端子に接続
された第２のＮチャネル電界効果トランジスタとから構
成され、前記第１のＰチャネル電界効果トランジスタ及
び第２のＮチャネル電界効果トランジスタのゲート端子
には信号が入力され、前記出力端子から信号が出力され
るインバータ回路と、前記第１のＰチャネル電界効果ト
ランジスタのバックゲート端子にバイアス電位を供給す
るバイアス調整回路とを備えるバッファ装置であって、
前記バイアス調整回路は、前記第１のＰチャネル電界効
果トランジスタのソースドレイン路のオン抵抗が目標値
より小さくなったとき前記オン抵抗が大きくなるように
前記バイアス電位を変化させ、前記オン抵抗が前記目標
値より大きくなったとき前記オン抵抗が小さくなるよう
に前記バイアス電位を変化させることを特徴とするバッ
ファ装置。 - 【請求項２】 ソース端子が第１の高電位側電源に接続
されドレイン端子が出力端子に接続された第１のＰチャ
ネル電界効果トランジスタと、ソース端子が第１の低電
位側電源に接続されドレイン端子が前記出力端子に接続
された第２のＮチャネル電界効果トランジスタとから構
成され、前記第１のＰチャネル電界効果トランジスタ及
び第２のＮチャネル電界効果トランジスタのゲート端子
には信号が入力され、前記出力端子から信号が出力され
るインバータ回路と、前記第２のＮチャネル電界効果ト
ランジスタのバックゲート端子にバイアス電位を供給す
るバイアス調整回路とを備えるバッファ装置であって、
前記バイアス調整回路は、前記第２のＮチャネル電界効
果トランジスタのソースドレイン路のオン抵抗が目標値
より小さくなったとき前記オン抵抗が大きくなるように
前記バイアス電位を変化させ、前記オン抵抗が前記目標
値より大きくなったとき前記オン抵抗が小さくなるよう
に前記バイアス電位を変化させることを特徴とするバッ
ファ装置。 - 【請求項３】 ソース端子が第１の高電位側電源に接続
されドレイン端子が出力端子に接続された第１のＰチャ
ネル電界効果トランジスタ群と、ソース端子が第１の低
電位側電源に接続されドレイン端子が前記出力端子に接
続された第２のＮチャネル電界効果トランジスタとから
構成され、前記第１のＰチャネル電界効果トランジスタ
群は、ソースドレイン路が並列に接続された複数のＰチ
ャネル電界効果トランジスタからなり、前記複数のＰチ
ャネル電界効果トランジスタの各ゲート端子にはスイッ
チ手段を介して信号が入力され、前記第２のＮチャネル
電界効果トランジスタのゲート端子には前記信号が入力
され、前記出力端子から信号が出力されるインバータ回
路と、前記スイッチ手段をオンオフ制御し前記複数のＰ
チャネル電界効果トランジスタのうちの能動トランジス
タの組み合わせを変化させて前記第１のトランジスタ群
のオン抵抗を変化させる切替制御回路と、前記複数のＰ
チャネル電界効果トランジスタの各バックゲート端子に
バイアス電位を供給するバイアス調整回路とを備えるバ
ッファ装置であって、前記バイアス調整回路は、前記複
数のＰチャネル電界効果トランジスタの各トランジスタ
のソースドレイン路のオン抵抗が目標値より小さくなっ
たとき前記各トランジスタのソースドレイン路のオン抵
抗が大きくなるように前記バイアス電位を変化させ、前
記各トランジスタのソースドレイン路のオン抵抗が前記
目標値より大きくなったとき前記各トランジスタのソー
スドレイン路のオン抵抗が小さくなるように前記バイア
ス電位を変化させることを特徴とするバッファ装置。 - 【請求項４】 ソース端子が第１の高電位側電源に接続
されドレイン端子が出力端子に接続された第１のＰチャ
ネル電界効果トランジスタと、ソース端子が第１の低電
位側電源に接続されドレイン端子が前記出力端子に接続
された第２のＮチャネル電界効果トランジスタ群とから
構成され、前記第２のＮチャネル電界効果トランジスタ
群は、ソースドレイン路が並列に接続された複数のＮチ
ャネル電界効果トランジスタからなり、前記複数のＮチ
ャネル電界効果トランジスタの各ゲート端子にはスイッ
チ手段を介して信号が入力され、前記第１のＰチャネル
電界効果トランジスタのゲート端子には前記信号が入力
され、前記出力端子から信号が出力されるインバータ回
路と、前記スイッチ手段をオンオフ制御し前記複数のト
ランジスタのうちの能動トランジスタの組み合わせを変
化させて前記第２のＮチャネル電界効果トランジスタ群
のオン抵抗を変化させる切替制御回路と、前記複数のＮ
チャネル電界効果トランジスタの各バックゲート端子に
バイアス電位を供給するバイアス調整回路とを備えるバ
ッファ装置であって、前記バイアス調整回路は、前記複
数のＮチャネル電界効果トランジスタの各トランジスタ
のソースドレイン路のオン抵抗が目標値より小さくなっ
たとき前記各トランジスタのソースドレイン路のオン抵
抗が大きくなるように前記バイアス電位を変化させ、前
記各トランジスタのソースドレイン路のオン抵抗が前記
目標値より大きくなったとき前記各トランジスタのソー
スドレイン路のオン抵抗が小さくなるように前記バイア
ス電位を変化させることを特徴とするバッファ装置。 - 【請求項５】 前記バイアス調整回路は、ソース端子が
第２の高電位側電源に接続されゲート端子が前記第１の
低電位側電源に接続されバックゲート端子がドレイン端
子に接続された第３のＰチャネル電界効果トランジスタ
と、前記第３のＰチャネル電界効果トランジスタの前記
ドレイン端子と前記第１の低電位側電源との間に接続さ
れた第１の抵抗とから構成され、前記第３のＰチャネル
電界効果トランジスタの前記ドレイン端子の電位を前記
バイアス電位として出力することを特徴とする請求項１
又は請求項３記載のバッファ装置。 - 【請求項６】 前記バイアス調整回路は、ソース端子が
第２の低電位側電源に接続されゲート端子が前記第１の
高電位側電源に接続されバックゲート端子がドレイン端
子に接続された第４のＮチャネル電界効果トランジスタ
と、前記第４のＮチャネル電界効果トランジスタの前記
ドレイン端子と前記第１の高電位側電源との間に接続さ
れた第２の抵抗とから構成され、前記第４のＮチャネル
電界効果トランジスタの前記ドレイン端子の電位を前記
バイアス電位として出力することを特徴とする請求項２
又は請求項４記載のバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014981A JP2001203568A (ja) | 2000-01-24 | 2000-01-24 | バッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014981A JP2001203568A (ja) | 2000-01-24 | 2000-01-24 | バッファ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001203568A true JP2001203568A (ja) | 2001-07-27 |
Family
ID=18542352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014981A Withdrawn JP2001203568A (ja) | 2000-01-24 | 2000-01-24 | バッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001203568A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319557A (ja) * | 2005-05-11 | 2006-11-24 | Asahi Kasei Microsystems Kk | 半導体回路 |
| JP2007336119A (ja) * | 2006-06-14 | 2007-12-27 | Nec Electronics Corp | 半導体装置、及びインピーダンス制御方法 |
| JP2009056642A (ja) * | 2007-08-30 | 2009-03-19 | Fuji Xerox Co Ltd | 圧電ヘッド駆動制御装置及び圧電ヘッド駆動制御プログラム |
| JP2010064340A (ja) * | 2008-09-10 | 2010-03-25 | Fuji Xerox Co Ltd | 液滴吐出装置及びプログラム |
| JP2011528170A (ja) * | 2009-04-03 | 2011-11-10 | 浙江大学 | サブスレッショルド集積回路におけるプロセスばらつき防止方法およびボディ電位変調回路 |
-
2000
- 2000-01-24 JP JP2000014981A patent/JP2001203568A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319557A (ja) * | 2005-05-11 | 2006-11-24 | Asahi Kasei Microsystems Kk | 半導体回路 |
| JP4620522B2 (ja) * | 2005-05-11 | 2011-01-26 | 旭化成エレクトロニクス株式会社 | 半導体回路 |
| JP2007336119A (ja) * | 2006-06-14 | 2007-12-27 | Nec Electronics Corp | 半導体装置、及びインピーダンス制御方法 |
| JP2009056642A (ja) * | 2007-08-30 | 2009-03-19 | Fuji Xerox Co Ltd | 圧電ヘッド駆動制御装置及び圧電ヘッド駆動制御プログラム |
| JP2010064340A (ja) * | 2008-09-10 | 2010-03-25 | Fuji Xerox Co Ltd | 液滴吐出装置及びプログラム |
| JP2011528170A (ja) * | 2009-04-03 | 2011-11-10 | 浙江大学 | サブスレッショルド集積回路におけるプロセスばらつき防止方法およびボディ電位変調回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |